KR20100138199A - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 개시된 반도체 소자의 제조방법은 기판 상에 도전막 패턴들을 형성하는 단계와, 상기 도전막 패턴들 사이에 층간절연막을 형성하는 단계와, 상기 층간절연막에 상기 도전막 패턴들 사이의 상기 기판을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 제 1 도전막을 형성하는 단계와, 상기 도전막 패턴의 상단 표면이 노출되도록 상기 제 1 도전막을 전면 식각하여 상기 콘택홀 내부에 고립되는 콘택 플러그를 형성하는 단계와, 상기 도전막 패턴의 상단 표면이 상기 층간절연막의 상단 표면 아래로 내려가도록 상기 도전막 패턴을 일부 제거하는 단계와, 상기 도전막 패턴이 제거된 부위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 자기정렬콘택(Self Aligned Contact, SAC) 공정의 마진이 향상되는 효과가 있다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOER DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 자기정렬콘택(Self Aligned Contact, SAC) 공정의 마진을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 워드라인과 같은 전도 라인간의 간격이 좁아짐에 따라 콘택 공정의 마진이 줄어들고 있다. 이러한 콘택 공정의 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact, SAC) 공정을 사용하고 있다.
도 1a 내지 도 1h는 SAC 공정을 수반하는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도들이다.
도 1a를 참조하면, 셀 영역(CELL) 및 주변 영역(PERI)의 기판(10) 상에 게이트 절연막(11)과 제 1 폴리실리콘막(12)과 텅스텐막(13) 및 하드마스크 질화막(14)을 적층하고, 하드마스크 질화막(14)과 텅스텐막(13) 및 제 1 폴리실리콘막(12)을 패터닝하여 게이트(G)를 형성한다.
다음으로, 게이트(G)를 포함한 전면에 표면 굴곡을 따라서 캡핑 질화막(15)을 형성하고, 캡핑 질화막(15) 상에 산화막 계열의 제 1 층간절연막(16)을 형성한 다.
도 1b를 참조하면, 산화막 대비 질화막에 대하여 높은 식각 선택비를 갖는 HSS(High Selectivity Slurry)를 사용하여 게이트(G) 상부의 캡핑 질화막(15)이 노출되도록 제 1 층간절연막(16)을 CMP(Chemical Mechanical Polishing)한다.
도 1c를 참조하면, 랜딩 플러그 콘택 형성 부위를 오픈하는 마스크 패턴(17)을 형성하고, 마스크 패턴(17)을 식각 배리어로 게이트(G) 사이의 제 1 층간절연막(16)을 식각하여 랜딩 플러그 콘택홀(18)을 형성한다.
랜딩 플러그 콘택홀(18) 형성을 위한 식각 공정시 게이트(G) 사이에 형성된 두꺼운 제 1 층간절연막(16)을 식각하기 위해서는 과도 식각(over etch)을 진행해야 하며, 이 과정에서 하드마스크 질화막(14)의 탑 코너 부위(A)가 손실되어, 하드마스크 질화막(14)은 불균일한 프로파일(profile)을 갖게 된다.
도 1d를 참조하면, 마스크 패턴(17)을 제거하고 이후 랜딩 플러그 콘택홀(18) 하부의 캡핑 질화막(15) 제거시 하드마스크 질화막(14)의 손실을 방지하기 위하여 전면에 버퍼 산화막(19)을 형성한다.
버퍼 산화막(19)은 게이트(G) 및 제 1 층간절연막(16) 위에서는 두꺼운 두께로 형성되고 랜딩 플러그 콘택홀(18) 하부에서는 상대적으로 얇은 두께로 형성된다.
도 1e를 참조하면, 전면 식각 공정으로 랜딩 플러그 콘택홀(18) 하부의 버퍼 산화막(19)과 캡핑 질화막(15) 및 게이트 절연막(11)을 제거하여 기판(10)을 노출시킨다.
상기 전면 식각 식각 공정 중에, 게이트(G) 및 제 1 층간절연막(16) 상부의 버퍼 산화막(19)은 완전히 식각되지 않고 일부 잔류될 수도 있다.
도 1f를 참조하면, 랜딩 플러그 콘택홀(18)이 매립되도록 전면에 제 2 폴리실리콘막(20)을 형성한다.
도 1g를 참조하면, 제 2 폴리실리콘막(20)을 CMP하여 랜딩 플러그 콘택홀(18) 내부에 고립되는 랜딩 플러그 콘택(20A)을 형성한다.
이때, 인접 랜딩 플러그 콘택(20A)간 숏트(short)를 방지하기 위해서는 불균일한 프로파일을 갖는 하드마스크 질화막(14) 부분이 제거되도록 CMP를 X1(도 1f 참조)까지 진행한다.
도 1h를 참조하면, 랜딩 플러그 콘택(20A)을 포함한 전면에 제 2 층간절연막(21)을 형성하고, 셀 영역(CELL)의 제 2 층간절연막(21)을 관통하여 랜딩 플러그 콘택(20A)에 연결되는 비트라인 콘택(22) 및 주변 영역(PERI)에 제 2 층간절연막(21)과 하드마스크 질화막(14)을 관통하여 텅스텐막(13)에 연결되는 콘택 플러그(23)를 형성한다.
그러나, 전술한 종래 기술은 다음과 같은 문제점이 있다.
첫째, 랜딩 플러그 콘택홀(18) 식각 공정(도 1c 참조) 및 랜딩 플러그 콘택 (20A)을 형성하기 위한 CMP 공정(도 1g 참조)시 손실되는 하드마스크 질화막(14)의 두께를 고려하여, 하드마스크 질화막(14)의 두껍게 형성해야 한다. 그러나, 하드마스크 질화막(14)의 두께가 두꺼우면 게이트(G)의 종횡비(aspect ratio)가 증가되어 게이트(G) 식각시 식각 프로파일(etch profile) 제어가 어렵게 된다. 그 결과, 게 이트(G) 쓰러짐(leaning)과 같은 불량이 발생되고, 게이트(G) 선폭이 불균일해져 게이트 저항이 웨이퍼 내 위치에 따라서 달라지게 되어 균일한 소자 특성을 확보할 수 없게 된다.
둘째, 게이트(G)의 종횡비가 크므로, 게이트(G)간 간격이 좁은 셀 영역(CELL)의 게이트(G)들 사이에 갭필되는 제 1 층간절연막(16)에 보이드(void)가 발생되어 보이드성 불량이 유발됨에 따라 수율이 저하된다.
셋째, 제 1 층간절연막(16) CMP 공정시(도 1b 참조) 캡핑 질화막(15)에서 연마가 멈춰지도록 하기 위해서는 산화막 대비 질화막에 대하여 높은 선택비를 갖는 슬러리(HSS)를 사용해야 한다. 그러나, HSS는 세리아(ceria)계의 연마제 및 많은 첨가제를 포함하는 고가의 재료이므로 소자 제조 비용이 비싸지게 된다.
넷째, 랜딩 플러그 콘택(20A) 형성을 위한 CMP 공정(도 1g 참조)시 인접 랜딩 플러그 콘택(20A)들간 숏트를 방지하기 위해서는 불균일한 프로파일을 갖는 하드마스크 질화막(14) 부분이 제거되도록 CMP 공정을 X1(도 1f 참조)까지 진행해야 하는데, 이 과정에서 연마율이 상이한 하드마스크 질화막(14)과 제 1 층간절연막(16) 및 제 2 폴리실리콘막(20)을 한꺼번에 연마해야 하므로 공정 부담이 크고, 연마되는 물질들간 연마율 차이로 인하여 제 1 층간절연막(16) 및 랜딩 플러그 콘택(20A)이 하드마스크 질화막(14) 표면 아래로 꺼지는 디싱(dishing, B 부분 참조) 등의 불량이 유발된다.
다섯째, 주변 영역(PERI)의 하드마스크 질화막(14) 두께(D1)가 두꺼워 비트라인 콘택(22) 및 콘택 플러그(23) 형성을 위한 식각 공정(도 1h 참조)시 셀 영 역(CELL)과 주변 영역(PERI)간 피식각층의 두께 차이가 크므로, 공정 부담이 크다
여섯째, 주변 영역(PERI)의 콘택 플러그(23)와 게이트(G)간 미스 얼라인이 발생된 경우 두꺼운 하드마스크 질화막(14)이 식각되는 동안에 게이트(G) 측면의 제 1 층간절연막(16)이 함께 식각되어 도 1h의 C 부분에 도시된 바와 같이 콘택 플러그(23)와 기판(10)이 숏트(short)되는 불량이 유발된다.
본 발명은 자기정렬콘택 공정의 마진을 향상시키기에 적합한 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 도전막 패턴들을 형성하는 단계와, 상기 도전막 패턴들 사이에 층간절연막을 형성하는 단계와, 상기 층간절연막에 상기 도전막 패턴들 사이의 상기 기판을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 제 1 도전막을 형성하는 단계와, 상기 도전막 패턴의 상단 표면이 노출되도록 상기 제 1 도전막을 전면 식각하여 상기 콘택홀 내부에 고립되는 콘택 플러그를 형성하는 단계와, 상기 도전막 패턴의 상단 표면이 상기 층간절연막의 상단 표면 아래로 내려가도록 상기 도전막 패턴을 일부 제거하는 단계와, 상기 도전막 패턴이 제거된 부위에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막 패턴은 게이트 전극을 포함하는 것을 특징으로 한다.
상기 도전막 패턴은 텅스텐, 텅스텐 실리사이드 및 코발트 중 적어도 어느 하나를 포함하는 제 2 도전막으로 형성되거나, 폴리실리콘막과 상기 제 2 도전막을 적층하여 형성되는 것을 특징으로 한다.
상기 제 2 도전막은 700 내지 2000Å의 두께로 형성되는 것을 특징으로 한다.
상기 제 1 도전막은 상기 제 2 도전막과 상이한 식각 선택비를 갖는 도전 물질로 형성되는 것을 특징으로 한다.
상기 제 1 도전막은 폴리실리콘막을 포함하는 것을 특징으로 한다.
상기 도전막 패턴을 일부 제거하는 단계에서 제거되는 상기 도전막 패턴의 두께는 400 내지 1000Å의 범위인 것을 특징으로 한다.
상기 절연막은 상기 도전막 패턴이 제거된 부위가 채워지도록 상기 층간절연막을 포함한 전면에 형성되는 것을 특징으로 한다.
상기 절연막은 질화막을 포함하는 것을 특징으로 한다.
상기 절연막은 퍼니스 증착 방식으로 형성되는 것을 특징으로 한다.
본 발명에 따르면, 다음과 같은 효과가 있다.
첫째, 랜딩 플러그 콘택을 형성하기 위한 콘택홀 식각 공정 및 CMP 공정시 하드마스크 질화막 대신 도전막을 식각 배리어로 사용하여 게이트 손실량을 줄일 수 있으므로 게이트 높이를 낮출 수 있다.
둘째, 게이트 높이를 낮출 수 있으므로 게이트 식각시 식각 프로파일 제어가 용이해져 게이트를 버티컬하게 식각할 수 있다. 따라서, 게이트 리닝 등의 불량이 억제되고 게이트를 균일한 선폭으로 형성할 수 있게 되어 소자 특성의 균일도가 향상된다.
셋째, 게이트 높이를 낮출 수 있으므로 게이트 사이에 층간절연막 갭필시 보이드 발생이 억제되어 보이드에 의한 소자 불량이 감소되고 수율이 향상된다.
넷째, 게이트를 형성한 후에 진행하는 층간절연막 CMP 공정시 고가의 HSS 대신 저가의 산화막 슬러리를 사용하므로 소자 제조 비용이 절감된다.
다섯째, 랜딩 플러그 콘택홀 형성시 게이트 상부가 거의 손실되지 않으므로 종래의 버퍼 산화막 형성 공정을 생략할 수 있다. 따라서 공정 스텝수가 감소되고, 소자 제조 비용이 절감된다.
여섯째, 게이트 상부가 균일한 프로파일을 가지므로 랜딩 플러그 콘택 형성을 위한 CMP 공정시 여러 물질층들을 연마하지 않고 폴리실리콘막만을 연마하므로 공정 부담이 감소된다.
일곱째, 랜딩 플러그 콘택 형성을 위한 전면 식각 공정시 폴리실리콘막만을 식각하므로 디싱 등의 불량이 방지된다.
여덟째, 셀 영역에 비트라인 콘택과 주변 영역에 콘택 플러그를 형성하기 위한 전면식각 공정시 셀 영역과 주변 영역에서의 피식각층의 두께가 동일하므로, 식각 부담이 감소된다.
아홉째, 게이트뿐만 아니라 게이트 양측 제 1 층간절연막에도 하드마스크 질화막이 형성되어 주변 영역의 콘택 플러그 형성시 콘택 플러그와 게이트간 미스얼라인이 발생된 경우에도 제 1 층간절연막 상부에 형성된 하드마스크 질화막으로 인하여 제 1 층간절연막이 식각되지 않으므로 콘택 플러그와 기판이 숏트되는 불량이 방지된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 영역(CELL) 및 주변 영역(PERI)의 기판(30) 상에 게이트 절연막(31)과 폴리실리콘막(32)과 제 1 도전막(33)을 적층하고, 제 1 도전막(33) 및 폴리실리콘막(32)을 패터닝하여 게이트(G)를 형성한다.
제 1 도전막(33)으로는 텅스텐(W), 텅스텐 실리사이드(WSix) 및 코발트(Co) 중 어느 하나가 사용될 수 있다. 제 1 도전막(33)의 두께는 700 내지 2000Å의 범위를 가질 수 있다.
다음으로, 게이트(G)를 포함한 전면에 표면 굴곡을 따라서 캡핑막(34)을 형성하고, 캡핑막(34) 상에 제 1 층간절연막(35)을 형성한다.
캡핑막(34)은 질화막 계열의 물질로 형성될 수 있고, 제 1 층간절연막(35)은 산화막 계열의 물질로 형성될 수 있다.
제 1 층간절연막(35)은 게이트(G) 사이의 공간을 채우고 게이트(G) 상부에 일정 두께 이상 쌓이도록 충분한 두께로 형성된다.
도 2b를 참조하면, 제 1 도전막(33)이 노출되도록 제 1 층간절연막(35) 및 캡핑막(34)을 전면 식각하여 제 1 층간절연막(35)을 게이트(G)들 사이에 잔류시킨다.
상기 전면 식각 공정으로는 CMP 공정이 사용될 수 있다.
텅스텐(W), 텅스텐 실리사이드(WSix) 및 코발트(Co) 등으로 이루어진 제 1 도전막(33)과 산화막 계열의 물질로 이루어진 제 1 층간절연막(35)간 선택비가 100 : 1 이상으로 매우 높으므로, 상기 CMP시 고가의 HSS를 사용해야 하는 종래 기술과 달리 저가의 산화막용 슬러리를 사용할 수 있다.
도 2c를 참조하면, 랜딩 플러그 콘택 형성 부위를 오픈하는 마스크 패턴(36)을 형성하고, 마스크 패턴(36)을 식각 배리어로 게이트(G)들 사이의 제 1 층간절연막(35)을 식각하여 랜딩 플러그 콘택홀(37)을 형성한다.
제 1 도전막(33)과 제 1 층간절연막(35)간 선택비가 100:1 이상으로 높으므로 랜딩 플러그 콘택홀(37) 식각시 제 1 도전막(33)은 거의 손실되지 않는다.
도 2d를 참조하면, 마스크 패턴(36)을 제거하고, 랜딩 플러그 콘택홀(37) 하부의 캡핑막(34) 및 게이트 절연막(31)을 제거하여 기판(30)을 노출시킨다.
그 다음, 랜딩 플러그 콘택홀(37)이 매립되도록 전면에 제 2 도전막(38)을 형성한다.
제 2 도전막(38)은 제 1 도전막(33)과 상이한 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨데, 제 2 도전막(38)은 폴리실리콘막으로 형성될 수 있다.
도 2e를 참조하면, 제 1 도전막(33)을 스탑퍼로 제 1 도전막(33)이 노출되도록 제 2 도전막(38)을 전면 식각하여 랜딩 플러그 콘택홀(37) 내부에 고립되는 랜딩 플러그 콘택(38A)을 형성한다.
상기 전면 식각 공정으로는 CMP 공정 또는 에치백 공정이 사용될 수 있다.
이때, 제 2 도전막(38)에 대한 식각을 X2(도 2d 참조)까지만 진행한다.
도 2f를 참조하면, 노출된 제 1 도전막(33)을 일부 제거하여 게이트(G) 상단 표면이 제 1 층간절연막(35) 표면 아래로 내려가도록 한다.
이때, 제거되는 제 1 도전막(33)의 두께는 400 내지 1000Å의 범위를 가질 수 있고, 남겨지는 제 1 도전막(33)의 두께는 300 내지 1000Å의 범위를 가질 수 있다.
도 2g를 참조하면, 전면에 하드마스크막(39)을 형성한다.
하드마스크막(39)은 후속 비트라인 콘택 공정 및 스토리지노드 콘택 공정시 게이트(G)를 보호하는 하드마스크 역할을 하는 것으로, 질화막으로 형성될 수 있다.
하드마스크막(39)의 형성 방법으로는 우수한 갭필 특성을 갖는 퍼니스(furnace) 증착 방식이 사용될 수 있다.
이때, 게이트(G) 선폭이 작은 셀 영역(CELL)에서는 제 1 도전막(33)이 제거된 부위를 완전히 채우면서 하드마스크막(39)이 형성되는 반면에, 상대적으로 게이트(G) 선폭이 큰 주변 영역(PERI)에서는 표면 굴곡을 따라서 하드마스크막(39)이 형성된다.
즉, 주변 영역(PERI)에서는 제 1 도전막(33)이 제거된 부위가 하드마스크막(39)에 의해 완전히 채워지지 않으며, 이에 따라 주변 영역(PERI)의 하드마스크막(39)은 종래에 비해 감소된 두께(D2)를 갖게 된다.
도 2h를 참조하면, 전면에 제 2 층간절연막(40)을 형성하고, 제 2 층간절연 막(40)과 하드마스크막(39)을 관통하여 셀 영역(CELL)의 랜딩 플러그 콘택(38A) 및 주변 영역(PERI)의 제 1 도전막(33)에 접속되는 콘택 플러그(42)를 형성한다.
이상에서 상세하게 설명한 바에 의하면, 랜딩 플러그 콘택홀(37) 식각 공정(도 2c) 및 전면 식각 공정(도 2b 및 도 2e 참조)시 게이트(G) 손실량을 현저히 감소시킬 수 있으므로 종래에 비해 게이트(G) 높이를 낮출 수 있다. 이처럼, 게이트(G)의 높이가 낮아지면 게이트(G) 식각시 식각 프로파일 제어가 용이해져 게이트(G)를 버티컬하게 식각할 수 있으므로 게이트(G) 리닝 등의 불량이 방지되고 게이트(G)를 균일한 선폭으로 형성할 수 있게 되어 소자 특성의 균일도가 향상된다. 또한, 게이트(G) 높이가 낮아지면 게이트(G) 사이에 제 1 층간절연막(35) 갭필시 보이드 발생이 억제되므로 보이드성 불량이 줄게되어 수율이 향상된다.
그리고, 제 1 층간절연막(35) CMP(도 2b 참조)시 고가의 HSS 대신 저가의 산화막 슬러리를 사용하므로 소자 제조 비용이 절감된다.
또한, 랜딩 플러그 콘택홀(37) 형성 공정(도 2c 참조)시 게이트(G) 상부가 거의 손실되지 않으므로 종래의 버퍼 산화막 형성 공정(도 1c 참조)을 생략할 수 있다. 그 결과, 공정 스텝수가 감소되고 소자 제조 비용이 절감된다.
또한, 게이트(G) 상부가 균일한 프로파일을 가지므로 랜딩 플러그 콘택(38A)을 형성하기 위한 전면 식각 공정(도 2e 참조)시 여러 가지 물질들을 식각하지 않고 제 2 도전막(38)만을 식각하면 되므로 공정 부담이 감소되고, 디싱 등의 불량이 방지된다.
더욱이, 셀 영역(CELL)에 비트라인 콘택(42)과 주변 영역(PERI)에 콘택 플러 그(43)를 형성하기 위한 식각 공정(도 2h)시 셀 영역과 주변 영역에서의 피식각층의 두께가 동일하므로 식각 부담이 감소된다. 또한, 게이트(G) 뿐만 아니라 게이트(G) 양측 제 1 층간절연막(35)에도 하드마스크막(39)이 형성되어 주변 영역(PERI)의 콘택 플러그(43)과 게이트(G) 사이에 미스얼라인이 발생된 경우에도 제 1 층간절연막(35) 상부에 형성된 하드마스크막(39)으로 인해 제 1 층간절연막(35)의 식각이 방지되므로 콘택 플러그(43)와 기판(30)이 숏트되는 불량이 방지된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예컨데, 전술한 실시예에서는 게이트(G) 및 게이트(G)들 사이에 형성되는 랜딩플러그 콘택(38A)을 형성하는 경우를 나타내었으나, 본 발명은 이에 한정되지 않으며 게이트(G) 대신 비트라인과 같은 도전 패턴 형성에도 적용 가능함을 밝혀 둔다. 이 경우, 도전 패턴을 제 1 도전막(33)만으로 구성할 수도 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도들이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
30 : 기판
31 : 게이트 절연막
32 : 폴리실리콘막
33, 38 : 제 1, 제 2 도전막
34 : 캡핑막
35, 40 : 제 1, 제 2 층간절연막
37 : 랜딩 플러그 콘택홀
38A : 랜딩 플러그 콘택
39 : 하드마스크막
41 : 비트라인 콘택
42 : 콘택 플러그

Claims (10)

  1. 기판 상에 도전막 패턴들을 형성하는 단계;
    상기 도전막 패턴들 사이에 층간절연막을 형성하는 단계;
    상기 층간절연막에 상기 도전막 패턴들 사이의 상기 기판을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 제 1 도전막을 형성하는 단계;
    상기 도전막 패턴의 상단 표면이 노출되도록 상기 제 1 도전막을 전면 식각하여 상기 콘택홀 내부에 고립되는 콘택 플러그를 형성하는 단계;
    상기 도전막 패턴의 상단 표면이 상기 층간절연막의 상단 표면 아래로 내려가도록 상기 도전막 패턴을 일부 제거하는 단계; 및
    상기 도전막 패턴이 제거된 부위에 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 도전막 패턴은 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 도전막 패턴은 텅스텐, 텅스텐 실리사이드 및 코발트 중 적어도 어느 하나를 포함하는 제 2 도전막으로 형성되거나, 폴리실리콘막과 상기 제 2 도전막을 적층하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 제 2 도전막은 700 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항 또는 제 3항에 있어서,
    상기 제 1 도전막은 상기 제 2 도전막과 상이한 식각 선택비를 갖는 도전 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 제 1 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 도전막 패턴을 일부 제거하는 단계에서 제거되는 상기 도전막 패턴의 두께는 400 내지 1000Å의 범위인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 절연막은 상기 도전막 패턴이 제거된 부위가 채워지도록 상기 층간절연막을 포함한 전면에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소 자의 제조방법.
  10. 제 1항에 있어서,
    상기 절연막은 퍼니스 증착 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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