KR20090095312A - 반도체 소자의 배선층 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 배선층 형성 방법은 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 것을 포함한다. 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성하고, 제2 층간 절연막 내에 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성한다.

Description

반도체 소자의 배선층 형성 방법{Method of forming wiring layer in semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 배선층 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자를 구성하는 패턴들의 크기가 지속적으로 작아지고 있다. 특히, 패턴들이나 실리콘 기판과, 배선층을 전기적으로 연결하기 위해 절연막(또는 층간 절연막) 내에 형성되는 콘택홀이나 비아홀의 크기도 점점 작아지고 있다.
그리고, 반도체 소자의 집적도가 증가함에 따라 다층의 배선층을 이용하기 때문에 다층의 배선층들 사이에 형성되는 절연막(또는 층간 절연막)의 높이가 매우 높아지고 있고, 이에 따라 절연막에 형성되는 콘택홀이나 비아홀의 종횡비가 매우 커지고 있다. 통상적으로 사용되는 사진식각공정을 이용하여 두께가 두꺼운 절연막에 종횡비가 큰 콘택홀이나 비아홀을 형성할 경우, 사진식각공정의 한계로 인하여 실리콘 기판 상에서 정확하게 콘택홀이나 비아홀이 형성되지 않아 매우 다양한 문제점들이 발생하고 있다.
예컨대, 게이트 패턴들 사이의 두꺼운 절연막에 콘택홀을 형성할 경우에, 콘택홀이 잘 형성되지 않거나, 콘택홀이 너무 실리콘 기판쪽으로 깊게 리세스되어 형성되거나, 게이트 패턴쪽으로 치우치게 콘택홀이 형성되어 콘택홀에 매립되는 콘택 플러그와 게이트 패턴이 연결되어 쇼트되는 문제점이 발생한다. 설사 절연막에 콘택홀이 정확히 형성되더라도 종횡비가 큰 콘택홀에 콘택 플러그용 금속층이 잘 매립되지 않아 콘택 저항이 증가하는 문제점이 발생한다.
더욱이, 게이트 패턴들 사이의 폭이 작고 게이트 패턴들 사이에 콘택홀이 복수개 형성될 경우, 사진식각공정의 한계 및 게이트 패턴들 사이의 폭이 작은 관계로 콘택홀에 매립된 콘택 플러그들간에 쇼트가 발생할 수 있다. 또한, 콘택 플러그 및 층간 절연막 상에 배선층이 미스얼라인되어 형성될 경우, 콘택홀에 매립된 콘택 플러그와 미스 얼라인된 배선층간에 쇼트가 발생할 수 있다.
또한, 웨이퍼 레벨에서 실리콘 웨이퍼 내에 복수개의 반도체 칩을 형성하기 위하여, 게이트 패턴들 사이의 두꺼운 절연막에 콘택홀을 형성할 경우에, 반도체 칩 내의 콘택홀의 크기나 모양 등의 산포(분포)나 실리콘 웨이퍼내의 콘택홀의 크기나 모양 등의 산포(분포)가 균일하기 않게 된다. 이렇게 웨이퍼 레벨 단계에서 실리콘 웨이퍼나 반도체 칩 내의 콘택홀의 산포가 균일하지 않을 경우 최종적인 반도체 칩의 제조 수율이 매우 떨어지게 된다. 반도체 칩의 제조 수율이 낮을 경우, 양질의 반도체 칩의 제조 단가는 높아진다.
본 발명이 해결하고자 하는 과제는 상술한 문제점을 해결하기 위하여 창안된 것으로써 단순한 공정으로 두께가 두꺼운 층간 절연막(또는 절연막)에 콘택홀이나 비아홀을 정확하게 형성하고, 이러한 콘택홀이나 비아홀에 콘택 플러그 및 배선층을 용이하게 형성할 수 있는 반도체 소자의 배선층 형성 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 측면에 따르면, 본 발명의 반도체 소자의 배선층 형성 방법은 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 것을 포함한다. 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성하고, 제2 층간 절연막 내에 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성한다.
본 발명의 일 예에 따르면, 지지층이 실리콘 기판이고, 실리콘 기판 상에는 복수개의 게이트 패턴들을 형성하는 것을 더 포함하고, 제1 콘택 플러그는 게이트 패턴들 사이의 실리콘 기판과 접촉되게 형성한다. 본 발명의 일 예에 따르면, 지지층이 실리콘 기판이고, 실리콘 기판 상에는 복수개의 게이트 패턴들을 더 형성하는 것을 포함하고, 게이트 패턴을 감싸는 식각 저지층을 더 형성하는 것을 포함할 수 있다.
본 발명의 일 예에 따르면, 지지층이 실리콘 기판이고, 실리콘 기판 상에는 복수개의 게이트 패턴들을 더 형성하는 것을 포함하고, 제1 콘택 플러그는 게이트 패턴의 상부 및 게이트 패턴들 사이의 실리콘 기판과 모두 접촉되게 형성하는 것을 포함할 수 있다.
본 발명의 일 예에 따르면, 제1 콘택 플러그는 제1 층간 절연막에 지지층을 노출하는 콘택홀을 형성하고, 콘택홀에 제1 금속층을 충분히 매립하고 평탄화하고, 단일 다마신 공정을 이용하여 제2 콘택 플러그는 제2 층간 절연막에 제1 콘택 플러그를 노출하는 비아홀을 형성하고, 비아홀에 제2 금속층을 충분히 매립하고 평탄화하여 형성할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명의 반도체 소자의 배선층 형성 방법은 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 것을 포함한다. 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성한다.
제2 층간 절연막 내에 단일 다마신 공정을 이용하여 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성한다. 제2 콘택 플러그 및 제2 층간 절연막 상에 배선 절연막을 형성한다. 단일 다마신 공정을 이용하여 배선 절연막 내에 제2 콘택 플러그와 연결되는 배선층을 형성한다.
본 발명의 또 다른 측면에 따르면, 본 발명의 반도체 소자의 배선층 형성 방법은 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 것을 포함한다. 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성한다. 제2 층간 절연막 상에 배선 절연막을 형성한다.
배선 절연막 및 제2 층간 절연막에 제1 콘택 플러그를 노출하는 노출홀을 형성한다. 이중 다마신 공정을 이용하여 노출홀에 금속층을 매립하여 제1 콘택 플러그와 연결되는 제2 콘택 플러그로 이루어지는 국부 배선층을 형성함과 아울러 동시에 제2 콘택 플러그와 연결되는 배선층을 형성한다.
본 발명은 전체 층간 절연막의 두께보다 작은 제1 층간 절연막을 식각하여 종횡비가 낮은 콘택홀을 형성하기 때문에 제조 공정상 제1 층간 절연막의 식각 부담을 줄일 수 있고, 두께가 낮은 제1 층간 절연막에 형성된 콘택홀에 제1 콘택 플러그용 금속층을 매립하기 때문에, 제1 콘택 플러그용 금속층의 매립 불량을 방지할 수 있다.
본 발명은 콘택 플러그를 제1 콘택 플러그와 제2 콘택 플러그로 나누어 형성하고, 제2 콘택 플러그 및 배선층을 각각 단일 다마신 공정을 이용하여 형성하거나, 제2 콘택 플러그 및 배선층을 이중 다마신 공정을 이용하여 용이하게 형성한 다. 이에 따라, 본 발명은 제1 콘택 플러그와 인접한 도전 패턴, 예컨대 게이트 패턴들이 존재할 경우 배선층과 도전 패턴간의 쇼트나 게이트 패턴들간의 쇼트를 방지하고, 제1 콘택 플러그를 게이트 패턴이나 지지층 상부에 정확하게 형성할 수 있다.
본 발명은 제1 층간 절연막 내에 형성되는 제1 콘택 플러그를 텅스텐으로 형성하고, 제2 층간 절연막 내에 형성되는 제2 콘택 플러그를 구리나 로듐(Rh)막으로 형성할 경우, 콘택홀 내를 텅스텐으로 매립하여 콘택 플러그를 형성하는 경우보다 콘택 저항을 크게 감소시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 본 발명에 의하여 구현되는 본 발명의 사상을 설명한다.
본 발명은 층간 절연막(또는 절연막)에 콘택 플러그를 형성할 때, 한번의 사진식각공정으로 층간 절연막에 콘택홀이나 비아홀을 형성한 후, 콘택홀이나 비아홀에 콘택 플러그를 형성하여 배선층을 형성하지 않는다. 다시 말해, 본 발명은 제1의 사진식각공정으로 층간 절연막의 전체 두께중 일부 두께에 콘택홀 및 이에 매립 되는 제1 콘택 플러그를 형성한 후, 제2의 사진식각공정으로 층간 절연막의 전체 두께중 나머지 두께에 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성한다. 본 발명은 사진식각공정을 2회 진행하여 국부 배선층을 형성할 수 있지만 필요에 따라 2회 이상 진행하여 국부 배선층을 형성할 수도 있음은 자명하다.
좀더 자세하게, 본 발명은 층간 절연막에 콘택 플러그를 형성할 때, 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 제1의 사진식각공정으로 콘택홀을 형성하고, 콘택홀에 제1 콘택 플러그를 매립하여 형성한다. 그리고, 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성하고, 제2의 사진식각공정으로 제2 층간 절연막 내에 제1 콘택 플러그를 노출하는 비아홀을 형성하고, 제2 층간 절연막 내의 비아홀에 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 매립하여 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성한다.
이렇게 본 발명은 전체 층간 절연막의 두께보다 작은 제1 층간 절연막을 식각하여 종횡비가 낮은 콘택홀을 형성하기 때문에 제1 층간 절연막의 식각 부담을 줄일 수 있고, 제1 콘택 플러그용 금속층의 매립 불량을 방지할 수 있다. 특히, 본 발명은 제1 콘택 플러그를 텅스텐으로 형성하고, 제2 콘택 플러그를 구리나 로듐막으로 형성할 경우, 콘택홀 내를 텅스텐으로 매립하여 콘택 플러그를 형성하는 경우보다 콘택 저항을 크게 감소시킬 수 있다.
더하여, 본 발명은 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층 상에 국부 배선층과 연결되는 또 다른 배선층을 형성할 수도 있다. 이를 위해, 본 발명은 국부 배선층을 구성하는 제2 콘택 플러그와 제2 층간 절연막 상에 배선 절연막을 형성하고, 배선 절연막 내에 제2 콘택 플러그와 연결되는 배선층을 형성한다. 배선층은 단일 다마신 공정을 이용하여 배선 절연막에 제2 콘택 플러그를 노출하는 트랜치를 형성하고, 트랜치에 금속층을 매립하고 평탄화하여 형성할 수 있다. 또한, 본 발명은 제2 콘택 플러그 및 배선층을 각각 단일 다마신 공정을 이용하여 용이하게 형성할 수 있다.
또한, 본 발명은 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 제1의 사진식각공정으로 콘택홀을 형성하고, 콘택홀에 제1 콘택 플러그를 매립하여 형성한다. 그리고, 제1 콘택 플러그 및 제1 층간 절연막 상에 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 전체 두께의 층간 절연막을 형성하고, 제2 층간 절연막 상에 배선 절연막을 형성한다. 이중 다마신 공정을 이용하여 배선 절연막 및 제2 층간 절연막에 제1 콘택 플러그를 노출하는 노출홀, 즉 비아홀 및 트랜치를 형성하고, 노출홀에 금속층을 매립하여 제1 콘택 플러그와 연결되는 제2 콘택 플러그로 이루어지는 국부 배선층을 형성함과 아울러 동시에 제2 콘택 플러그와 연결되는 배선층을 형성할 수 있다.
본 발명은 제1 콘택 플러그 및 배선층을 각각 단일 다마신 공정을 이용하여 용이하게 형성할 수도 있고, 제2 콘택 플러그 및 배선층을 이중 다마신 공정을 이 용하여 용이하게 형성할 수 있다. 또한, 본 발명은 앞서 설명한 바와 같이 콘택 플러그를 제1 콘택 플러그와 제2 콘택 플러그로 나누어 형성하고, 제2 콘택 플러그 및 배선층을 단일 다마신 공정을 이용하여 형성하거나, 제2 콘택 플러그 및 배선층을 이중 다마신 공정을 이용하여 용이하게 형성할 수 있다.
이에 따라, 본 발명은 제1 콘택 플러그와 인접한 도전 패턴, 예컨대 게이트 패턴들이 존재할 경우 배선층과 도전 패턴간의 쇼트나 게이트 패턴들간의 쇼트를 방지하고, 제1 콘택 플러그를 게이트 패턴이나 지지층 상부에 정확하게 형성할 수 있다. 이와 같은 발명의 사상을 가지는 본 발명의 실시예를 자세히 설명한다.
도 1은 본 발명에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 평면도이고, 도 2는 본 발명에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위하여 도 1의 반도체 소자를 가로 방향(X축 방향)으로 개략적으로 절단하여 도시한 사시도이다.
구체적으로, 지지층(100), 예컨대 실리콘 기판에 소자 분리막(102)과, 소자 분리막(102)에 의해 한정되는 액티브 영역(104)이 형성되어 있다. 소자 분리막(102)나 액티브 영역(104)의 형성 위치나 모양은 소자에 따라 다양하다. 이하 설명되는 실시예들에서 편의상 지지층(100)으로 실리콘 기판을 이용하여 설명하고 있으나. 지지층(100)으로 불순물이 도핑된 폴리실리콘층이어도 무방하다.
지지층(100) 상에 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연막(106)이 형성되어 있다. 제1 층간 절연막(106)은 산화막으로 형성되어 있다. 제1 두께(h1)는 층간 절연막의 전체 두께(h)의 절반 또 는 그 이하로 형성할 수 있다. 제1 층간 절연막(108) 내에 사진식각공정을 이용하여 콘택홀(108)이 형성되어 있고, 콘택홀(108) 내에 제1 배리어층(109) 및 제1 콘택 플러그(110)가 형성되어 있다. 제1 배리어층(109)은 다양한 막질로 구성할 수 있으나, Ti/TiN막 또는 Ta/TaN막으로 구성한다. 제1 콘택 플러그(110)는 제1 금속층, 예컨대 텅스텐막으로 형성할 수 있다.
본 발명의 콘택홀(108)은 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h1)에 형성되기 때문에, 종횡비가 낮아 콘택홀(108) 형성을 위한 식각 부담을 줄일 수 있고 콘택홀(108) 내에 매립 불량 없이 제1 콘택 플러그(110)를 형성할 수 있다. 또한, 본 발명의 콘택홀(108)이 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h1) 내에 사진식각공정을 이용하여 형성되기 때문에, 콘택홀(108)을 지지층(100) 상에 정확하게 형성할 수 있다.
제1 콘택 플러그(110)는 도 1 및 도 2에 도시한 바와 같이 게이트 전극(202) 및 게이트 스페이서(204)를 포함하는 게이트 패턴들(205) 사이에 형성되거나, 지지층(100), 즉 실리콘 기판의 액티브 영역(104) 상에 형성되거나, 게이트 패턴(205) 상에 형성되거나, 게이트 패턴(205) 및 액티브 영역(104)에 모두 접촉(콘택)하면서 형성될 수 있다.
특히, 도 1 및 도 2의 참조번호 128 부분에서는 제1 콘택 플러그(110)가 게이트 패턴(205) 및 지지층(100), 즉 실리콘 기판의 액티브 영역(104) 상에 모두 접촉하여 형성되고, 참조번호 130 부분에서는 제1 콘택 플러그(110)가 게이트 패턴(205)상에 접촉하여 형성된다. 제1 층간 절연막(106)의 제1 두께(h1)는 게이트 패턴(205)의 두께보다 크게 구성된다.
앞서 설명한 바와 같이 본 발명의 제1 콘택 플러그(110)는 게이트 패턴들(205) 사이, 액티브 영역(104)의 상부, 게이트 패턴(205)의 상부, 게이트 패턴(205) 및 액티브 영역(104)에 모두 접촉(콘택)한 부분에 형성되기 때문에, 제1 층간 절연막(106)의 두께를 전체 층간 절연막(113)의 두께보다 작게 형성할 경우 콘택홀(108) 및 제1 콘택 플러그(110)를 정확하고 용이하게 형성할 수 있다.
제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)이 형성되어 있다. 제2 층간 절연막(112)은 산화막으로 형성되어 있다. 제2 층간 절연막(112) 내에 비아홀(114)이 형성되어 있고, 비아홀(114) 내에 제2 배리어층(116) 및 제2 콘택 플러그(118)가 형성되어 있다.
제2 배리어층(116)은 제1 배리어층(109)과 동일한 막질로 구성한다. 제2 콘택 플러그(118)는 제2 금속층, 예컨대 텅스텐막, 구리막 또는 로듐막으로 형성한다. 제2 콘택 플러그(118)는 단일 다마신 공정을 이용하여 형성할 수 있다. 이에 따라, 제1 콘택 플러그(110)와 이에 연결되는 제2 콘택 플러그(118)로 국부 배선층(119)이 형성되어 있다.
본 발명은 제1 층간 절연막(106) 내에 형성되는 제1 콘택 플러그(110)를 텅스텐막으로 형성하고, 제2 층간 절연막(112) 내에 형성되는 제2 콘택 플러그(118)를 구리나 로듐막으로 형성할 경우, 하나의 텅스텐막으로 콘택 플러그를 형성하는 경우보다 콘택 저항을 크게 감소시킬 수 있다.
제2 콘택 플러그(118) 및 제2 층간 절연막(112) 상에 배선 절연막(120)이 형성되어 있다. 배선 절연막(120) 내에 트랜치(122)가 형성되어 있고, 트랜치(122) 내에 제3 배리어층(124) 및 배선층(126)이 형성되어 있다. 배선층은 제3 금속층, 예컨대 텅스텐막, 구리막 또는 로듐막으로 구성한다. 배선층(126)은 제2 콘택 플러그(118)와 연결되어 있다. 배선층(126) 및 제2 콘택 플러그(118)는 이중 다마신 공정을 이용하여 형성할 수도 있다.
이와 같이 본 발명은 앞서 설명한 바와 같이 콘택 플러그(119)를 제1 콘택 플러그(110)와 제2 콘택 플러그(118)로 나누어 형성하고, 제2 콘택 플러그(118) 및 배선층(126)을 각각 단일 다마신 공정을 이용하여 형성하거나, 제2 콘택 플러그(118) 및 배선층(126)을 이중 다마신 공정을 이용하여 형성한다. 이에 따라, 본 발명은 제1 콘택 플러그(110)와 인접한 게이트 패턴들(205)이 존재할 경우 배선층(126)과 게이트 패턴(205)간의 쇼트나 게이트 패턴들(205)간의 쇼트를 방지하고, 제1 콘택 플러그(110)를 게이트 패턴(205) 상부나 지지층(100) 상부에 정확하게 형성할 수 있다.
도 3은 본 발명의 의한 형성된 반도체 소자의 단면도이고, 도 4는 도 3과의 비교를 위한 비교예의 반도체 소자의 단면도이다.
구체적으로, 도 3에 도시한 본 발명에 의한 반도체 소자는 제1 콘택 플러그(110)가 지지층(100), 즉 실리콘 기판 사이의 게이트 패턴들(205) 사이에 형성되거나, 게이트 패턴(205) 상에 형성된 것이다. 본 발명은 지지층(100), 예컨대 실리콘 기판 상에 게이트 전극(202) 및 게이트 스페이서(204)를 포함하는 복수개의 게 이트 패턴들(205)이 형성되어 있다. 도 3에서, 실리콘 기판 상에 형성되어 게이트 패턴(205)을 구성하는 게이트 절연막은 편의상 생략한다.
본 발명은 앞서 설명한 바와 같이 지지층(100) 상에 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연막(106)이 형성되어 있다. 도 3에 도시한 본 발명의 반도체 소자는 게이트 패턴들(205) 사이의 층간 절연막(108) 내에 콘택홀(108)이 형성되어 있고, 콘택홀(108) 내에 제1 배리어층(109) 및 제1 콘택 플러그(110)가 형성되어 있다. 제1 콘택 플러그(110)는 게이트 패턴들(205) 사이의 지지층(100), 즉 실리콘 기판과 접촉(콘택)된다.
이렇게 본 발명은 콘택홀(108)이 폭이 좁은 게이트 패턴들(205) 사이나 게이트 패턴(105) 상에 형성되고 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h1)에 용이하게 형성되기 때문에, 게이트 패턴(205)과 도전 패턴(205)간의 거리나 도전 패턴들(205)간의 거리를 일정 간격으로 유지하여 제1 콘택 플러그(110)와 게이트 패턴(205)간의 쇼트를 방지할 수 있다.
제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)이 형성되어 있다. 제2 층간 절연막(112) 내에 비아홀(114)과, 비아홀(114) 내에 제2 배리어층(116) 및 제2 콘택 플러그(118)가 형성되어 있다. 제1 콘택 플러그(110)는 제2 콘택 플러그(118)와 연결되어 국부 배선층(119)이 형성되어 있다. 제2 콘택 플러그(118) 및 제2 층간 절연막(112) 상에 배선 절연막(120), 배선 절연막(120) 내에 트랜치(122)가 형성되어 있고, 트랜치(122) 내에 제3 배리어층(124) 및 배선 층(126)이 형성되어 있다. 배선층(126)은 제2 콘택 플러그(118)와 연결되어 있다.
이에 반하여, 도 4에 도시한 비교예의 반도체 소자는 지지층(100) 상에 전체 두께의 층간 절연막(113a)이 형성되어 있다. 비교예의 반도체 소자는 게이트 패턴들(205) 사이의 층간 절연막(113a) 내에 콘택홀(108a)이 형성되어 있고, 콘택홀(108a) 내에 제1 배리어층(109a) 및 콘택 플러그(110a, 110b, 110c)가 형성되어 있다. 콘택 플러그(110a, 110b, 110c) 및 층간 절연막(113) 상에 배선 절연막(120)이 형성되어 있고, 배선 절연막(120) 내에 트랜치(122)가 형성되어 있다. 트랜치(122) 내에 제2 배리어층(124) 및 배선층(126)이 형성되어 있다. 배선층(126)은 콘택 플러그(110a, 110b, 110c)와 연결되어 있다.
그런데, 도 4의 비교예의 반도체 소자는 전체 두께의 층간 절연막(113a)에 콘택홀(108a)을 형성하기 때문에 사진식각공정의 한계로 인하여 지지층(100)의 실리사이드층(132)이나 게이트 패턴(105) 상에 정확히 콘택홀(108a)이 형성되지 않는다. 이에 따라, 도 4의 참조부호 b에 도시한 바와 같이 콘택홀(108a)이 미스 얼라인되게 형성되어 콘택 플러그(110b)가 지지층(100), 즉 실리콘 기판의 실리사이드층(132)과 정확히 연결되지 않거나 리세스되어 형성된다. 참조부호 c에 도시한 바와 같이 콘택홀(108a)이 오픈되지 않아 플러그(110c)가 지지층과 연결되지 않거나, 참조번호 d에 도시한 바와 같이 콘택홀(108a)이 과도하게 식각되어 지지층 손상을 가져오는 경우가 발생한다. 또한, 참조부호 a로 도시한 바와 같이 배선층(126a)이 층간 절연막(113a)에 과도하게 식각된 트랜치(122) 내에 형성될 경우 배선층(126a)과 콘택 플러그(110a) 또는 배선층(126a)과 게이트 패턴(205)이 쇼트되는 문제가 발생한다. 이와 관련하여, 본 발명의 반도체 소자는 앞서와 같이 도 4에 도시한 각종 문제점을 해결할 수 있다.
도 5 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
도 5를 참조하면, 지지층(100), 예컨대 실리콘 기판에 소자 분리막(102)과 소자 분리막(102)에 의해 한정되는 액티브 영역(104)을 형성한다. 소자 분리막(102)나 액티브 영역(104)의 형성 위치나 모양은 소자에 따라 다양하게 형성한다. 지지층(10) 상에 게이트 전극(202) 및 게이트 스페이서(204)를 포함하는 게이트 패턴(205)을 형성한다. 지지층(100) 상에 후에 형성되는 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연막(106)을 형성한다. 제1 층간 절연막(106)은 산화막으로 형성한다. 제1 두께(h1)는 층간 절연막(113)의 전체 두께(h)의 절반 또는 그 이하로 형성할 수 있다. 제1 층간 절연막(106)의 제1 두께(h1)는 게이트 패턴(205)의 두께보다 크게 형성한다.
제1 층간 절연막(108) 내에 사진식각공정을 이용하여 지지층(100)을 노출하는 콘택홀(108)을 형성한다. 콘택홀(108)은 콘택 마스크를 이용하여 형성한다. 콘택홀(108)은 게이트 패턴들(205) 사이에 형성되거나, 게이트 패턴(205) 상에 형성된다. 물론, 앞서 설명한 바와 같이 게이트 패턴(205)과 지지층(100)에 공통으로 형성될 수 도 있다. 본 발명의 콘택홀(108)은 후공정을 통하여 형성되는 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h1)에 형성되기 때문에 사진식각공정의 한계를 갖지 않고 원하는 위치에 용이하게 형성할 수 있다.
콘택홀(108)의 내벽 및 바닥에 제1 배리어층(109)을 형성한 후, 콘택홀(108)을 충분히 매립하도록 제1 금속층, 예컨대 텅스텐을 형성하고 평탄화하여 제1 콘택 플러그(110)를 형성한다. 평탄화 공정은 화학기계적연마 공정을 이용한다. 이와 같이 본 발명은 전체 층간 절연막(113)의 두께(h)보다 작은 제1 층간 절연막(h1)에 식각 부담 없이 콘택홀(108)을 용이하게 형성하기 때문에, 콘택홀(108) 내에도 매립 불량 없이 제1 콘택 플러그(110)를 용이하게 형성할 수 있다.
또한, 본 발명은 콘택홀(108)이 폭이 좁은 게이트 패턴들(205) 사이나 게이트 패턴(105) 상에 형성되고 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h1)에 용이하게 형성되기 때문에, 게이트 패턴(205)과 도전 패턴(205)간의 거리나 도전 패턴들(205)간의 거리를 일정 간격으로 유지하여 제1 콘택 플러그(110)와 게이트 패턴(205)간의 쇼트를 방지할 수 있다.
도 6을 참조하면, 제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)을 형성한다. 제2 층간 절연막(112)은 산화막으로 형성한다. 제2 층간 절연막(112)에 사진식각공정을 이용하여 제1 콘택 플러그(110)를 노출하는 비아홀(114)을 형성한다. 앞서 콘택홀(108) 형성을 위한 콘택 마스크를 다시 이용하여 비아홀(114)을 형성한다. 즉, 콘택홀(108) 및 비아홀(114)은 동일한 마스크를 이용하여 형성한다. 이렇게 될 경우, 마스크 제작비용을 줄일 수 있다.
비아홀(114)의 내벽 및 바닥에 제1 배리어층(116)을 형성한 후, 비아홀(116)을 충분히 매립하도록 제2 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 형성하고 평탄화하여 제2 콘택 플러그(118)를 형성한다. 평탄화 공정은 화학기계적연마 공정을 이용한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다. 제2 콘택 플러그(118)는 단일 다마신 공정을 이용하여 형성할 수 있다. 이에 따라, 제1 콘택 플러그(110)와 이에 연결되는 제2 콘택 플러그(118)로 국부 배선층(119)이 형성된다.
그리고, 본 발명은 제1 층간 절연막(106) 내에 형성되는 제1 콘택 플러그(110)를 텅스텐막으로 형성하고, 제2 층간 절연막(112) 내에 형성되는 제2 콘택 플러그(118)를 구리나 로듐막으로 형성할 경우, 하나의 텅스텐막으로 콘택 플러그를 형성하는 경우보다 콘택 저항을 크게 감소시킬 수 있다.
도 7을 참조하면, 제2 콘택 플러그(118) 및 제2 층간 절연막(112) 상에 배선 절연막(120)을 형성한다. 배선 절연막(120) 내에 배선층(126)을 형성하여 제2 콘택 플러그(118)와 배선층(126)을 연결한다. 배선층(126)은 단일 다마신 공정을 이용하여 형성한다. 즉, 배선 절연막(120)에 제2 콘택 플러그(110)를 노출시키는 트랜치(122)를 형성한다.
트랜치(122)의 내벽 및 바닥에 제2 배리어층(124)을 형성한 후, 트랜치(122)를 매립하도록 제3 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 형성하고 평탄화하여 배선층(126)을 형성한다. 제3 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제3 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다. 평탄화 공정은 화학기계적연마 공정을 이용한다. 이에 따라, 배선층(126)은 제2 콘택 플러그(118)와 연결된다.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
구체적으로, 도 8 및 도 9는 도 1과 비교하여 제2 콘택 플러그 및 배선층(126)은 이중 다마신 공정을 이용하여 형성하는 것을 제외하고는 거의 동일하다. 도 5에 도시한 바와 같이 게이트 패턴(205)이 형성된 지지층(100) 상에 후에 형성되는 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연막(106)을 형성하고, 제1 층간 절연막(108) 내에 사진식각공정을 이용하여 콘택홀(108)을 형성하고, 콘택홀 내에 제1 배리어층(109) 및 제1 콘택 플러그(110)를 형성한다. 제1 콘택 플러그(110)는 제1 금속층, 예컨대 텅스텐을 이용하여 형성한다.
도 8에 도시한 바와 같이 제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)을 형성한다. 다음에, 제2 층간 절연막(112) 상에 배선 절연막(120)을 형성한다. 제2 층간 절연막(112) 및 배선 절연막(120)에 각각 제2 콘택 플러그(118) 및 배선층(126)을 형성하여 배선을 완성한다. 제2 콘택 플러그 및 배선층(126)은 이중 다마신 공정을 이용하여 형성한다.
즉, 배선 절연막(120) 및 제2 층간 절연막(112)을 사진식각공정을 이용하여 제1 콘택 플러그(110)를 노출하는 노출홀(114, 122)을 형성한다. 노출홀(114, 122)은 배선 절연막(120)에 트랜치(122)를 형성한 후, 트랜치(122) 하부의 제2 층간 절 연막(112)에 제1 콘택 플러그(110)를 노출하는 비아홀(114)을 형성하여 완성한다. 트랜치 형성 공정과 비아홀 형성 공정은 순서를 바꾸어서 형성하여도 무방하다. 비아홀(114)은 앞서의 콘택홀 형성을 위한 콘택 마스크를 이용하여 형성할 수 도 있고, 별도로 비아홀(114) 형성을 위한 콘택 마스크를 이용할 수도 있다. 비아홀(1114) 형성시 별도의 콘택 마스크를 사용할 경우, 후 공정의 제2 콘택 플러그 형성을 위한 공정 마진을 증가시킬 수 있다.
이어서, 도 9에 도시한 바와 같이 노출홀(114, 122)에 금속층을 매립하여 제1 콘택 플러그(110)와 연결되는 제2 콘택 플러그(118)로 이루어지는 국부 배선층(119)을 형성함과 아울러 동시에 제2 콘택 플러그(118)와 연결되는 배선층(126)을 형성한다. 즉, 노출홀(114, 122)에 금속층을 매립한 후 평탄화하여 제2 콘택 플러그(118)로 및 배선층(126)을 형성한다. 배선층(126) 및 제2 콘택 플러그(118)는 제2 금속층, 예컨대 텅스텐, 구리 또는 로듐막으로 형성한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다.
도 10 및 도 11은 본 발명의 제3 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
구체적으로, 도 10 및 도 11은 제1 실시예와 비교하여 비아홀 형성시 별도의 콘택 마스크를 이용하여 형성하는 것을 제외하고는 거의 동일하다. 도 5에 도시한 바와 같이 게이트 패턴(205)이 형성된 지지층(100) 상에 후에 형성되는 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연 막(106)을 형성하고, 제1 층간 절연막(108) 내에 사진식각공정을 이용하여 콘택홀(108)을 형성하고, 콘택홀 내에 제1 배리어층(109) 및 제1 콘택 플러그(110)를 형성한다.
도 10을 참조하면, 제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)을 형성한다. 다음에, 제2 층간 절연막(112)에 사진식각공정을 이용하여 제1 콘택 플러그(110)를 노출하는 비아홀(114)을 형성한다. 제1 콘택 플러그(110)는 제1 금속층, 예컨대 텅스텐막으로 형성한다. 도 10에서는 별도의 콘택 마스크를 이용하여 비아홀(114)을 형성한다. 도 10에서는, 도 6과의 비교를 위하여 게이트 패턴(205) 상의 제2 층간 절연막(112)에는 비아홀(114)이 형성되지 않는 것을 도시한다. 비아홀(1114) 형성시 별도의 콘택 마스크를 사용할 경우, 후공정의 제2 콘택 플러그(118) 형성을 위한 공정 마진을 증가시킬 수 있다.
이어서, 도 6에 도시한 바와 같이 비아홀(114) 내에 제1 배리어층(116) 및 제2 콘택 플러그(118)를 형성한다. 제2 콘택 플러그(118)는 단일 다마신 공정을 이용하여 형성한다. 제2 콘택 플러그는 제2 금속층, 예컨대 텅스텐막, 구리막 또는 로듐막을 이용하여 형성한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다. 이에 따라, 제1 콘택 플러그(110)와 이에 연결되는 제2 콘택 플러그(118)로 국부 배선층(119)이 형성된다.
도 11을 참조하면, 제2 콘택 플러그(118) 및 제2 층간 절연막(112) 상에 배 선 절연막(120)을 형성한다. 이어서, 도 7에 도시한 바와 같이 배선 절연막(120) 내에 트랜치(122)를 형성하고, 트랜치 내에 제2 배리어층(124) 및 배선층(126)을 형성한다. 배선층(126)은 단일 다마신 공정을 이용하여 형성한다. 배선층(126)은 제3 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 이용하여 형성한다. 제3 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제3 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다.
도 12 내지 도 15는 본 발명의 제4 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
도 12를 참조하면, 지지층(100), 예컨대 실리콘 기판 상에 게이트 절연막(201), 게이트 전극(202) 및 게이트 스페이서(204a, 204b)를 포함하는 복수개의 게이트 패턴들(205)을 형성한다. 제1 게이트 스페이서(204a)는 L자형으로 게이트 전극(202)의 양측벽 및 지지층(100) 상에 형성되며, 제2 게이트 스페이서(204b)는 L자형의 제1 게이트 스페이서(204a) 상에 형성된다. 게이트 패턴들(205) 사이의 지지층(100) 상이나 게이트 전극(202) 상에 금속 실리사이드층(206), 예컨대 텅스텐 실리사이드, 코발트 실리사이드층, 또는 니켈 실리사이드층을 형성한다.
게이트 패턴(205) 및 금속 실리사이드층(206)을 덮도록 식각 저지층(208)을 형성한다. 식각 저지층(206)은 질화막으로 형성한다. 식각 저지층(208) 상에 후에 형성되는 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 두께(h3)로 제1 층간 절연막(106)을 형성한다. 두께(h3)는 후공정의 식각량을 고려하여 제1 층간 절연막(106)의 두께(h1)가 식각 저지층(208) 위에 위치하도록 적당한 두께로 형성 한다.
다음에, 제1 층간 절연막(106) 내에 사진식각공정을 이용하여 지지층(100)을 노출하는 콘택홀(108)을 형성한다. 콘택홀(108)은 콘택 마스크를 이용하여 형성한다. 콘택홀(108)은 게이트 패턴들(205) 사이에 형성된다. 콘택홀(108)은 후공정을 통하여 형성되는 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h3)에 형성되기 때문에 사진식각공정의 한계를 갖지 않는다.
필요에 따라서 콘택홀(108)의 크기를 줄이기 위하여 콘택홀(108) 내벽에 추가 절연막(210), 예컨대 산화막을 형성할 수도 있다. 특히, 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h3)에 형성된 콘택홀(108) 내에는 추가 절연막(210)을 보다 용이하게 형성할 수 있다.
도 13을 참조하면, 도 13에서는 편의상 추가 절연막(210)을 도시하지 않는다. 콘택홀(108)의 내벽 및 바닥에 제1 배리어층(109)을 형성한 후, 콘택홀(108)을 충분히 매립하도록 제1 금속층, 예컨대 텅스텐을 형성하고 평탄화하여 제1 콘택 플러그(110)를 형성한다. 제1 금속층의 평탄화시 제1 층간 절연막(106)의 두께는 낮아져 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 두께(h1)가 된다. 제1 두께(h1)는 층간 절연막(113)의 전체 두께의 절반 또는 그 이하로 형성한다. 평탄화 공정은 화학기계적연마 공정을 이용한다. 본 발명은 전체 층간 절연막의 두께(h)보다 작은 제1 층간 절연막(h3)에 형성된 콘택홀(108) 내에 제1 금속층을 매립하기 때문에, 매립 불량 없이 제1 콘택 플러그(110)를 용이하게 형성할 수 있다.
도 14 및 도 15를 참조하면, 제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)을 형성한다. 이어서, 도 8 및 도 9에 도시한 바와 같이 제2 층간 절연막(112) 상에 배선 절연막(120)을 형성한다. 제2 층간 절연막(112) 및 배선 절연막(120)에 각각 제2 콘택 플러그(118) 및 배선층(126)을 형성하여 배선을 완성한다. 제2 콘택 플러그(118) 및 배선층(126)은 이중 다마신 공정을 이용하여 형성한다. 제2 콘택 플러그(118) 및 배선층(126)은 제2 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 이용하여 형성한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다. 이중 다마신 공정에 대하여는 앞서 설명하였으므로 생략한다.
도 16 및 도 17은 본 발명의 제5 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.
구체적으로, 본 발명의 제5 실시예는 제2 콘택 플러그(118) 및 배선층(126)을 단일 다마신 공정을 이용하여 형성하는 것을 제외하고는 제4 실시에와 거의 동일하다. 도 13에 도시한 바와 같이 게이트 패턴(205)이 형성된 지지층(100) 상에 후에 형성되는 층간 절연막(113, 또는 절연막)의 전체 두께(h)중 일부의 제1 두께(h1)로 제1 층간 절연막(106)을 형성하고, 제1 층간 절연막(108) 내에 사진식각공정을 이용하여 콘택홀(108)을 형성하고, 콘택홀(108) 내에 제1 배리어층(109) 및 제1 콘택 플러그(110)를 형성한다. 제1 콘택 플러그(110)는 제1 금속층, 예컨대 텅스텐막으로 형성한다.
도 16 및 도 17을 참조하면, 제1 콘택 플러그(110) 및 제1 층간 절연막(106) 상에 층간 절연막(113)의 전체 두께(h)중 나머지 두께인 제2 두께(h2)로 제2 층간 절연막(112)을 형성한다. 다음에, 제2 층간 절연막(112)에 사진식각공정을 이용하여 제1 콘택 플러그(110)를 노출하는 비아홀(114)을 형성한다. 이어서, 앞서 설명한 바와 같이 단일 다마신 공정을 이용하여 제2 콘택 플러그(118)를 형성한다.
이에 따라, 제1 콘택 플러그(110)와 이에 연결되는 제2 콘택 플러그(118)로 국부 배선층(119)이 형성된다. 제2 콘택 플러그(118)는 제2 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 이용하여 형성한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다.
더하여, 제2 콘택 플러그(118) 및 제2 층간 절연막(112) 상에 배선 절연막(120)을 형성한다. 이어서, 앞서 설명한 바와 같이 단일 다마신 공정을 이용하여 트랜치(122) 내에 제2 배리어층(124) 및 배선층(126)을 형성한다. 배선층(126)은 제3 금속층, 예컨대 텅스텐, 구리 또는 로듐막을 이용하여 형성한다. 제2 금속층을 구리막으로 형성할 경우에는 전기도금법으로 형성하고, 제2 금속층을 로듐막으로 구성할 경우 전기도금법으로 형성하지 않을 수 있다.
도 1은 본 발명에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 평면도이고,
도 2는 본 발명에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위하여 도 1의 반도체 소자를 가로 방향(X축 방향)으로 개략적으로 절단하여 도시한 사시도이고,
도 3은 본 발명의 의한 형성된 반도체 소자의 단면도이고,
도 4는 도 3과의 비교를 위한 비교예의 반도체 소자의 단면도이고,
도 5 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이고,
도 8 및 도 9는 본 발명의 제2 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이고,
도 10 및 도 11은 본 발명의 제3 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이고,
도 12 내지 도 15는 본 발명의 제4 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이고,
도 16 및 도 17은 본 발명의 제5 실시예에 의한 반도체 소자의 배선층 형성 방법을 설명하기 위한 공정 단면도들이다.

Claims (20)

  1. 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 및 제1 층간 절연막 상에 상기 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 상기 전체 두께의 상기 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 내에 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 상기 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  2. 제1항에 있어서, 상기 제1 두께는 상기 층간 절연막의 전체 두께의 절반 또는 그 이하로 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  3. 제1항에 있어서, 상기 지지층은 실리콘 기판이나 불순물이 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  4. 제1항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 더 형성하는 단계와, 상기 제1 콘택 플러그는 상기 게이트 패턴들 사이의 상기 실리콘 기판과 접촉되게 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  5. 제4항에 있어서, 상기 제1 두께는 상기 게이트 패턴들의 두께보다 큰 것을 특징으로 하는 는 것을 반도체 소자의 배선층 형성 방법.
  6. 제4항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴을 감싸는 식각 저지층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  7. 제1항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 더 형성하는 단계와, 상기 제1 콘택 플러그는 상기 게이트 패턴의 상부 및 상기 게이트 패턴들 사이의 상기 실리콘 기판과 모두 접촉되게 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  8. 제1항에 있어서, 상기 제1 콘택 플러그는 상기 제1 층간 절연막에 상기 지지층을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀에 제1 금속층을 충분히 매립하고 평탄화하는 단계로 이루어지고,
    단일 다마신 공정을 이용하여 상기 제2 콘택 플러그는 상기 제2 층간 절연막에 상기 제1 콘택 플러그를 노출하는 비아홀을 형성하는 단계와, 상기 비아홀에 제2 금속층을 충분히 매립하고 평탄화하여 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  9. 제1항에 있어서, 상기 제2 콘택 플러그 및 제2 층간 절연막 상에 배선 절연막을 형성하는 단계와, 상기 배선 절연막 내에 상기 제2 콘택 플러그와 연결되는 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 반도체 소자의 배선층 형성 방법.
  10. 제9항에 있어서, 단일 다마신 공정을 이용하여 상기 배선층은 상기 배선 절연막에 상기 제2 콘택 플러그를 노출하는 트랜치를 형성하는 단계와, 상기 트랜치에 제3 금속층을 충분히 매립하고 평탄화하여 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  11. 제9항에 있어서, 상기 배선 절연막 및 제2 층간 절연막에 상기 제1 콘택 플러그를 노출하는 노출홀을 형성하는 단계와, 이중 다마신 공정을 이용하여 상기 노출홀에 금속층을 매립하여 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그로 이루어지는 국부 배선층을 형성함과 아울러 동시에 상기 제2 콘택 플러그와 연결되는 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 반도체 소자의 배선층 형성 방법.
  12. 제1항에 있어서, 상기 제1 콘택 플러그는 상기 제1 층간 절연막에 상기 지지층을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀의 직경을 줄이도록 상기 콘택홀의 내벽에 추가 절연막을 더 형성하는 단계와, 상기 추가 절연막이 형성된 상기 콘택홀을 금속층으로 충분히 매립하고 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  13. 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 및 제1 층간 절연막 상에 상기 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 상기 전체 두께의 상기 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 내에 단일 다마신 공정을 이용하여 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그를 형성하여 상기 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 국부 배선층을 형성하는 단계;
    상기 제2 콘택 플러그 및 제2 층간 절연막 상에 배선 절연막을 형성하는 단계; 및
    단일 다마신 공정을 이용하여 상기 배선 절연막 내에 상기 제2 콘택 플러그 와 연결되는 배선층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 반도체 소자의 배선층 형성 방법.
  14. 제13항에 있어서, 상기 제1 콘택 플러그는 상기 제1 층간 절연막에 상기 지지층을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀에 제1 금속층을 충분히 매립하고 평탄화하여 형성하는 단계로 이루어지고,
    상기 단일 다마신 공정을 이용하여 상기 제2 콘택 플러그는 상기 제2 층간 절연막에 상기 제1 콘택 플러그를 노출하는 비아홀을 형성하는 단계와, 상기 비아홀에 제2 금속층을 충분히 매립하고 평탄화하여 형성하는 단계로 이루어지고,
    단일 다마신 공정을 이용하여 상기 배선층은 상기 배선 절연막에 상기 제2 콘택 플러그를 노출하는 트랜치를 형성하는 단계와, 상기 트랜치에 제3 금속층을 충분히 매립하고 평탄화하여 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  15. 제14항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴을 감싸는 식각 저지층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  16. 제14항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 형성하는 단계와, 상기 제1 콘택 플러그는 상기 게이트 패턴들 사이의 상기 실리콘 기판과 접촉되거나, 상기 게이트 패턴의 상부 및 상기 게이트 패턴들 사이의 상기 실리콘 기판과 접촉되게 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  17. 지지층 상에 형성될 층간 절연막의 전체 두께중 일부의 제1 두께로 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 및 제1 층간 절연막 상에 상기 층간 절연막의 전체 두께중 나머지 두께인 제2 두께로 제2 층간 절연막을 형성하여 상기 전체 두께의 상기 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 배선 절연막을 형성하는 단계;
    상기 배선 절연막 및 제2 층간 절연막에 상기 제1 콘택 플러그를 노출하는 노출홀을 형성하는 단계; 및
    이중 다마신 공정을 이용하여 상기 노출홀에 금속층을 매립하여 상기 제1 콘택 플러그와 연결되는 제2 콘택 플러그로 이루어지는 국부 배선층을 형성함과 아울러 동시에 상기 제2 콘택 플러그와 연결되는 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 반도체 소자의 배선층 형성 방법.
  18. 제17항에 있어서, 상기 제1 콘택 플러그는 상기 제1 층간 절연막에 상기 지 지층을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀에 제1 금속층을 충분히 매립하고 평탄화하여 형성하는 단계로 이루어지고,
    이중 다마슨 공정을 이용하여 상기 제2 콘택 플러그 및 배선층은 상기 배선 절연막에 트랜치를 형성하는 단계와, 상기 트랜치 하부에서 상기 제2 층간 절연막에 상기 제1 콘택 플러그를 노출하는 비아홀을 형성함으로써 상기 노출홀을 형성하는 단계와, 상기 노출홀에 제2 금속층을 충분히 매립하고 평탄화하여 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  19. 제18항에 있어서, 상기 콘택홀의 형성후 상기 콘택홀의 직경을 줄이도록 상기 콘택홀의 내벽에 추가 절연막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
  20. 제17항에 있어서, 상기 지지층이 실리콘 기판이고, 상기 실리콘 기판 상에는 복수개의 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴을 감싸도록 식각 저지층을 형성하는 단계를 더 포함하고, 상기 제1 콘택 플러그는 상기 게이트 패턴들 사이의 상기 실리콘 기판과 접촉되게 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
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