KR20210028115A - 본딩 구조물 및 그 형성 방법 - Google Patents

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Abstract

패키지는, 제1 다이 ― 제1 다이는: 제1 금속화 층; 제1 금속화 층 상의 하나 이상의 제1 본드 패드 비아; 및 하나 이상의 제1 본드 패드 비아 상의 하나 이상의 제1 본드 패드를 포함하고, 제1 배리어 층은 각각의 제1 본드 패드 비아와 제1 금속화 층 사이에서 제1 금속화 층에 걸쳐 연장되고, 제2 배리어 층은 제1 본드 패드와 제1 본드 패드 비아 사이에서 각각의 제1 본드 패드 비아에 걸쳐 연장됨 ― ; 및 하나 이상의 제2 본드 패드를 포함하는 제2 다이 ― 제2 본드 패드는 제1 다이의 제1 본드 패드에 본딩됨 ― 를 포함한다.

Description

본딩 구조물 및 그 형성 방법{BONDING STRUCTURE AND METHOD OF FORMING SAME}
이 출원은 2019년 8월 30일자로 출원된 미국 가출원 제62/893,971호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
웨이퍼-웨이퍼 본딩 기술에서, 2 개의 패키지 컴포넌트들(예컨대, 웨이퍼들)을 함께 본딩하기 위한 다양한 방법들이 개발되었다. 일부 웨이퍼 본딩 방법들에는 융합 본딩(fusion bonding), 공융 본딩(eutectic bonding), 직접 금속 본딩, 하이브리드 본딩 등이 포함된다. 융합 본딩에서 웨이퍼의 산화물 표면은 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 본딩된다. 공융 본딩에서, 2 개의 공융 재료들이 함께 배치되고, 고압 및 고온이 적용된다. 따라서 공융 재료들은 녹는다. 녹은 공융 재료들이 고형화되면, 웨이퍼들은 함께 본딩된다. 직접 금속-금속 본딩에서 2 개의 금속 패드들이 상승된 온도에서 서로에 대고 가압되며, 금속 패드들의 상호 확산은 금속 패드들의 본딩을 야기한다. 하이브리드 본딩에서 2 개의 웨이퍼들의 금속 패드들은 직접 금속-금속 본딩을 통해 서로 본딩되고, 2 개의 웨이퍼들 중 하나의 웨이퍼의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 본딩된다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 9는 몇몇 실시예들에 따른, 디바이스 구조물을 형성하기 위한 프로세스에서의 중간 단계들의 단면도들을 예시한다.
도 10 내지 도 17은 몇몇 실시예들에 따른, 다이 구조물을 형성하기 위한 프로세스에서의 중간 단계들의 단면도들을 예시한다.
도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b 및 도 21은 몇몇 실시예들에 따른, 다이 구조물들을 갖는 패키지들의 단면도들을 예시한다.
도 22 내지 도 26은 몇몇 실시예들에 따른, 패키지 구조물을 형성하기 위한 프로세스에서의 중간 단계들의 단면도들을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
몇몇 실시예들에 따른 본딩 구조물 및 방법이 제공된다. 본드 패드 비아들(BPV)은 일련의 프로세싱 단계들에서 금속 패드들 위에 형성되고, 그 후 후속하는 일련의 프로세싱 단계들에서 BPV들 위에 본드 패드들이 형성된다. BPV들과 본드 패드들을 별도로 형성함으로써, BPV들이 연결되는 금속 패드들은 더 가깝게 그리고/또는 더 작은 면적을 갖도록 형성될 수 있다. 추가적으로, BPV들 또는 본드 패드들은 또한 더 가깝게 그리고/또는 더 작은 면적으로 형성될 수 있다. 이것은 다이 또는 패키지의 사이즈를 감소시킬 수 있다. 2 개의 본딩된 다이들의 대응하는 본드 패드들은 2 개의 다이들 사이의 오정렬이 대응하는 본드 패드들 사이의 연결부에서 접촉 저항에 거의 또는 전혀 영향을 미치지 않도록, 상이한 영역들을 갖도록 형성될 수 있다.
도 1 내지 도 9는 몇몇 실시예들에 따른, 디바이스 구조물(100)(도 9 참조)의 형성에서의 중간 단계들의 단면도들을 예시한다. 도 1은 몇몇 실시예들에 따른 기판(102)을 예시한다. 도 1 내지 도 9에서, 몇몇 실시예들에 따르면 다중 디바이스 구조물들(100)이 단일 기판(102) 상에 형성되고, 그 후 개별 디바이스 구조물들(100)을 형성하기 위하여 싱귤레이팅된다(singulate). 도 1 내지 도 8에서 “100”으로 라벨붙여진 영역들은 도 9에 도시된 디바이스 구조물들(100)이 형성되는 영역들을 나타내고, “104”로 라벨붙여진 영역은 인접한 디바이스 구조물들(100) 사이의 스크라이크 라인 영역(104)을 나타낸다.
기판(102)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 절연체 상 반도체(SOI, semiconductor-on-insulator) 기판, 반도체 웨이퍼 등과 같은 반도체 기판일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
몇몇 실시예들에서, 기판(102) 및 그 위에 형성된 피처들은 디바이스 다이, 집적 회로 다이 등을 형성하는데 사용된다. 이러한 실시예들에서, 집적 회로 디바이스들은 기판(102)의 상부면 상에 형성될 수 있다. 예시적인 집적 회로 디바이스들은 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide semiconductor) 트랜지스터들, 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)들, 레지스터들, 커패시터들, 다이오드들 등, 또는 이들의 조합을 포함할 수 있다. 집적 회로 디바이스들의 세부사항들은 여기에 예시되지 않는다. 다른 실시예들에서, 기판(102)은 인터포저 구조물을 형성하기 위해 사용된다. 이러한 실시예들에서, 트랜지스터들과 같은 능동 디바이스들은 기판(102) 상에 형성되지 않는다. 커패시터들, 레지스터들, 인덕터들 등과 같은 수동 디바이스들은 기판(102)에 형성될 수 있다. 기판(102)은 또한 기판(102)이 인터포저 구조물의 일부인 몇몇 실시예들에서 유전체 기판일 수 있다. 몇몇 실시예들에서, 기판(102)의 양측 상의 컴포넌트들을 상호연결하기 위하여 기판(102)을 통해 연장되는 관통 비아들(미도시)이 형성될 수 있다.
도 2에서, 몇몇 실시예들에 따라, 상호연결 구조물(108)이 기판(102) 위에 형성된다. 상호연결 구조물(108)은 기판(102)에 형성된 디바이스들 사이의 라우팅 및 전기적 연결들을 제공하고, 예를 들어 재배선 구조물 등일 수 있다. 상호연결 구조물(108)은 복수의 절연 층들(110)을 포함할 수 있으며, 이는 금속간 유전체(IMD, inter-metal dielectric) 층일 수 있으며, 아래에서 더 상세히 설명된다. 절연 층들(110) 각각은 하나 이상의 도전성 피처(113)를 포함하며, 이는 금속화 층 내에 금속 라인들 및/또는 그 내부에 형성된 비아들일 수 있다. 다른 실시예들에서, 금속 라인들은 예를 들어 재배선 층들일 수 있다. 도전성 피처들(113)은 콘택들(도면에 미도시)에 의해 기판(102)의 능동 및/또는 수동 디바이스들에 전기적으로 연결될 수 있다.
상호연결 구조물(108)의 최상부 절연 층(110)에 형성된 도전성 피처들(113)의 일부 부분들은 상호연결 구조물(108) 내의 다른 도전성 피처들(113)보다 상대적으로 더 큰 면적을 갖도록 형성될 수 있다. 최상부 절연 층(110)에 형성되는 상호연결 구조물(108)의 도전성 피처들은 도 2에서 금속 패드들(112)로 별도로 라벨붙여진다. 금속 패드들(112)은 후속하여 형성된 도전성 피처들(예를 들어, 도전성 패드들(118), 본드 패드 비아(BPV, bond pad via)들(128) 등)을 상호연결 구조물(108)에 연결하기 위해 사용될 수 있다. 몇몇 실시예들에서, 최상부 절연 층(110)의 도전성 피처들은 또한 도 2에 별도로 도시되지 않은 금속 라인들 또는 비아들을 포함할 수 있다. 금속 패드들(112)은 약 2 ㎛ 내지 약 10 ㎛의 폭(W1)을 갖도록 또는 약 4 ㎛2 내지 약 100 ㎛2의 면적을 갖도록 형성될 수 있다. 인접한 금속 패드들(112)은 약 2 ㎛ 내지 약 20 ㎛의 거리(D1)만큼 분리될 수 있다. 다른 치수들 또는 거리들도 가능하다. 몇몇 경우에, 본 명세서에 설명된 기법들은 더 작은 폭(W1) 또는 더 작은 면적을 갖는 금속 패드들(112)을 허용할 수 있다. 몇몇 경우에, 본 명세서에 설명된 기법들은 더 작은 거리(D1)만큼 분리되는 금속 패드들(112)을 형성하는 것을 허용할 수 있다. 더 작거나 더 가까운 금속 패드들(112)을 형성함으로써, 디바이스 구조물(100)의 치수들(예를 들어, "풋 프린트")은 감소될 수 있다. 추가적으로, 피처들 간의 라우팅 거리는 감소될 수 있고, 이는 디바이스 구조물(100)의 더 고속 동작을 개선할 수 있다.
몇몇 실시예들에서, 절연 층(110)은 약 3.0보다 낮은 k-값을 갖는 로우-k 유전체 재료로 형성될 수 있다. 절연 층(110)은 2.5보다 작은 k 값을 갖는 ELK(Extra-low-k) 유전체 재료로 형성될 수 있다. 몇몇 실시예들에서, 절연 층(110)은 산소 함유 및/또는 탄소 함유 로우-k 유전체 재료, 수소 실세스퀴옥산(HSQ, Hydrogen SilsesQuioxane), 메틸실세스퀴옥산(MSQ, MethylSilsesQuioxane) 등, 또는 이들의 조합으로 형성될 수 있다. 몇몇 실시예들에서, 절연 층들(110)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시카보나이트라이드(SiOCN) 등과 같은 비-로우-k 유전체 재료들로 형성된다. 몇몇 실시예들에서, 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 스탑 층들(미도시)은 절연 층들(110) 사이에 형성된다. 몇몇 실시예들에서, 절연 층들(110)은 SiOCN, SiCN, SiOC, SiOCH 등과 같은 다공성 재료로 형성되고, 스핀-온 코팅 또는 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition), CVD, PVD 등과 같은 성막 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 상호연결 구조물(108)은 확산 배리어 층들(미도시)과 같은 하나 이상의 다른 타입의 층을 포함할 수 있다.
몇몇 실시예들에서, 상호연결 구조물(108)은 단일 및/또는 이중 다마신 프로세스, 비아-퍼스트(via-first) 프로세스 또는 금속-퍼스트(metal-first) 프로세스를 사용하여 형성될 수 있다. 실시예에서, 절연 층(110)이 형성되고, 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 그 안에 개구들(미도시)이 형성된다. 확산 배리어 층들(미도시)은 개구들에 형성될 수 있으며 TaN, Ta, TiN, Ti, CoW 등과 같은 재료를 포함할 수 있으며, CVD, 원자 층 증착(ALD, Atomic Layer Deposition) 등과 같은 성막 프로세스를 사용하여 개구들에 형성될 수 있다. 도전성 재료는 구리, 알루미늄, 니켈, 텅스텐, 코발트, 은, 이들의 조합들 등으로 개구들에 형성될 수 있으며, 전기 화학 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합을 사용하여 개구들 내에 확산 배리어 층들 위에 형성될 수 있다. 도전성 재료의 형성 후, 예를 들어 CMP와 같은 평탄화 프로세스를 사용하여 과잉 도전성 재료가 제거될 수 있고, 이에 따라 각각의 절연 층(110)의 개구들에 도전성 피처들(113)을 남길 수 있다. 그 후, 추가 절연 층들(110) 및 그 내부의 도전성 피처들(113)을 형성하기 위해 프로세스는 반복될 수 있다. 몇몇 실시예들에서, 최상부 절연 층(110) 및 그 내부에 형성된 금속 패드들(112)은 상호연결 구조물(108)의 다른 절연 층들(110)의 두께보다 더 큰 두께를 갖도록 형성될 수 있다. 몇몇 실시예들에서, 최상부 도전성 피처들 중 하나 이상은 기판(102)으로부터 전기적으로 절연된 더미 금속 라인들 또는 더미 금속 패드들(112)이다.
도 3에서, 패시베이션 층(114)이 상호연결 구조물(108) 위에 형성되고, 하나 이상의 개구들이 패시베이션 층(114)에 형성된다. 패시베이션 층(114)은 하나 이상의 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 패시베이션 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등, 또는 그 조합의 하나 이상의 층을 포함할 수 있다. 패시베이선 층(114)은 CVD, PECVD, PVD, ALD 등, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층(114)은 최상부 절연 층(110)의 두께보다 더 큰 두께를 갖도록 형성될 수 있다. 패시베이션 층(114)의 개구들은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 포토레지스트는 패시베이션 층(114) 위에 형성되고 패터닝될 수 있으며, 이어서 패터닝된 포토레지스트가 에칭 마스크로 사용된다. 패시베이션 층(114)은 적합한 습식 에칭 프로세스 및/또는 건식 에칭 프로세스를 사용하여 에칭될 수 있다. 개구들은 전기적 연결을 위해 금속 패드들(112)의 부분들을 노출하도록 형성된다.
도 4에서, 몇몇 실시예들에 따라, 도전성 패드들(118)이 패시베이션 층(114) 위에 형성된다. 하나 이상의 도전성 패드(118)는 상호연결 구조물(108)의 하나 이상의 금속 패드(112)와 전기적으로 연결되기 위해 패시베이션 층(114)의 개구들을 통해 연장되도록 형성될 수 있다. 몇몇 실시예들에서, 도전성 패드들(118)은 알루미늄과 같은 도전성 재료의 블랭킷 층을 먼저 성막함으로써 형성될 수 있다. 예를 들어, CVD, PVD 등은 패시베이션 층(114), 개구, 및 금속 패드뜰(112) 위에 알루미늄의 층을 성막하는데 사용될 수 있다. 그 후, 포토레지스트 층(별도로 예시되지 않음)은 알루미늄 층 위에 형성될 수 있고, 알루미늄 층은 에칭되어 도전성 패드들(118)을 형성할 수 있다. 이러한 방식으로 알루미늄으로 형성된 도전성 패드들(118)은 "알루미늄 패드들"로 지칭될 수 있다.
다른 실시예들에서, 도전성 패드들(118)은 먼저 패시베이션 층(114) 및 개구들 위에 시드 층을 형성함으로써 형성된다. 몇몇 실시예들에서, 시드 층은 상이한 재료들로 형성될 수 있는 하나 이상의 층을 포함하는 금속 층이다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트는 시드 층 상에 형성되고 패터닝되며, 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 몇몇 실시예들에서, 도전성 재료는 전기 도금 프로세스 또는 무전해 도금 프로세스 등과 같은 도금 프로세스를 사용하여 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 금, 코발트 등, 또는 이들의 조합과 같은 하나 이상의 재료를 포함할 수 있다. 도전성 재료가 형성되지 않는 시드 층의 부분들 및 포토레지스트는 그 후 예를 들어 적합한 애싱 또는 스트리핑 프로세서를 사용하여, 예컨대 산소 플라즈마 등을 사용하여 제거된다. 일단 포토레지스트가 제거되면, 시드 층의 나머지 노출된 부분들은 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 허용가능한 에칭 프로세스를 사용하여 제거될 수 있다. 시드 층 및 도전성 재료의 나머지 부분들은 도전성 패드들(118)을 형성한다. 도전성 패드(118)는 다른 실시예들에서 다른 기법들을 사용하여 형성될 수 있으며, 이러한 모든 기법들은 본 개시물의 범위 내에서 고려된다.
몇몇 실시예들에서, 상호연결 구조물(108)에 전기적으로 연결된 도전성 패드들(118)은 추가 프로세싱 단계들이 수행되기 전에 테스트 패드들로서 사용될 수 있다. 예를 들어, 도전성 패드들(118)은 웨이퍼 수용 테스트, 회로 테스트, KGD(Known Good Die) 테스트 등의 일부로서 프로빙(probe)될 수 있다. 프로빙은 기판(102)의 능동 또는 수동 디바이스들, 또는 기판(102) 또는 상호연결 구조물(108)(예를 들어, 도전성 피처들(113)) 내의 각각의 전기적 연결부들의 기능을 확인하기 위해 수행될 수 있다. 프로브 바늘(119)을 도전성 패드들(118)에 접촉시킴으로써 프로빙이 수행될 수 있다. 프로브 바늘(119)은 예를 들어, 테스트 장비에 연결될 수 있는 다중 프로브 바늘(119)을 포함하는 프로브 카드의 일부일 수 있다.
몇몇 실시예들에서, 도전성 패드들(118)의 도전성 재료는 금속 패드들(112)의 도전성 재료와 상이할 수 있다. 예를 들어, 도전성 패드들(118)은 알루미늄일 수 있고, 금속 패드들(112)은 구리일 수 있지만, 다른 도전성 재료가 사용될 수도 있다. 몇몇 실시예들에서, 도전성 패드들(118)은 약 2 ㎛ 내지 약 30 ㎛의 폭(W2) 또는 약 20 ㎛ 내지 약 100 ㎛의 길이(예를 들어, 폭에 직각임)를 가질 수 있다. 몇몇 실시예들에서, 금속 패드들(118)은 인접한 금속 패드(112)로부터 약 2 ㎛ 내지 약 30 ㎛의 거리(D2)만큼 분리될 수 있다. 본 개시물에 설명된 실시예들은 단락과 같은 프로세싱 결함들을 유발할 가능성을 증가시키지 않고, 도전성 패드들(118)과 인접한 금속 패드들(112) 사이의 더 작은 분리 거리를 허용할 수 있다. 이러한 방식으로, 디바이스 구조물(100)의 치수들은 수율의 감소 없이 감소될 수 있다.
도 5를 참조하면, 유전체 층(122)이 패시베이션 층(114) 및 도전성 패드들(118) 위에 형성된다. 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, SiOC, SiOCH, SiCH 등, 또는 이들의 조합과 같은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(122)은 포스포 실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소-도핑된 포스포 실리케이트 유리(BPSG, boron-doped phosphosilicate glass), 불소-도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 테트라에틸 오르토실리케이트(TEOS, tetraethyl orthosilicate) 등, 또는 이들의 조합으로 형성될 수 있다. 유전체 층(122)은 CVD, PECVD, PVD, ALD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 유전체 층(122)은 유전체 층(122)의 재료가 도전성 패드들(118)을 측방향으로 둘러싸도록 그리고 유전체 층(122)이 도전성 패드들(118)을 노출시키지 않고 평탄화될 수 있도록(아래 참조), 도전성 패드들(118)의 두께보다 더 두꺼운 두께를 갖도록 형성될 수 있다.
도 6에서, 몇몇 실시예들에 따라 개구들(124)이 유전체 층(122)에 형성된다. 개구들(124)은 금속 패드들(112)을 노출시켜, 후속하여 형성된 본드 패드 비아(BPV)들(128)이 금속 패드들(112)을 통해 상호연결 구조물(108)에 전기적으로 연결되도록 한다. 몇몇 실시예들에서, 개구들(124)은 도전성 패드들(118)을 노출시키고, BPV들(128)은 도전성 패드들(118)을 통해 상호연결 구조물(108)에 전기적으로 연결된다(예를 들어, 도 20a 내지 도 21 참조). 개구들(124)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래피 프로세스는 유전체 층(122) 위에 포토레지스트(미도시)를 형성하는 단계, 개구들(124)에 대응하는 개구들로 포토레지스트를 패터닝하는 단계, 유전체 층(122) 및 패시베이션 층(114)을 통해 개구들(124)을 연장시켜 금속 패드들(112)을 노출시키는 단계, 및 그 후 포토레지스트를 제거하는 단계를 포함할 수 있다.
도 7을 참조하면, 몇몇 실시예들에 따라, 본드 패드 비아(BPV)들(128)이 개구들(124)에 형성된다. BPV들(128)은 이들이 형성되는 개구들(124)과 유사한 치수들을 가질 수 있고, 유사한 형상을 가질 수 있다(예를 들어, 테이퍼진(tapered) 프로파일을 가질 수 있다). 몇몇 실시예들에서, BPV들(128)의 형성은 먼저 개구들(124) 내에 제1 배리어 층(127)을 형성하는 단계를 포함한다. 제1 배리어 층(127)은 예를 들어, 라이너, 확산 배리어 층, 접착 층 등일 수 있다. 제1 배리어 층(127)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등, 또는 이들의 조합들을 포함하는 하나 이상의 층을 포함할 수 있다. 제1 배리어 층(127)은 유전체 층(122) 위에 그리고 개구들(124) 내에 블랭킷 층으로서 성막될 수 있다. 제1 배리어 층(127)은 CVD, PECVD, PVD 등, 또는 이들의 조합들과 같은 성막 프로세스를 사용하여 형성될 수 있다.
BPV들(128)의 형성은 제1 배리어 층(127) 위에 도전성 재료를 성막하는 단계를 포함할 수 있다. 도전성 재료는 코발트, 구리, 구리 합금, 티타늄, 은, 금, 텅스텐, 알루미늄, 니켈 등, 또는 이들의 조합들을 포함할 수 있다. BPV들(128)의 도전성 재료는 CVD, PECVD, PVD 등, 또는 이들의 조합들과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, BPV들(128)의 도전성 재료는 구리, 구리 합금, 티타늄 등을 포함할 수 있는 제1 배리어 층(127) 위에 시드 층(미도시)을 성막하는 단계, 및 그 후 예를 들어, 도금 프로세스, 무전해 도금 프로세스 등을 사용하여 개구들(124)의 나머지를 충진하는 단계에 의해 형성된다.
도전성 재료를 형성한 후, 유전체 층(122)의 표면으로부터 과잉 재료를 제거하기 위하여 연삭 프로세스, 화학-기계적 연마(CMP, chemical-mechanical polish) 프로세스 등과 같은 평탄화 프로세스가 수행될 수 있다. 나머지 제1 배리어 층(127) 및 도전성 재료는 따라서 BPV들(128)을 형성한다. 이러한 방식으로, BPV들(128)은 단일 다마신 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 일부 "더미” BPV들(128)(미도시)은 금속 패드들(112)에 대한 전기적 연결 없이 형성될 수 있다. 몇몇 경우에, 더미 BPV들(128)은 과잉 재료를 제거하는 평탄화 단계 후에 고르지 않은 로딩(loading)을 감소시키고 표면 평탄성을 개선할 수 있다.
BPV들(128)은 약 1 ㎛ 내지 약 5 ㎛의 폭(W3)을 가질 수 있지만, 다른 폭도 가능하다. 몇몇 실시예들에서, BPV들(128)은 약 1 ㎛ 내지 약 5 ㎛의 상부 폭(W3A) 및 약 0.5 ㎛ 내지 약 4 ㎛의 하부 폭(W3B)을 갖는 것과 같이 테이퍼진 프로파일을 가질 수 있다. BPV들(128)의 폭(W3)은 연관된 금속 패드(112)의 폭(W1)의 약 50 % 내지 약 95 %일 수 있다(도 2 참조). BPV들(128)은 BPV(128)의 측벽과 그와 연관된 금속 패드(112)의 인접한 측벽 사이의 측방향 거리(D3)가 약 1 ㎛ 내지 약 5 ㎛이도록 형성될 수 있지만, 다른 거리들도 가능하다. 몇몇 경우에, 본드 패드들(316)과 별도로 BPV들(128)을 형성함으로써(아래의도 17 참조), 금속 패드들(112)은 사이즈가 BPV들(128)의 폭(W3)에 더 가까운 더 작은 폭(W1)을 갖도록 형성될 수 있다. 이것은 도전성 패드들(118), 금속 패드들(112), BPV들(128) 및/또는 본드 패드들(316)(도 17 참조)과 같은 피처들 사이의 측방향 분리가 감소되도록 허용할 수 있다. 추가적으로, 거리(D3)가 감소될 수 있어서, BPV들(128)이 금속 패드들(112)의 에지들에 더 가깝게 형성되게 한다.
도 8에서, 본드 층(126)이 유전체 층(122) 위에 형성된다. 본드 층(126)은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있으며, 실리콘 산화물과 같은 실리콘 함유 재료를 포함할 수 있다. 몇몇 실시예들에서, 본드 층(122)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, SiOC, SiOCH, SiCH 등, 또는 이들의 조합과 같은 다른 재료들의 하나 이상의 층을 포함할 수 있다. 본드 층(126)은 CVD, PECVD, PVD, ALD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 본드 층(126)은 유전체 층(122)과 상이한 재료를 포함한다.
도 9에서, 싱귤레이션 프로세스는 예를 들어, 인접한 디바이스 구조물들(100)을 분리하기 위하여 스크라이브 라인 영역들(104)을 따라 수행된다. 싱귤레이션 프로세스는 다이싱 프로세스, 쏘잉(sawing) 프로세스, 레이저 프로세스 등, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 도 4에서 전술한 바와 같이, 프로빙되고 KGD(Known Good Die)인 것으로 밝혀진 싱귤레이팅된 디바이스 구조물들(100)이 다이 구조물들(300)을 형성하기 위해 후속 프로세스 단계들에서 사용된다(도 15 참조).
도 10 내지 도 17은 몇몇 실시예들에 따른, 디바이스 구조물(100)을 포함하는 다이 구조물(300)(도 17 참조)의 형성에서의 중간 단계들의 단면도들을 예시한다. 도 10에서, 몇몇 실시예들에 따라, 디바이스 구조물(100)이 캐리어(202)에 본딩된다. 캐리어(202)는 실리콘 기판(예를 들어, 실리콘 웨이퍼), 유리 기판, 유기 기판(예를 들어, 패널) 등일 수 있다. 몇몇 실시예들에서, 산화물 층들 또는 에칭 스탑 층들과 같은 하나 이상의 층이 캐리어(202) 상에 형성될 수 있으며, 이는 층들(204)로서 도 10 내지 도 13에 도시된다. 몇몇 실시예들에서, 유전체 층(208)이 캐리어(202) 상에 형성되고, 옵션적인 정렬 피처들(210)이 유전체 층(208) 내에 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(208)은 실리콘 산화물, PSG, BSG, BPSG, FSG, 실리콘 질화물 등, 또는 이들의 조합으로 형성될 수 있다. 유전체 층(208)은 CVD, PECVD, PVD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(208)은 후속하여 형성되는 본드 층(212)보다 더 부드러운 재료로 형성되고, 응력을 흡수하기 위한 버퍼 층으로서 작용할 수 있다. 몇몇 실시예들에 따르면, 정렬 피처들(210)은 유전체 층(208)에 형성된 금속 피처들이다. 정렬 피처들(210)은 디바이스 구조물(100)의 본딩 및 (예를 들어, 픽-앤-플레이스(pick-and-place) 프로세스를 사용하여) 후속 배치를 정렬하기 위한 정렬 마크들로서 사용될 수 있다. 정렬 피처들(210)은 예를 들어 다마신 프로세스 또는 다른 적합한 프로세스를 사용하여 형성될 수 있다.
본드 층(212)은 그 후 유전체 층(208) 위에 형성될 수 있다. 본드 층(212)은 실리콘 산화물 등과 같은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다., 본드 층(212)은 CVD, PECVD, PVD, ALD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 본드 층(212)은 본드 층(126)과 동일한 재료 또는 본드 층(126)과 상이한 재료를 포함할 수 있다. 캐리어(202), 유전체 층(208), 및 본드 층(212)의 조합은 본 명세서에서 제1 캐리어 구조물(250)로 지칭된다.
여전히 도 10을 참조하면, 디바이스 구조물(100)은 예를 들어, 픽-앤-플레이스 프로세스를 사용하여 제1 캐리어 구조물(250) 상에 배치된다. 정렬 피처들(210)은 디바이스 구조물(100)을 정렬하기 위해 배치 동안에 사용될 수 있다. 디바이스 구조물(100)은 본드 층(126)과 본드 층(212)이 접촉하도록 배치된다. 플라즈마 세정 프로세스 또는 습식 화학 세정 프로세스는 표면들을 활성화하기 위해 배치 이전에 본드 층(126) 또는 본드 층(212)에 대해 수행될 수 있다. 배치 후, 디바이스 구조물(100)의 본드 층(126)은 예를 들어 본드 층(126)과 본드 층(212) 사이에 Si-O-Si 결합들을 형성할 수 있는 직접 본딩(예를 들어, "융합 본딩” 또는 "유전체-유전체 본딩")을 사용하여 본드 층(212)에 본딩된다. 몇몇 실시예들에서, 본드 층(126) 및 본드 층(212)은 본딩 프로세스를 용이하게 하기 위해 서로에 대해 가압될 수 있다. 본딩 프로세스는 실온에서(예를 들어, 약 21 ℃ 내지 약 25 ℃의 온도에서) 수행될 수 있지만, 더 높은 온도들이 사용될 수 있다. 몇몇 실시예들에서, 본딩 후에 어닐링이 수행되며, 이는 본드 층(126)과 본드 층(212) 사이의 결합을 강화시킬 수 있다.
도 11을 참조하면, 몇몇 실시예들에 따라, 유전체 영역들(214)(또는 "갭-충진 유전체” 영역들로 알려짐)이 디바이스 구조물(100)을 둘러싸도록 형성된다. 몇몇 실시예들에서, 유전체 영역들(214)은 실리콘 산화물, PSG, BSG, BPSG, FSG, 실리콘 질화물 등, 또는 이들의 조합의 하나 이상의 층으로 형성될 수 있다. 유전체 영역들(214)의 유전체 재료는 CVD, PECVD, PVD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 유전체 재료는 유동성 유전체 재료(예를 들어, 유동성 산화물)를 분배한 다음 유동성 유전체 재료를 경화시킴으로써 형성될 수 있다. 유동성 유전체 재료는 라미네이션 프로세스, 스핀-코팅 프로세스 등을 사용하여 분배될 수 있다. 유전체 재료를 형성한 후, 디바이스 구조물(100)의 기판(102) 위로부터 과도한 유전체 재료를 제거하기 위하여 평탄화 프로세스(예를 들어, CMP 또는 연삭 프로세스)가 수행되어 유전체 영역들(214)을 형성할 수 있다. 평탄화 프로세스를 수행한 후, 유전체 영역(214) 및 기판(102)은 평평한(예를 들어, 동일 평면 상의) 표면들을 가질 수 있다. 몇몇 실시예들에서, 평탄화 프로세스는 또한 기판(102)을 씨닝한다.
도 12를 참조하면, 유전체 층(220)이 유전체 영역들(214) 및 기판(102) 상에 형성된다. 몇몇 실시예들에서, 옵션적인 정렬 피처들(222)은 유전체 층(220) 내에 형성된다. 몇몇 실시예들에서, 유전체 층(220)은 실리콘 산화물, PSG, BSG, BPSG, FSG, 실리콘 질화물 등, 또는 이들의 조합으로 형성될 수 있다. 유전체 층(220)은 CVD, PECVD, PVD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(220)은 후속하여 형성되는 본드 층(224)보다 더 부드러운 재료로 형성되고, 응력을 흡수하기 위한 버퍼 층으로서 작용할 수 있다. 몇몇 실시예들에 따르면, 정렬 피처들(222)은 유전체 층(220)에 형성된 금속 피처들이다. 정렬 피처들(222)은 예를 들어 다마신 프로세스 또는 다른 적합한 프로세스를 사용하여 형성될 수 있다.
본드 층(224)은 그 후 유전체 층(220) 위에 형성될 수 있다. 본드 층(224)은 실리콘 산화물 등과 같은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다., 본드 층(224)은 본드 층(126)에 대해 상기 설명된 바와 유사한 재료들로 또는 유사한 기법들을 사용하여 형성될 수 있다.
도 13을 참조하면, 몇몇 실시예들에 따라, 구조물은 뒤집혀서 제2 캐리어 구조물(350)에 본딩되고, 그 후 제1 캐리어 구조물(250)은 제거된다. 제2 캐리어 구조물(350)은 예를 들어 캐리어(302) 위에 형성된 본딩 층(306)을 포함할 수 있다. 캐리어(302)는 실리콘 기판(예를 들어, 실리콘 웨이퍼), 유리 기판, 유기 기판(예를 들어, 패널) 등일 수 있다. 본드 층(306)은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, SiOC, SiOCH, SiCH 등, 또는 이들의 조합과 같은 실리콘 함유 재료를 포함할 수 있다. 본드 층(306)은 CVD, PECVD, PVD, ALD 등, 또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 본드 층(306)은 본드 층(224)과 동일한 재료 또는 본드 층(224)과 상이한 재료를 포함할 수 있다.
여전히 도 13을 참조하면, 몇몇 실시예들에 따라, 구조물은 뒤집히고, 본드 층(224)은 제2 캐리어 구조물(350)의 본드 층(306) 상에 배치된다. 플라즈마 세정 프로세스 또는 습식 화학 세정 프로세스는 표면들을 활성화하기 위해 배치 이전에 본드 층(224) 또는 본드 층(306)에 대해 수행될 수 있다. 배치 후, 본드 층(224)은 예를 들어 본드 층(224)과 본드 층(306) 사이에 Si-O-Si 결합들을 형성할 수 있는 직접 본딩(예를 들어, "융합 본딩” 또는 "유전체-유전체 본딩")을 사용하여 본드 층(306)에 본딩된다. 몇몇 실시예들에서, 본드 층(224) 및 본드 층(306)은 본딩 프로세스를 용이하게 하기 위해 서로에 대해 가압될 수 있다. 본딩 프로세스는 실온에서(예를 들어, 약 21 ℃ 내지 약 25 ℃의 온도에서) 수행될 수 있지만, 더 높은 온도들이 사용될 수 있다. 몇몇 실시예들에서, 본딩 후에 어닐링이 수행되며, 이는 본드 층(224)과 본드 층(306) 사이의 결합을 강화시킬 수 있다.
도 14에서, 몇몇 실시예들에 따라, 제1 캐리어 구조물(250)이 본드 층(126)에 본딩된다. 몇몇 실시예들에서, 평탄화 프로세스(예를 들어, CMP 또는 연삭 프로세스)는 캐리어(202), 유전체 층(208), 본드 층(212), 및 본드 층(126)을 제거하기 위해 수행될 수 있다. 도 14에 도시된 바와 같이, 평탄화 프로세스는 BPV들(128) 및 유전체 층(122)을 노출시킬 수 있다. 유전체 영역들(214)의 부분들은 또한 평탄화 프로세스에 의해 제거되어, 나머지 유전체 영역들(214)의 표면들이 유전체 층(122) 및 BPV들(128)과 수평을 이루게 된다. 몇몇 실시예들에서, 하나 이상의 에칭 프로세스(예를 들어, 건식 에칭 프로세스들 또는 습식 에칭 프로세스들)는 평탄화 프로세스를 수행하기 전에 제1 캐리어 구조물(250)의 부분들을 제거하기 위해 사용될 수 있다. 몇몇 실시예들에서, 에칭 프로세스는 본드 층(212), 유전체 층(208), 또는 캐리어(202) 내의 에칭 스탑 층(존재하는 경우)과 같은 층에 의해 정지될 수 있다.
도 15를 참조하면, 본딩 층(312)이 유전체 영역들(214), 유전체 층(122), 및 BPV들(128) 위에 형성된다. 본딩 층(312)은 실리콘 산화물 등과 같은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다., 본딩 층(312)은 본드 층(126) 또는 본드 층(224)에 대해 상기 설명된 바와 유사한 재료들로 또는 유사한 기법들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 본딩 층(312)은 약 0.2 ㎛ 내지 약 1 ㎛의 두께를 갖도록 형성된다. 본딩 층(312)의 두께는 후속하여 형성된 본드 패드들(316)의 두께를 결정할 수 있다(도 17 참조).
도 16에서, 몇몇 실시예들에 따라 개구들(314)이 본딩 층(312)에 형성된다. 개구들(314)은 BPV들(128)을 노출시켜, 후속하여 형성된 본드 패드들(316)이 BPV들(128)을 통해 상호연결 구조물(108)에 전기적으로 연결되도록 한다. 개구들(314)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래피 프로세스는 본딩 층(312) 위에 포토레지스트(미도시)를 형성하는 단계, 개구들(314)에 대응하는 개구들로 포토레지스트를 패터닝하는 단계, 본딩 층(312)을 통해 개구들(314)을 연장시켜 BPV들(128)을 노출시키는 단계, 및 그 후 포토레지스트를 제거하는 단계를 포함할 수 있다.
도 17을 참조하면, 몇몇 실시예들에 따라, 본드 패드들(316)이 개구들(314)에 형성되어, 다이 구조물(300)을 형성한다. 몇몇 실시예들에서, 본드 패드들(316)의 형성은 먼저 개구들(314) 내에 제2 배리어 층(315)을 형성하는 단계를 포함한다. 제2 배리어 층(315)은 예를 들어, 라이너, 확산 배리어 층, 접착 층 등일 수 있다. 제2 배리어 층(315)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등, 또는 이들의 조합들을 포함하는 하나 이상의 층을 포함할 수 있다. 제2 배리어 층(315)은 본딩 층(312) 위에 그리고 개구들(314) 내에 블랭킷 층으로서 성막될 수 있다. 제2 배리어 층(315)은 CVD, PECVD, PVD 등, 또는 이들의 조합들과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 제2 배리어 층(315)은 제1 배리어 층(127)과 유사한 재료(들)로 형성될 수 있다. 도 17에 도시된 바와 같이, BPV들(128)은 본드 패드들(316)의 형성 이전에 별도의 프로세스 단계에서 형성되기 때문에, 각각의 제2 배리어 층(315)은 BPV들(218)의 상단 위로 연장되며, 이는 제1 배리어 층(127)의 상부면 위로 연장되는 것을 포함할 수 있다. 이러한 방식으로, BPV들(128)의 제1 배리어 층(127) 및 본드 패드들(316)의 제2 배리어 층(315)은, BPV들(128) 및 본드 패드들(316)이 단일 단계로 형성된 단일의 연속 배리어 층을 공유하기 보다는 별도로 형성된다.
본드 패드들(316)의 형성은 제2 배리어 층(315) 위에 도전성 재료를 성막하는 단계를 포함할 수 있다. 도전성 재료는 예를 들어, 구리 또는 구리 합금을 포함할 수 있다. 도전성 재료는 티타늄, 은, 금, 텅스텐, 알루미늄, 니켈, 코발트 등, 또는 이들의 조합들과 같은 다른 재료들을 포함할 수 있다. 본드 패드들(316)의 도전성 재료는 CVD, PECVD, PVD 등, 또는 이들의 조합들과 같은 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 본드 패드들(316)의 도전성 재료는 구리, 구리 합금, 티타늄 등을 포함할 수 있는 제2 배리어 층(315) 위에 시드 층(미도시)을 성막하는 단계, 및 그 후 예를 들어, 도금 프로세스, 무전해 도금 프로세스 등을 사용하여 개구들(314)의 나머지를 충진하는 단계에 의해 형성된다. 몇몇 실시예들에서, 본드 패드들(316)은 BPV들(128)과 유사한 재료(들)로 형성될 수 있다.
도전성 재료를 형성한 후, 본딩 층(312)의 표면으로부터 과잉 재료를 제거하기 위하여 연삭 프로세스, 화학-기계적 연마(CMP) 프로세스 등과 같은 평탄화 프로세스가 수행될 수 있다. 나머지 제2 배리어 층(315) 및 도전성 재료는 따라서 본드 패드들(316)을 형성한다. 이러한 방식으로, 본드 패드들(316)은 단일 다마신 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 일부 "더미” 본드 패드들(316)(미도시)은 BPV들(128) 및/또는 금속 패드들(112)에 대한 전기적 연결 없이 형성될 수 있다. 몇몇 경우에, 더미 본드 패드들(316)은 과잉 재료를 제거하는 평탄화 단계 후에 고르지 않은 로딩을 감소시키고 표면 평탄성을 개선할 수 있다.
몇몇 실시예들에서, 본드 패드들(316)은 약 0.2 ㎛ 내지 약 5 ㎛의 폭(W4)을 가질 수 있지만, 다른 폭도 가능하다. 몇몇 실시예들에서, 본드 패드들(316)의 폭(W4)은 연관된 BPV(128)의 폭(W3)의 약 120% 내지 약 200 %일 수 있다(도 7 참조). 몇몇 실시예들에서, 본드 패드들(316)은 본드 패드(316)의 측벽과 그와 연관된 BPV(128)의 인접한 측벽 사이의 측방향 거리(D4)가 약 0.5 ㎛ 내지 약 2 ㎛이도록 형성될 수 있지만, 다른 거리들도 가능하다. 몇몇 실시예들에서, 인접한 본드 패드들(316) 사이의 측방향 분리는 약 2 ㎛ 내지 약 7 ㎛의 거리(D5)일 수 있다. 몇몇 경우에, 본 명세서에 설명된 바와 같이 본드 패드들(316)과 별도로 BPV들(128)을 형성함으로써, 본드 패드들(316)은 더 작은 분리 거리(D5)를 갖도록 형성될 수 있다. 몇몇 경우에, 본드 패드들(316)과는 별개의 프로세스 단계에서 BPV들(128)을 형성함으로써, 도전성 패드들(118), 금속 패드들(112), BPV들(128), 및/또는 본드 패드들(316)과 같은 피처들 사이의 측방향 분리(예를 들어, 피치) 및 이러한 피처들의 사이즈들은 전기적 단락이나 기타 프로세스 결함들의 위험을 증가시키지 않고 감소될 수 있다.
도 18a 내지 도 18b를 참조하면, 몇몇 실시예들에 따라, 함께 본딩되는 제1 다이 구조물(300) 및 제2 다이 구조물(400)을 포함하는 패키지(500)가 도시된다. 도 18b는 도 18a에 도시된 것과 유사한 패키지(500)를 도시하지만, 예시를 위해 도 18b의 일부 피처들은 도 18a에서보다 더 큰 정렬 오프셋으로 도시된다. 패키지(500)의 제1 다이 구조물(300)은 도 17에 대해 설명된 다이 구조물(300)과 유사할 수 있다. 몇몇 실시예들에서, 제2 다이 구조물(400)은 유전체 영역들(402)(또는 "갭-충진 유전체” 영역들로 알려짐), 디바이스 구조물(440), 본딩 층(412), 및 하나 이상의 본드 패드(410)를 포함한다. 도 18a 내지 도 18b에 도시된 제2 다이 구조물(400)은 일례이고, 제2 다이 구조물(400) 또는 그 컴포넌트(예를 들어, 디바이스 구조물(440))는 본 개시물의 범위를 벗어나지 않고 도시된 것과 다른 구조물들 또는 다른 타입의 구조물들일 수 있다.
디바이스 구조물(440)은 이전에 설명된 디바이스 구조물(100)과 유사할 수 있다. 예를 들어, 디바이스 구조물(440)은 그 위에 형성된 집적 회로 디바이스들을 포함할 수 있는 기판(102)과 유사한 기판(442)을 포함할 수 있다. 몇몇 실시예들에서, 기판 관통 비아(TSV)들(446)은 기판(442)을 통해 연장될 수 있다. TSV들(446)은 예를 들어 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 기판(442)을 통해 연장되는 개구들을 형성함으로써 형성될 수 있다. 개구는 그 후 도금 프로세스와 같은 적합한 프로세스를 사용하여 형성될 수 있는, 구리 등과 같은 도전성 재료로 채워질 수 있다. 몇몇 실시예들에서, 디바이스 구조물(440)은 디바이스 구조물(100)의 금속 패드들(112) 또는 도전성 패드들(118)과 각각 유사할 수 있는 금속 패드들(444) 또는 도전성 패드들(450)을 포함한다.
유전체 영역들(402)은 실리콘 산화물 등으로 형성되는 것과 같이 이전에 설명된 유전체 영역들(214)과 유사할 수 있다. 본딩 층(412)은 실리콘 산화물 등과 같은 하나 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다., 본딩 층(412)은 본드 층(126), 본드 층(224), 또는 본딩 층(312)에 대해 상기 설명된 바와 유사한 재료들로 또는 유사한 기법들을 사용하여 형성될 수 있다. 본드 패드들(410)은 구리, 구리 합금 등과 같은 도전성 재료로 형성될 수 있다. 본드 패드들(410)은 또한, 배리어 층(미도시)을 포함할 수 있다. 본드 패드들(410)은 몇몇 실시예들에서, 본드 패드들(316)에 대해 상기 설명된 바와 유사한 재료(들)로 또는 유사한 기법들을 사용하여 형성될 수 있다.
몇몇 실시예들에서, 본드 패드들(410)은 약 1 ㎛ 내지 약 5 ㎛의 폭(W5)을 가질 수 있지만, 다른 폭도 가능하다. 몇몇 실시예들에서, 본드 패드들(410)의 폭(W5)은 그것의 연관된 본드 패드(316)의 폭(W4)의 약 95% 내지 약 150 %일 수 있다. 이러한 방식으로, 본드 패드들(410)의 폭(W5)은 본드 패드들(316)의 폭(W4)보다 클 수 있다. 본드 패드들(410)을 본드 패드들(316)에 본딩한 후, 본드 패드들(410)은 도 18에 도시된 바와 같이, 본드 패드들(316) 너머로 측방향으로 연장될 수 있다. 도 18a는 본드 패드들(316)의 대략 중앙에 있는 본드 패드들(410)을 도시하지만, 다른 경우에는 본드 패드(410)와 본드 패드(316) 사이에 약간의 측방향 오정렬이 존재할 수 있다. 오정렬은 예를 들어, 제1 다이 구조물(300) 상에 제2 다이 구조물(400)을 배치하는 동안 픽-앤-플레이스 오버레이 시프트로 인한 것일 수 있다. 예를 들어, 도 18b에서, 본드 패드(410)는 거리(S1)만큼 본드 패드(316)에 오정렬된 것으로 도시된다. 거리(S1)는 본드 패드(410)의 중앙(예를 들어, 폭(W5)의 절반에)과 본드 패드(316)의 중앙(예를 들어, 폭(W4)의 절반에) 사이의 측방향 오프셋에 대응한다. 몇몇 경우에, 본드 패드들(316)보다 넓은 본드 패드들(410)을 형성하는 것은 제1 다이 구조물(300)과 제2 다이 구조물(400) 사이에 임의의 오정렬이 존재하는 경우, 본드 패드들(316)의 상부면 전체가 본드 패드들(410)에 본딩될 가능성을 증가시킬 수 있다. 몇몇 경우에, 본드 패드(316)의 전체 표면이 본딩된 상태로 유지되는 최대 오정렬 거리(예를 들어, S1)는 본드 패드(410)의 폭(W5)과 본드 패드(316)의 폭(W4) 간의 차이에 의해 주어진다. 본드 패드들(316)의 전체 상부면을 본딩하는 것은 본드 패드들(316)과 본드 패드들(410) 사이의 접촉 저항을 감소시킬 수 있고, 따라서 패키지(500)의 전기적 성능을 향상시킬 수 있다. 이러한 방식으로, 본드 패드들(316)의 폭보다 더 큰 폭을 갖는 본드 패드들(410)을 형성함으로써 오정렬로 인한 바람직하지 않은 효과들이 감소될 수 있다.
다른 오정렬들도 가능하다. 예를 들어, 도 18a는 BPV들(128)의 대략 중앙에 있는 본드 패드들(316)을 도시하지만, 다른 경우에는 본드 패드(316)와 BPV(128) 사이에 약간의 측방향 오정렬이 존재할 수 있다. 예를 들어, 도 18b에서, 본드 패드(316)는 거리(S2)만큼 BPV(128)에 오정렬된 것으로 도시된다. 거리(S2)는 본드 패드(316)의 중앙(예를 들어, 폭(W4)의 절반에)과 BPV(128)의 중앙(예를 들어, 폭(W3)의 절반에) 사이의 측방향 오프셋에 대응한다. 몇몇 경우에, BPV들(128)보다 넓은 본드 패드들(316)을 형성하는 것은 본드 패드들(316)과 BPV들(128) 사이에 임의의 오정렬이 존재하는 경우, BPV들(128)의 상부면 전체가 위에 놓인 본드 패드들(316)에 의해 커버될 가능성을 증가시킬 수 있다. 몇몇 경우에, BPV(128)의 전체 상부면이 위에 놓인 본드 패드(316)에 의해 커버된 상태로 유지되는 최대 오정렬 거리(예를 들어, S2)는 본드 패드(316)의 폭(W4)과 BPV(128)의 폭(W3) 간의 차이에 의해 주어진다. BPV들(128)의 전체 상부면을 커버하는 것은 본드 패드들(316)과 BPV들(128) 사이의 접촉 저항을 감소시킬 수 있고, 따라서 패키지(500)의 전기적 성능을 향상시킬 수 있다. 이러한 방식으로, BPV들(128)의 폭보다 더 큰 폭을 갖는 본드 패드들(316)을 형성함으로써 오정렬로 인한 바람직하지 않은 효과들이 감소될 수 있다.
제2 다이 구조물(400)은 또한 유전체 층들(460 및 462) 및 금속화 패턴들(454 및 456)을 포함하는 재배선 구조물(452)를 포함할 수 있다. 재배선 구조물(452)은 기능 회로를 형성하기 위해 디바이스 구조물(440) 및 임의의 관통 비아들(408)(하기에 설명된)과 같은 다양한 피처들을 연결하도록 설계될 수 있다. 금속화 패턴들은 또한 재배선 층들 또는 재배선 라인들로도 지칭될 수 있다. 도시된 것보다 더 많거나 더 적은 유전체 층들 및 금속화 패턴들이 재배선 구조물(452)에 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스는 생략될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스들은 반복될 수 있다.
재배선 구조물(452)을 형성하는 일례로서, 금속화 패턴(454)이 먼저 형성될 수 있다. 금속화 패턴(454)을 형성하기 위해, 시드 층이 디바이스 구조물(400) 및 유전체 영역들(402) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(454)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 그 후 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료 및 시드 층의 아래 놓인 부분들의 조합은 금속화 패턴(454)을 형성한다. 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분들은 제거된다.
유전체 층(460)은 그 후 금속화 패턴(454), 디바이스(440), 및 유전체 영역들(402) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(460)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(460)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 그 후 유전체 층(460)은 패터닝된다. 패터닝은 금속화 패턴(454)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(124)이 감광성 재료일 때 유전체 층(460)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(460)이 감광성 재료인 경우, 유전체 층(460)은 노출 후에 현상될 수 있다.
금속화 패턴(456)은 그 후 패터닝된 유전체 층(460) 상에 형성되고, 유전체 층(460)의 개구들 내로 연장되어, 금속화 패턴(454)과 접촉한다. 금속화 패턴(456)은 금속화 패턴(454)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(454)과 유사한 재료로 형성될 수 있다. 유전체 층(462)은 금속화 패턴(456) 및 유전체 층(460) 상에 형성될 수 있다. 유전체 층(462)은 유전체 층(460)과 유사한 방식으로 형성될 수 있고, 유전체 층(460)과 유사한 재료로 형성될 수 있다. 재배선 구조물(452)은 이 예에서 설명된 것과 다른 재료들 또는 기법들을 사용하여 형성될 수 있다.
몇몇 실시예들에서, 제2 다이 구조물(400)은 재배선 구조물(452) 또는 제2 다이 구조물(400)의 양측 상의 다른 피처들을 연결하기 위해 제2 다이 구조물(400)을 통해 부분적으로 또는 완전히 연장되는 하나 이상의 관통 비아(408)를 포함한다. 몇몇 실시예들에서, 제2 다이 구조물(400)은 0 개, 1 개, 2 개 또는 2 개 초과의 관통 비아(408)를 포함할 수 있다. 몇몇 실시예들에 따라, 도 18에 도시된 제2 다이 구조물(400)은 또한 재배선 구조물(452) 상에 형성된 언더범프 금속화(UBM)(418) 및 외부 커넥터들(420)을 포함한다. UBM들(418)은 제2 다이 구조물(400) 내의 도전성 피처들에 전기적 연결을 제공하고, 외부 커넥터들(420)(예를 들어, 솔더 볼들, 범프들 등)은 UBM들(418) 상에 형성된다. 몇몇 실시예들에서, UBM들(418)은 외부 커넥터들(420)을 형성하기 전에 형성되지 않으며, 몇몇 실시예들에서, 외부 커넥터들(420)은 제2 다이 구조물(400) 상에 형성되지 않는다.
도시된 제2 다이 구조물(400)은 예시적인 일례이며, 모든 적합한 다이들, 칩들, 디바이스들 등이 본 개시물의 범위 내에서 고려된다는 것이 이해될 것이다. 몇몇 실시예들에서, 제2 다이 구조물(400)은 제1 다이 구조물(300)과 유사한 방식으로 형성될 수 있다. 예를 들어, 제2 다이 구조물(400)은 제1 프로세스 단계에서 형성된 BPV들(개별적으로 라벨링붙여지지 않음)을 포함할 수 있고, 본드 패드들(410)은 도 7 및 도 17에 대해 위에서 설명된 것과 유사하게 별도의 프로세스 단계에서 BPV들 위에 형성될 수 있다.
몇몇 실시예들에서, 제2 다이 구조물(400)은 예를 들어 직접 본딩 또는 하이브리드 본딩을 사용하여 패키지(500)를 형성하기 위해 제1 다이 구조물(300)에 본딩된다. 본딩을 수행하기 전에, 표면들을 활성화시키기 위하여 제2 다이 구조물(400) 또는 제1 다이 구조물(300)에 표면 처리가 수행될 수 있다. 몇몇 실시예들에서, 표면 처리는 플라즈마 처리를 포함한다. 플라즈마 처리는 진공 환경(예를 들어, 미도시된 진공 챔버)에서 수행될 수 있다. 플라즈마 생성에 사용되는 프로세스 가스는 수소 함유 가스일 수 있으며, 이는 수소(H2) 및 아르곤(Ar)을 포함하는 제1 가스, H2 및 질소(N2)를 포함하는 제2 가스, 또는 H2 및 헬륨(He)을 포함하는 제3 가스를 포함한다. 플라즈마 처리는 또한 본드 패드들(316/410) 및 본딩 층(312/412)의 표면들을 처리하는 프로세스 가스로서 순수한 또는 실질적으로 순수한 H2, Ar 또는 N2를 사용하여 수행될 수 있다. 제2 다이 구조물(400) 또는 제1 다이 구조물(300)은 동일한 표면 처리 프로세스로 또는 상이한 표면 처리 프로세스들로 처리되거나, 또는 처리되지 않을 수도 있다. 몇몇 실시예들에서, 제2 다이 구조물(400) 또는 제1 다이 구조물(300)은 표면 처리 후에 세정될 수 있다. 세정은 예를 들어, 화학적 세정 및 탈이온수 세정/세척의 수행을 포함할 수 있다.
다음으로, 제2 다이 구조물(400) 및 제1 다이 구조물(300)에 대해 사전-본딩 프로세스가 수행될 수 있다. 제2 다이 구조물(400)은 예를 들어, 픽-앤-플레이스 프로세스를 사용하여 제1 다이 구조물(300) 상에 배치된다. 정렬 피처들(222)은 제2 다이 구조물(400)을 정렬하기 위해 배치 동안에 사용될 수 있다. 제2 다이 구조물(400) 및 제1 다이 구조물(300)은 제2 다이 구조물(400)의 본딩 패드들(410) 및/또는 관통 비아들(408)이 제1 다이 구조물(300)의 본딩 패드들(316)에 정렬되도록 정렬된다. 정렬 후에, 제2 다이 구조물(400) 또는 제1 다이 구조물(300)은 서로에 대고 가압될 수 있다. 가압력은 몇몇 실시예들에서 다이 당 약 5 뉴턴 미만일 수 있지만, 더 크거나 더 작은 힘이 또한 사용될 수 있다. 사전-본딩 프로세스는 실온에서(예를 들어, 약 21 ℃ 내지 약 25 ℃의 온도에서) 수행될 수 있지만, 더 높은 온도들이 사용될 수 있다. 몇몇 실시예들에서, 사전-본딩 시간은 약 1 분보다 짧을 수 있다.
사전-본딩 후, 제2 다이 구조물(400)의 본딩 층(412)과 제1 다이 구조물(300)의 본딩 층(312)이 서로에 본딩되어 패키지(500)를 형성한다. 본딩 층들(312/412) 사이의 본딩은 후속 어닐링 단계에서 강화될 수 있다. 패키지(500)는 예를 들어 약 300 °C 내지 약 400 °C의 온도에서 그리고 약 1 시간 내지 약 2 시간의 기간 동안 어닐링될 수 있다. 어닐링 동안, 본드 패드들(316 및 410)의 금속들은 확산되어, 금속-금속 본드들이 또한 형성될 수 있다. 본드 패드들(316)과 대응 관통 비아들(408) 사이의 본드들은 유사하게 형성될 수 있다. 따라서, 제1 다이 구조물(300)과 제2 다이 구조물(400) 사이의 결과적인 본드들은 하이브리드 본드들일 수 있다. 몇몇 실시예들에서, 어닐링 후에, 본드 패드들(316)과 대응 본드 패드들(410) 또는 관통 비아들(408) 사이에 재료 계면이 존재하지 않는다. 몇몇 실시예들에서, 본딩 후 패키지(500)에 싱귤레이션 프로세스가 수행될 수 있다.
도 18a는 본드 패드들(316)의 대략 중앙에 있는 관통 비아(408)를 도시하지만, 다른 경우에는 관통 비아(408)와 본드 패드(316) 사이에 약간의 측방향 오정렬이 존재할 수 있다. 예를 들어, 도 18b에서, 관통 비아(408)는 거리(S3)만큼 본드 패드(316)에 오정렬된 것으로 도시된다. 거리(S3)는 관통 비아(408)의 중앙과 본드 패드(316)의 중앙(예를 들어, 폭(W4)의 절반에) 사이의 측방향 오프셋에 대응한다. 몇몇 경우에, 관통 비아들(408)보다 넓은 본드 패드들(316)을 형성하는 것은 본드 패드들(316)과 관통 비아들(408) 사이에 임의의 오정렬이 존재하는 경우, 관통 비아들(408)의 표면들 전체가 대응 본드 패드들(316)에 본딩될 가능성을 증가시킬 수 있다. 몇몇 경우에, 관통 비아(408)의 전체 표면이 대응 본드 패드(316)에 본딩된 상태로 유지되는 최대 오정렬 거리(예를 들어, S3)는 본드 패드(316)의 폭(W4)과 관통 비아(408)의 폭 간의 차이에 의해 주어진다.
도 19a, 도 19b, 도 20a, 도 20b 및 도 21은 몇몇 실시예들에 따라 제2 다이 구조물(400)에 본딩된 제1 다이 구조물(300)을 각각 포함하는 패키지들(510, 520 및 530)을 예시한다. 패키지들(510, 520 및 530) 각각에 대해, 제1 다이 구조물(300) 및 제2 다이 구조물(400)은 도 18a 내지 도 18b에 대해 설명된 바와 같이 제1 다이 구조물(300) 및 제2 다이 구조물(400)과 유사할 수 있고, 제1 다이 및 제2 다이는 도 18a 내지 도 18b에 대해 설명된 것과 유사한 방식으로 본딩될 수 있다. 패키지 형성의 이러한 모든 변형들은 본 개시물의 범위 내에서 고려된다.
먼저 도 19a을 참조하면, 패키지(510)는 제2 다이 구조물(400)의 본드 패드들(410)이 제1 다이 구조물(300)의 본드 패드들(316)의 폭(W4)(도 17 참조)보다 작은 폭(W6)을 갖는 것을 제외하고는, 도 18a에 도시된 패키지(500)와 유사하다. 도 19b는 도 19a에 도시된 것과 유사한 패키지(510)를 도시하지만, 예시를 위해 도 19b의 일부 피처들은 도 19a에서보다 더 큰 정렬 오프셋으로 도시된다. 몇몇 실시예들에서, 본드 패드들(410)은 약 1.5 ㎛ 내지 약 5 ㎛의 폭(W6)을 가질 수 있지만, 다른 폭도 가능하다. 몇몇 실시예들에서, 본드 패드들(410)의 폭(W6)은 그것의 연관된 본드 패드(316)의 폭(W4)의 약 40% 내지 약 90 %일 수 있다. 이러한 방식으로, 본드 패드들(410)의 폭(W6)은 본드 패드들(316)의 폭(W4)보다 작을 수 있다. 본드 패드들(410)을 본드 패드들(316)에 본딩한 후, 본드 패드들(316)은 도 19a에 도시된 바와 같이, 본드 패드들(410) 너머로 측방향으로 연장될 수 있다.
도 19a는 본드 패드(316)의 대략 중앙에 있는 본드 패드(410)를 도시하지만, 다른 경우에는 본드 패드(410)와 본드 패드(316) 사이에 약간의 측방향 오정렬이 존재할 수 있다. 예를 들어, 도 19b에서, 본드 패드(410)는 거리(S4)만큼 본드 패드(316)에 오정렬된 것으로 도시된다. 거리(S4)는 본드 패드(410)의 중앙(예를 들어, 폭(W6)의 절반에)과 본드 패드(316)의 중앙(예를 들어, 폭(W4)의 절반에) 사이의 측방향 오프셋에 대응한다. 몇몇 경우에, 본드 패드들(316)보다 작은 폭을 갖는 본드 패드들(410)을 형성하는 것은 제1 다이 구조물(300)과 제2 다이 구조물(400) 사이에 임의의 오정렬이 존재하는 경우, 본드 패드들(410)의 상부면 전체가 본드 패드들(316)에 본딩될 가능성을 증가시킬 수 있다. 몇몇 경우에, 본드 패드(410)의 전체 표면이 본딩된 상태로 유지되는 최대 오정렬 거리(예를 들어, S4)는 본드 패드(410)의 폭(W6)과 본드 패드(316)의 폭(W4) 간의 차이에 의해 주어진다. 본드 패드들(410)의 전체 본딩 표면들을 본딩하는 것은 본드 패드들(316)과 본드 패드들(410) 사이의 접촉 저항을 감소시킬 수 있고, 따라서 패키지(510)의 전기적 성능을 향상시킬 수 있다. 이러한 방식으로, 본드 패드들(316)의 폭보다 더 작은 폭을 갖는 본드 패드들(410)을 형성함으로써 오정렬로 인한 바람직하지 않은 효과들이 감소될 수 있다.
다음으로 도 20a, 도 20b 및 도 21을 참조하면, 패키지들(520 및 530)은 BPV들(128)이 도전성 패드들(118)과 접촉하고 도전성 패드들(118)을 통해 상호연결 구조물(108)에 전기적으로 연결된다는 점을 제외하면, 도 18a 및 도 18b에 도시된 패키지(500)와 유사하다. 도 20a 및 도 20b는 도 18a 및 도 18b에 도시된 패키지(500)와 유사하게, 제2 다이 구조물(400)의 본드 패드들(410)이 제1 다이 구조물(300)의 본드 패드들(316)보다 큰 폭을 갖는 패키지(520)를 도시한다. 도 20b는 도 20a에 도시된 것과 유사한 패키지(520)를 도시하지만, 예시를 위해 도 20b의 일부 피처들은 도 20a보다 더 큰 정렬 오프셋을 갖도록 도시된다. 도 21은 제2 다이 구조물(400)의 본드 패드들(410)이 도 19에 도시된 패키지(510)와 유사하게 제1 다이 구조물(300)의 본드 패드들(316)보다 작은 폭을 갖는 패키지(530)를 도시한다. 도 18a, 도 18b, 도 19a, 도 19b 및 도 20a에 대해 설명된 것과 유사한 오정렬이 도 21에 대해 설명된 패키지(530)에 대해서 또한 존재할 수 있지만, 별도의 도면에는 도시되어 있지 않다.
BPV들(128)과 접촉하는 도전성 패드들(118)은 도 3 및 도 4에 대해 위에 도시된 도전성 패드(118)와 유사한 방식으로 형성될 수 있다. 예를 들어, 패시베이션 층(114)은 금속 패드들(112) 및 금속 패드들(112) 위에 형성된 도전성 패드들(118)을 노출시키도록 패터닝될 수 있다. BPV들(128)은 도 6 및 도 7에 도시된 BPV들(128)과 유사한 방식으로 형성될 수 있다. 예를 들어, 개구들(124)은 개구들이 금속 패드들(112) 대신에 도전성 패드들(118)을 노출시키는 것을 제외하고, 유전체 층(122)에 형성될 수 있다. 제1 배리어 층(127) 및 BPV들(128)의 도전성 재료는 그 후 도 7에 대해 설명된 바와 같이 개구들(124)에 형성될 수 있다. 도 20a, 도 20b, 및 도 21에 도시된 바와 같이, 일부 도전성 패드들(118)은 BPV(128)에 연결되지 않을 수 있다. 몇몇 실시예들에서, 인접한 도전성 패드들(118) 사이의 측방향 분리는 약 2 ㎛ 내지 약 100 ㎛의 거리(D6)일 수 있다.
몇몇 경우에, 본 명세서에 설명된 바와 같이 본드 패드들(316)과 별도로 BPV들(128)을 형성함으로써, 도전성 패드들(118)은 더 작은 사이즈 및/또는 분리 거리(D6)를 갖도록 형성될 수 있다. 몇몇 경우에, 도전성 패드들(118)와 접촉하기 위해 BPV들(128)을 형성함으로써, BPV들(128)은 더 작은 사이즈 및 더 작은 분리 거리를 갖도록 형성될 수 있다. 예를 들어, 도전성 패드들(118)과 접촉하기 위한 개구들(124)의 더 얕은 깊이는 더 정확한 포토리소그래피 패터닝을 허용할 수 있다. 몇몇 실시예들에서, BPV들(128)에 의해 접촉되도록 형성되는 도전성 패드들(118)은 BPV들(128)에 의해 접촉되지 않는 도전성 패드들(118)보다 더 작은 폭을 갖도록 형성될 수 있다. 예를 들어, 프로빙되지 않은 도전성 패드들(118)은 더 작은 폭을 갖도록 형성될 수 있다. 몇몇 실시예들에서, BPV들(128)에 의해 접촉되도록 형성된 도전성 패드들(118)은 다른 도전성 패드들(118)의 폭(W2)보다 약 1 % 내지 약 90 % 더 작은 폭(W2')을 가질 수 있다.
도 20a는 도전성 패드(118)의 대략 중앙에 있는 BPV(128)를 도시하지만, 다른 경우에는 BPV(128)와 도전성 패드(118) 사이에 약간의 측방향 오정렬이 존재할 수 있다. 예를 들어, 도 20b에서, BPV(128)는 거리(S5)만큼 도전성 패드(118)에 오정렬된 것으로 도시된다. 거리(S5)는 BPV(128)의 중앙(예를 들어, 폭(W3)의 절반에)과 도전성 패드(118)의 중앙(예를 들어, 폭(W2’)의 절반에) 사이의 측방향 오프셋에 대응한다. 몇몇 경우에, 본드 패드들(316)과 별개의 프로세스 단계에서 BPV들(128)을 형성함으로써, BPV들(128)이 더 작은 폭(예를 들어, W3)을 갖도록 형성되는 것을 허용한다. 더 작은 폭(예를 들어, 대응 도전성 패드들(118)보다 더 작은 폭)을 갖는 BPV들(128)을 형성하는 것은 임의의 오정렬이 존재하는 경우, BPV들(128)의 전체 표면이 도전성 패드들(118)에 본딩될 가능성을 증가시킬 수 있다. 몇몇 경우에, BPV(128)의 전체 표면이 본딩된 상태로 유지되는 최대 오정렬 거리(예를 들어, S5)는 BPV(128)의 폭(W3)과 대응 도전성 패드(118)의 폭(W2’) 간의 차이에 의해 주어진다. BPV들(128)의 전체 본딩 표면들을 본딩하는 것은 BPV들(128)과 도전성 패드들(118) 사이의 접촉 저항을 감소시킬 수 있고, 따라서 패키지(520)의 전기적 성능을 향상시킬 수 있다. 이러한 방식으로, 본딩된 패키지의 몇몇 도전성 피처들의 사이즈 또는 피치는 오정렬 또는 다른 프로세스 결함들로 인한 원치 않는 효과들의 위험성을 증가시키지 않고 감소될 수 있다.
도 22 내지 도 26은 몇몇 실시예들에 따른, 패키지(600)를 포함하는 패키지 구조물(1000)의 형성에서의 중간 단계들을 예시한다. 도 22는 패키지(600)에 본딩된 제1 다이 구조물(300) 및 제2 다이 구조물(400)을 예시한다. 제1 다이 구조물(300) 및 제2 다이 구조물(400)은 도 17 내지 도 21에 대해 이전에 설명된 제1 다이 구조물(300) 또는 제2 다이 구조물(400)과 유사할 수 있다. 패키지(600)는 외부 커넥터들(420)이 제2 다이 구조물(400) 상에 형성되지 않는다는 점을 제외하고는, 도 18a 내지 도 21에 대해 이전에 설명된 패키지들(500, 510, 520 또는 530)과 유사할 수 있다. 도 22에 도시된 바와 같이, 패키지(600)는 제2 다이 구조물(400) 상에 형성된 콘택 패드들(602)을 포함하며, 이는 패키지(600)에 대한 전기적 연결을 허용한다.
도 22는 또한 접착제 층(723) 및 접착제 층(723) 위의 폴리머 층(725)을 갖는 캐리어 기판(721)을 예시한다. 몇몇 실시예들에서, 캐리어 기판(721)은 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘계 재료들, 또는 알루미늄 산화물과 같은 다른 재료들, 이들 재료들의 임의의 조합들 등을 포함한다. 캐리어 기판(721)은 패키지(600)와 같은 디바이스들의 부착을 수용하기 위해 평면일 수 있다. 접착제 층(723)은 위에 놓인 구조물(예를 들어, 폴리머 층(725))의 접착을 돕기 위해 캐리어 기판(721) 상에 배치된다. 몇몇 실시예들에서, 접착제 층(723)은 광열 변환(LTHC, light to heat conversion) 재료 또는 자외선 광에 노출 될 때 자신의 접착 특성을 상실하는 자외선 접착제를 포함할 수 있다. 그러나, 감압 접착제들, 방사선 경화성 접착제들, 에폭시들, 이들의 조합들 등과 같은 다른 타입의 접착제들도 또한 사용될 수 있다. 접착제 층(723)은 반 액체 또는 겔 형태로 캐리어 기판(721) 상에 배치될 수 있으며, 이는 압력 하에서 쉽게 변형될 수 있다.
폴리머 층(725)은 접착제 층(723) 위에 배치되고, 패키지(600)에 보호를 제공하기 위해 이용된다. 몇몇 실시예들에서, 폴리머 층(725)은 폴리벤족사졸(PBO, polybenzoxazole)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 재료가 대안적으로 이용될 수 있다. 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있지만, 폴리머 층(725)은 예를 들어, 스핀-코팅 프로세스를 사용하여 약 2 ㎛ 내지 약 15 ㎛, 예컨대 약 5 ㎛의 두께로 배치될 수 있다.
몇몇 실시예들에서, 관통 유전체 비아(TDV, through-dielectric via)들(727)과 같은 관통-비아들이 폴리머 층(725) 위에 형성된다. 몇몇 실시예들에서, 먼저 시드 층(미도시)이 폴리머 층(725) 위에 형성된다. 시드 층은 후속 프로세싱 단계들 동안 더 두꺼운 층의 형성을 보조하는 도전성 재료의 얇은 층이다. 몇몇 실시예들에서, 시드 층(150)은 두께가 약 500 A인 티타늄의 층에 이어 두께가 약 3,000 A 인 구리의 층을 포함할 수 있다. 시드 층은 희망하는 재료들에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스들과 같은 프로세스들을 사용하여 생성될 수 있다. 시드 층이 형성되면, 포토레지스트(미도시)이 형성되고 시드 층 위에 패터닝될 수 있다. TDV들(727)은 그 후 패터닝된 포토레지스트 내에 형성된다. 몇몇 실시예들에서, TDV들(727)은 구리, 텅스텐, 다른 도전성 금속들 등과 같은 하나 이상의 도전성 재료를 포함하며, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 몇몇 실시예에서, 전기 도금 프로세스가 사용되고, 여기서 시드 층 및 포토레지스트는 전기 도금 용액에 잠기거나 침지된다. TDV들(727)이 포토레지스트 및 시드 층을 사용하여 형성되면, 포토레지스트는 적합한 제거 프로세스를 사용하여 제거될 수 있다. 몇몇 실시예들에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스가 사용될 수 있으며, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해를 경험할 때까지 증가될 수 있고 제거될 수 있다. 그러나, 습식 스트립 (wet strip)과 같은 임의의 다른 적합한 프로세스가 대안적으로 이용될 수 있다. 포토레지스트의 제거는 시드 층의 아래 놓인 부분들을 노출시킬 수 있다. TDV들(727)이 형성되면, 예를 들어 습식 또는 건식 에칭 프로세스를 사용하여 시드 층의 노출된 부분들은 그 후 제거된다. TDV들(727)은 약 190 ㎛의 임계 치수 및 약 300 ㎛의 피치로 약 180 ㎛ 내지 약 200 ㎛의 높이로 형성될 수 있다.
TDV들(727)의 형성 후, 패키지(600)는 폴리머 층(725)에 부착된다. 몇몇 실시예들에서, 패키지(600)는 예를 들어, 픽-앤-플레이스 프로세스를 사용하여 배치될 수 있다. 그러나, 패키지(600)를 배치하는 임의의 적합한 방법이 이용될 수 있다.
도 23은 인캡슐런트(729)를 이용한 패키지(600) 및 TDV들(727)의 캡슐화를 예시한다. 인캡슐런트(729)는 수지, 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합들 등과 같은 몰딩 컴파운드일 수 있다. 도 24는 TDV들(727) 및 패키지(600)를 노출시키기 위하여 인캡슐런트(729)의 씨닝을 예시한다. 씨닝은 예를 들어 CMP 프로세스 또는 다른 프로세스를 사용하여 수행될 수 있다. 인캡슐런트(729)의 씨닝은 패키지(600)의 콘택 패드들(602)을 노출시킬 수 있다.
도 25는 인캡슐런트(729) 위에 하나 이상의 층을 갖는 재배선 구조물(800)의 형성을 예시한다. 몇몇 실시예들에서, 재배선 구조물(800)은 인캡슐런트(729) 위에 제1 재배선 패시베이션 층(801)을 초기에 형성함으로써 형성될 수 있다. 몇몇 실시예들에서, 제1 재배선 패시베이션 층(801)은 폴리벤족사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체, 예컨대 저온 경화된 폴리이미드와 같은 임의의 적합한 재료가 대안적으로 이용될 수 있다. 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있지만, 제1 재배선 패시베이션 층(801)은 예를 들어, 스핀-코팅 프로세스를 사용하여 약 5 ㎛ 내지 약 17 ㎛, 예컨대 약 7 ㎛의 두께로 배치될 수 있다.
제1 재배선 패시베이션 층(801)이 형성되면, 패키지(600) 및 TDV들(727)에 전기적으로 연결되기 위하여 제1 재배선 패시베이션 층(801)을 통해 제1 재배선 비아들(803)이 형성될 수 있다. 예를 들어, 제1 재배선 비아들(803)은 콘택 패드들(602)과 전기적으로 접촉하도록 형성될 수 있다. 몇몇 실시예들에서, 제1 재배선 비아들(803)은 다마신 프로세스, 이중 다마신 프로세스, 또는 다른 프로세스를 사용함으로써 형성될 수 있다. 제1 재배선 비아들(803)이 형성된 후, 제1 재배선 층(805)이 제1 재배선 비아들(803) 위에 제1 재배선 비아들(803)과 전기적으로 연결되어 형성된다. 몇몇 실시예들에서, 제1 재배선 층(805)은 CVD 또는 스퍼터링과 같은 적합한 형성 프로세스를 통해 티타늄 구리 합금의 시드 층(미도시)을 초기에 형성함으로써 형성될 수 있다. 포토레지스트(또한 미도시됨)가 그 후 형성되어 시드 층을 커버할 수 있고, 그 후 포토레지스트는 패터닝되어 제1 재배선 층(805)이 위치되기를 원하는 곳에 위치된 시드 층의 그러한 부분들을 노출시킬 수 있다.
포토레지스트가 형성되고 패터닝되면, 도금과 같은 성막 프로세스를 통해 구리와 같은 도전성 재료가 시드 층 상에 형성될 수 있다. 도전성 재료는 약 4 ㎛와 같이, 약 1 ㎛과 약 10 ㎛ 사이의 두께를 갖도록 형성될 수 있다. 그러나 논의된 재료 및 방법들은 도전성 재료를 형성하는데 적합하지만, 이러한 재료들은 단지 예시일뿐이다. AlCu 또는 Au와 같은 임의의 다른 적합한 재료들 및 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 프로세스들이 대안적으로 제1 재배선 층(805)을 형성하는데 사용될 수 있다.
제1 재배선 층(805)이 형성된 후, 제2 재배선 패시베이션 층(807)이 형성되고 패터닝되어 제1 재배선 층(805)을 격리하도록 도울 수 있다. 몇몇 실시예들에서, 제2 재배선 패시베이션 층(807)은 예컨대 포지티브 톤 PBO가 됨으로써 제1 재배선 패시베이션 층(801)과 유사할 수 있거나, 또는 예컨대 저온 경화된 폴리이미드와 같은 네거티브 톤 재료가 됨으로써 제1 재배선 패시베이션 층(801)과 상이할 수 있다. 제2 재배선 패시베이션 층(807)은 약 7 ㎛의 두께로 배치될 수 있다. 제 위치에 있으면, 제2 재배선 패시베이션 층(807)은 예를 들어 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여, 또는 제2 재배선 패시베이션 층(807)의 재료가 감광성인 경우, 제2 재배선 패시베이션 층(807)의 재료를 노출시키고 및 현상하여, 개구들을 형성하기 위해 패터닝될 수 있다. 그러나, 패터닝의 임의의 적합한 재료 및 방법이 이용될 수 있다.
제2 재배선 패시베이션 층(807)이 패터닝된 후, 제2 재배선 층(809)은 제2 재배선 패시베이션 층(807) 내에 형성된 개구들을 통해 연장되어 제1 재배선 층(805)과 전기적으로 연결되도록 형성될 수 있다. 몇몇 실시예들에서, 제2 재배선 층(809)은 제1 재배선 층(805)과 유사한 재료들 및 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 패터닝된 포토레지스트에 의해 시드 층이 도포되고 커버될 수 있고, 구리와 같은 도전성 재료가 시드 층 상에 도포될 수 있고, 패터닝된 포토레지스트가 제거될 수 있으며, 도전성 재료를 마스크로 사용하여 시드 층이 에칭될 수 있다. 몇몇 실시예들에서, 제2 재배선 층(809)은 약 4 ㎛의 두께로 형성된다. 그러나, 임의의 적합한 재료 또는 제조 프로세스가 사용될 수 있다.
제2 재배선 층(809)이 형성된 후, 제2 재배선 층(809)을 격리시키고 보호하는 것을 돕기 위하여 제2 재배선 층(809) 위에 제3 재배선 패시베이션 층(811)이 도포된다. 몇몇 실시예들에서, 제3 재배선 패시베이션 층(811)은 제2 재배선 패시베이션 층(807)과 유사한 재료들로 유사한 방식으로 약 7 ㎛의 두께로 형성될 수 있다. 예를 들어, 제3 재배선 패시베이션 층(811)은 제2 재배선 패시베이션 층(1007)에 대하여 전술한 바와 같이 도포되고 패터닝된 PBO 또는 저온 경화된 폴리이미드로 형성될 수 있다. 그러나, 임의의 적합한 재료 또는 제조 프로세스가 이용될 수 있다.
제3 재배선 패시베이션 층(811)이 패터닝된 후, 제3 재배선 층(813)은 제3 재배선 패시베이션 층(811) 내에 형성된 개구들을 통해 연장되어 제2 재배선 층(809)과 전기적으로 연결되도록 형성될 수 있다. 몇몇 실시예들에서, 제3 재배선 층(813)은 제1 재배선 층(805)과 유사한 재료들 및 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 패터닝된 포토레지스트에 의해 시드 층이 도포되고 커버될 수 있고, 구리와 같은 도전성 재료가 시드 층 상에 도포될 수 있고, 패터닝된 포토레지스트가 제거될 수 있으며, 도전성 재료를 마스크로 사용하여 시드 층이 에칭될 수 있다. 몇몇 실시예들에서, 제3 재배선 층(813)은 5 ㎛의 두께로 형성된다. 그러나, 임의의 적합한 재료 또는 제조 프로세스가 사용될 수 있다.
제3 재배선 층(813)이 형성된 후, 제3 재배선 층(813)을 격리시키고 보호하는 것을 돕기 위하여 제3 재배선 층(813) 위에 제4 재배선 패시베이션 층(815)이 형성될 수 있다. 몇몇 실시예들에서, 제4 재배선 패시베이션 층(815)은 제2 재배선 패시베이션 층(807)과 유사한 재료들로 유사한 방식으로 형성될 수 있다. 예를 들어, 제4 재배선 패시베이션 층(815)은 제2 재배선 패시베이션 층(807)에 대하여 전술한 바와 같이 도포되고 패터닝된 PBO 또는 저온 경화된 폴리이미드로 형성될 수 있다. 몇몇 실시예들에서, 제4 재배선 패시베이션 층(815)은 약 8 ㎛의 두께로 형성된다. 그러나, 임의의 적합한 재료 또는 제조 프로세스가 이용될 수 있다.
다른 실시예들에서, 재배선 구조물(800)의 재배선 비아들 및 재배선 층들은 이중 다마신 프로세스와 같은 다마신 프로세스를 사용하여 형성될 수 있다. 예를 들어, 제1 재배선 패시베이션 층이 인캡슐런트(729) 위에 형성될 수 있다. 그 다음, 제1 재배선 패시베이션 층은 하나 이상의 포토리소그래피 단계를 사용하여 패터닝되어 제1 재배선 패시베이션 층 내에 비아용 개구들 및 도전성 라인용 개구들 모두를 형성한다. 도전성 재료가 비아용 개구들 및 도전성 라인용 개구들에 형성되어 제1 재배선 비아들 및 제1 재배선 층을 형성할 수 있다. 추가적인 재배선 패시베이션 층들이 제1 재배선 패시베이션 층 위에 형성될 수 있고, 재배선 비아들 및 도전성 라인들의 추가적인 세트가 제1 재배선 패시베이션 층에 대해 설명된 바와 같이 추가 재배선 패시베이션 층들에 형성되어, 재배선 구조물(800)을 형성할 수 있다. 재배선 구조물(800)을 형성하기 위해 이러한 또는 다른 기법들이 사용될 수 있다.
도 25는 제3 재배선 층(813)과 전기적으로 접촉하기 위한 언더범프 금속화(819) 및 제3 외부 커넥터들(817)의 형성을 추가로 예시한다. 몇몇 실시예들에서, 언더범프 금속화(819)는 티타늄의 층, 구리의 층 및 니켈의 층과 같은 도전성 재료들의 3 개의 층들을 각각 포함할 수 있다. 그러나, 당업자는 언더범프 금속화(819)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료들 및 층들의 다수의 적합한 배열들이 존재한다는 것을 인식할 것이다. 언더범프 금속화(819)에 대해 사용될 수 있는 임의의 적합한 재료들 또는 재료의 층들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
몇몇 실시예들에서, 언더범프 금속화(819)는 제3 재분배 층(813) 위에 그리고 제4 재분배 패시베이션 층(815)을 통해 개구들의 내부를 따라 각각의 층을 형성함으로써 생성된다. 각각의 층의 형성은 전기 화학 도금과 같은 도금 프로세스를 사용하여 수행될 수 있지만, 원하는 재료들에 따라 스퍼터링, 증발 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 사용될 수 있다. 언더범프 금속화(819)는 약 5 ㎛와 같이, 약 0.7 ㎛ 내지 약 10 ㎛의 두께를 갖도록 형성될 수 있다.
몇몇 실시예들에서, 제3 외부 커넥터들(817)은 언더범프 금속화(819) 상에 배치될 수 있고, 솔더와 같은 공융 재료를 포함하는 볼 그리드 어레이(BGA)일 수 있지만, 임의의 적합한 재료들이 대안적으로 사용될 수 있다. 제3 외부 커넥터들(817)이 솔더 볼들인 몇몇 실시예들에서, 제3 외부 커넥터들(817)은 직접 볼 드롭 프로세스(direct ball drop process)와 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 또 다른 실시예에서, 솔더 볼들은 증발, 전기 도금, 인쇄, 솔더 이송과 같은 임의의 적합한 방법을 통해 주석 층을 초기에 형성 한 다음, 재료를 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)를 수행함으로써 형성될 수 있다. 일단 제3 외부 커넥터들(817)이 형성되면, 구조물이 추가 프로세싱에 적합한지를 확인하기 위해 테스트가 수행될 수 있다.
도 26은 폴리머 층(725)을 통해 TDV들(727)에 대한 디바이스 패키지(900)의 본딩을 예시한다. 디바이스 패키지(900)의 본딩 전에, 캐리어 기판(721) 및 접착제 층(723)이 폴리머 층(725)으로부터 제거된다. 폴리머 층(725)은 또한 패터닝되어 TDV들(727)을 노출시킨다. 몇몇 실시예들에서, 폴리머 층(725) 예를 들어 레이저 드릴링 방법을 사용하여 패터닝될 수 있다. 이러한 방법에서 광열 변환(LTHC) 층 또는 호고맥스(hogomax) 층(별도로 예시되지 않음)과 같은 보호 층이 먼저 폴리머 층(725) 위에 성막된다. 일단 보호되면, 레이저는 아래 놓인 TDV들(727)을 노출시키기 위하여 제거되기를 원하는 폴리머 층(725)의 부분들을 향해 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1 mJ 내지 약 30 mJ의 범위일 수 있으며, 드릴 각도는 폴리머 층(725)의 법선에 대해 약 0도(폴리머 층(725)에 직각인) 내지 약 85도일 수 있다. 몇몇 실시예들에서, 패터닝은 약 100 ㎛ 내지 약 300 ㎛, 예컨대 약 200 ㎛의 폭을 갖도록 TDV들(727) 위에 개구들(148)을 형성하도록 형성될 수 있다.
다른 실시예에서, 폴리머 층(725)은 처음에 포토레지스트(개별적으로 예시되지 않음)를 폴리머 청(725)에 도포하고, 그 후 화학 반응을 유도하도록 포토레지스트를 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 노출시킴으로써 패터닝될 수 있고, 이에 의해 패터닝된 광원에 노출된 포토레지스트의 그러한 부분들에 물리적 변화를 유발할 수 있다. 현상액은 그 후 노출된 포토레지스트에 도포되어, 물리적 변화들을 이용하고, 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하며, 폴리머 층(725)의 아래 놓인 노출된 부분은 예를 들어 건식 에칭 프로세스로 제거된다. 그러나, 폴리머 층(725)을 패터닝하기 위한 임의의 다른 적합한 방법이 이용될 수 있다.
몇몇 실시예들에서, 디바이스 패키지(900)는 기판(902) 및 기판(902)에 커플링된 하나 이상의 적층된 다이들(910)(910A 및 910B)을 포함한다. 한 세트의 적층된 다이들(910A/910B)이 예시되어 있지만, 다른 실시예들에서, 복수의 적층된 다이들(910)(각각 하나 이상의 적층된 다이를 가짐)이 기판(902)의 동일한 표면에 나란히 커플링되어 배치될 수 있다. 기판(902)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 만들어질 수 있다. 몇몇 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 대안적으로, 기판(902)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(902)은 섬유 유리 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT, bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 보드(PCB, printed circuit board) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 막들을 구축하는 것은 기판(902)에 사용될 수 있다.
기판(902)은 능동 및 수동 디바이스들(미도시)을 포함할 수 있다. 디바이스 패키지(900)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 커패시터들, 레지스터들, 이들의 조합들 등과 같은 광범위한 디바이스들이 사용될 수 있다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판(902)은 금속화 층들 또는 도전성 비아들(미도시)을 더 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 몇몇 실시예들에서, 기판(902)은 능동 및 수동 디바이스들이 실질적으로 없다.
기판(902)은 적층된 다이들(910)에 커플링하기 위해 기판(902)의 제1 면 상에 본드 패드들(904)을 그리고 외부 연결부들(901)에 커플링하기 위해 기판(902)의 제2 면 상에 본드 패드들(906)을 가질 수 있고, 기판(902)의 제2 면은 제1 면에 대향된다. 몇몇 실시예들에서, 본드 패드들(904 및 906)은 기판(902)의 제1 면 및 제2 면 상의 유전체 층들(미도시)에 리세스들(미도시)을 형성함으로써 형성된다. 리세스들은 본드 패드들(904 및 906)이 유전체 층들에 임베딩되게끔 허용하도록 형성될 수 있다. 다른 실시예들에서, 본드 패드들(904 및 906)이 유전체 층 상에 형성될 수 있기 때문에 리세스들은 생략된다. 몇몇 실시예들에서, 본드 패드들(904 및 906)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 만들어진 얇은 시드 층(미도시)을 포함한다. 본드 패드들(904 및 906)의 도전성 재료는 얇은 시드 층 위에 성막될 수 있다. 도전성 재료는 전기 화학적 도금 프로세스, 무전해 도금 프로세스, CVD, 원자 층 증착(ALD), PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드들(904 및 906)의 도전성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
실시예에서, 본드 패드들(904) 및 본드 패드들(906)은 티타늄 층, 구리 층 및 니켈 층과 같은 도전성 재료들의 3개의 층을 포함하는 UBM들이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 재료들 및 층들의 다른 배열들이 본드 패드들(904 및 906)의 형성을 위해 이용될 수 있다. 본드 패드들(904 및 906)에 대해 사용될 수 있는 임의의 적합한 재료들 또는 재료의 층들은 완전히 본 출원의 범위 내에 포함되도록 의도된다. 몇몇 실시예들에서, 도전성 비아들은 기판(902)을 통해 연장되고, 본드 패드들(904) 중 적어도 하나를 본드 패드들(906) 중 적어도 하나에 커플링한다.
예시된 실시예에서, 적층된 다이들(910)은 와이어 본드들(912)에 의해 기판(902)에 커플링되지만, 도전성 범프들과 같은 다른 연결부들이 사용될 수도 있다. 실시예에서, 적층된 다이들(910)은 적층된 메모리 다이들이다. 예를 들어, 적층된 다이들(910)은 저전력(LP, low-power) 더블 데이터 레이트(DDR, double data rate) 메모리 모듈들, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 유사한 메모리 모듈들과 같은 메모리 다이들일 수 있다.
적층된 다이들(910) 및 와이어 본드들(912)은 몰딩 재료(914)에 의해 캡슐화될 수 있다. 몰딩 재료(914)는 예를 들어 압축 몰딩을 사용하여 적층된 다이들(910) 및 와이어 본드들(912) 상에 몰딩될 수 있다. 몇몇 실시예들에서, 몰딩 재료(914)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 이들의 조합이다. 경화 프로세스가 몰딩 재료(914)를 경화시키기 위해 수행될 수 있다. 경화 프로세스는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
몇몇 실시예들에서, 적층된 다이들(910) 및 와이어 본드들(912)은 몰딩 재료(914)에 매립되고, 몰딩 재료(914)의 경화 이후에, 몰딩 재료(914)의 과잉 부분들을 제거하고 디바이스 패키지(900)에 대한 실질적으로 평탄한 표면을 제공하기 위해 연삭과 같은 평탄화 단계가 수행된다.
몇몇 실시예들에서, 외부 연결부들(901)은 디바이스 패키지(900)와 예를 들어 TDV들(727) 사이의 외부 연결부를 제공하도록 형성될 수 있다. 외부 연결부들(901)은 마이크로범프들 또는 제어된 붕괴형 칩 연결부(C4, controlled collapse chip connection) 범프들과 같은 콘택 범프들일 수 있고, 주석과 같은 재료, 또는 은 또는 구리와 같은 다른 적절한 재료들을 포함할 수 있다. 외부 연결부들(901)이 주석 솔더 범프들인 몇몇 실시예들에서, 외부 연결부들(901)은 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 임의의 적합한 방법을 통해 약 100 ㎛의 두께로 주석 층을 초기에 형성함으로써 형성될 수 있다. 주석 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
일단 외부 연결부들(901)이 형성되면, 외부 연결부들(901)은 TDV들(727)과 정렬되고 TDV들(727) 위에 배치되며, 본딩이 수행된다. 예를 들어, 외부 연결부들(901)가 솔더 범프들인 몇몇 실시예들에서, 본딩 프로세스는 외부 연결부들(901)의 온도는 외부 연결부들(901)이 액화되고 유동할 지점까지 상승하여, 외부 연결부들(901)이 재응고되면 디바이스 패키지(900)를 TDV들(727)에 본딩하는 리플로우 프로세스를 포함할 수 있다. 인캡슐런트(903)가 디바이스 패키지(900)를 캡슐화하고 보호하기 위해 형성될 수 있다. 인캡슐런트(903)는 폴리머 층(725)과 디바이스 패키지(900) 사이에서 연장될 수 있고, 몇몇 실시예들에서 언더필일 수 있다. 이러한 방식으로, 패키지 구조물(1000)이 형성될 수 있다.
실시예들은 장점들을 얻을 수 있다. 다이의 본드 패드 비아(BPV)들 및 본드 패드들을 2 개의 별도 프로세싱 단계들로 형성함으로써, 금속 라인들, 도전성 패드들, BPV들 및/또는 본드 패드들과 같은 피처들의 사이즈 및/또는 분리(피치)는 줄어들 수 있다. 예를 들어, 제1 포토리소그래피 및 에칭 단계에서 BPV들을 형성함으로써, BPV들은 전기적 단락과 같은 프로세스 결함들의 증가 가능성 없이, 도전성 패드들(예를 들어, 알루미늄 패드들)과 같은 다른 피처들에 더 가깝게 형성될 수 있다. 이러한 방식으로, 다이 또는 다이를 포함하는 패키지의 사이즈가 감소될 수 있다. 추가적으로, 다이 또는 패키지의 라우팅 밀도는 증가될 수 있다. 몇몇 경우에, 제1 다이의 제1 본드 패드는 본딩 프로세스 동안 오정렬이 발생하는 경우에도, 전체 본딩 표면이 제2 다이의 대응 제2 본드 패드에 본딩되도록 형성될 수 있다. 예를 들어, 제1 다이의 제1 본드 패드는 제2 본드 패드보다 더 작은 폭을 가질 수 있으므로, 제1 본드 패드의 전체 본딩 표면은 제1 본드 패드와 제2 본드 패드 사이에 약간의 오정렬이 존재하더라도 제2 본드 패드와 접촉하는 상태를 유지한다. 이러한 방식으로, 본딩된 다이들을 포함하는 패키지는 오정렬이 발생할 때 본딩된 패드들 간의 접촉 저항을 개선할 수 있다.
실시예에서, 디바이스는, 반도체 기판 위의 상호연결 구조물 ― 상호연결 구조물은 복수의 제1 도전성 패드들을 포함함 ― ; 상호연결 구조물 위의 제1 유전체 층; 제1 유전체 층 내의 복수의 본드 패드 비아들 ― 복수의 본드 패드 비아들의 각각의 본드 패드 비아는: 제1 유전체 층의 측벽들을 따라, 복수의 제1 도전성 패드들 중의 제1 도전성 패드 위에서 연장되는 제1 배리어 층; 및 제1 배리어 층 위에 있는 제1 도전성 재료를 포함하고, 제1 도전성 재료의 상부면 및 제1 배리어 층의 상부면은 동일 평면 상에 있음 ― ; 제1 유전체 층 위의 제2 유전체 층; 및 제2 유전체 층 내의 복수의 제1 본드 패드들 ― 복수의 제1 본드 패드들의 각각의 제1 본드 패드는: 제2 유전체 층의 측벽들을 따라, 제1 도전성 재료 및 복수의 제1 본드 패드 비아들 중의 제1 본드 패드 비아의 제1 배리어 층 상에서 연장되는 제2 배리어 층; 및 제2 배리어 층 위의 제2 도전성 재료를 포함하고, 제2 배리어 층은 제1 도전성 재료의 상부면 및 제1 본드 패드 비아의 제1 배리어 층의 상부면을 완전히 커버함 ― 을 포함한다. 실시예에서, 디바이스는 제1 유전체 층, 상호연결 구조물, 및 반도체 기판의 측벽들 위에서 연장되는 제3 유전체 층을 더 포함한다. 실시예에서, 제2 유전체 층은 제3 유전체 층 및 제1 유전체 층 위에서 연장된다. 실시예에서, 디바이스는 제1 유전체 층 내의 알루미늄 패드를 더 포함하며, 알루미늄 패드는 복수의 제1 도전성 패드들 중의 제1 도전성 패드와 접촉한다. 실시예에서, 본드 패드 비아는 알루미늄 패드와 접촉한다. 실시예에서, 디바이스는 복수의 제1 도전성 패드들 위에서 연장되는 패시베이션 층을 더 포함하며, 복수의 본드 패드 비아들은 패시베이션 층을 통해 연장된다. 실시예에서, 인접한 제1 도전성 패드들은 2 ㎛ 내지 20 ㎛인 거리만큼 측방향으로 분리된다. 실시예에서, 제2 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물을 포함한다.
실시예에서, 패키지는, 제1 다이 ― 제1 다이는: 제1 금속화 층; 제1 금속화 층 상의 하나 이상의 제1 본드 패드 비아; 및 하나 이상의 제1 본드 패드 비아 상의 하나 이상의 제1 본드 패드를 포함하고, 제1 배리어 층은 각각의 제1 본드 패드 비아와 제1 금속화 층 사이에서 제1 금속화 층에 걸쳐 연장되고, 제2 배리어 층은 제1 본드 패드와 제1 본드 패드 비아 사이에서 각각의 제1 본드 패드 비아에 걸쳐 연장됨 ― ; 및 하나 이상의 제2 본드 패드를 포함하는 제2 다이 ― 제2 본드 패드는 제1 다이의 제1 본드 패드에 본딩됨 ― 를 포함한다. 실시예에서, 제1 다이는 제1 본딩 층을 포함하고, 제1 본드 패드는 제1 본딩 층 내에 배치되고, 제2 다이는 제2 본딩 층을 포함하고, 제2 본드 패드는 제2 본딩 층 내에 배치되며, 제1 본딩 층은 제2 본딩 층에 본딩된다. 실시예에서, 제1 본드 패드의 폭은 제2 본드 패드의 폭의 95% 내지 150%이다. 실시예에서, 제2 본드 패드의 폭은 제1 본드 패드의 폭의 95% 내지 150%이다. 실시예에서, 제2 다이는 관통 비아를 더 포함하고, 관통 비아는 제1 다이의 제1 본드 패드에 본딩된다. 실시예에서, 패키지는 제1 금속화 층 상의 도전성 패드를 더 포함하고, 도전성 패드는 하나 이상의 제1 본드 패드 비아와는 상이한 도전성 재료를 포함한다. 실시예에서, 도전성 패드는 2 ㎛ 내지 100 ㎛인 거리만큼 인접한 제1 본드 패드 비아로부터 측방향으로 이격된다.
실시예에서, 방법은, 반도체 기판의 상부면 상에 제1 도전성 패드를 포함하는 상호연결 구조물을 형성하는 단계; 상호연결 구조물 위에 제1 유전체 층을 형성하는 단계; 제1 도전성 패드를 노출시키는 제1 개구를 형성하기 위하여 제1 유전체 층을 에칭하는 단계; 제1 유전체 층의 제1 개구 내에 제1 배리어 층을 성막하는 단계; 제1 개구 내에서 제1 배리어 층 상에 제1 도전성 재료를 성막하는 단계; 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 제1 도전성 재료를 노출시키는 제2 개구를 형성하기 위하여 제2 유전체 층을 에칭하는 단계; 제2 유전체 층의 제2 개구 내에 제2 배리어 층을 성막하는 단계; 제2 개구 내에서 제2 배리어 층 상에 제2 도전성 재료를 성막하는 단계; 및 본딩 층 및 본드 패드를 포함하는 반도체 다이를 제2 유전체 층에 본딩하는 단계를 포함하며, 본딩하는 단계는 반도체 다이의 본딩 층을 제2 유전체 층에 본딩하고, 반도체 다이의 본드 패드를 제2 도전성 재료에 본딩한다. 실시예에서, 방법은, 제1 도전성 재료를 성막한 후에, 제1 유전체 층 및 제1 도전성 재료 위에 희생 층을 형성하는 단계; 희생 층을 제1 캐리어 구조물에 부착하는 단계; 반도체 기판을 씨닝하는 단계; 및 제1 캐리어 구조물 및 희생 층을 제거하는 단계를 더 포함하며, 희생 층이 제거된 후에, 제2 유전체 층이 제1 유전체 층 위에 형성된다. 실시예에서, 방법은 상호연결 구조물 위에 패시베이션 층을 형성하는 단계; 및 패시베이션 층 위에 도전성 패드를 형성하는 단계를 더 포함하며, 제1 유전체 층은 도전성 패드 및 패시베이션 층 위에 형성된다. 실시예에서, 반도체 다이의 본드 패드는 제2 도전성 재료의 측방향 폭보다 작은 측방향 폭을 갖는다. 실시예에서, 반도체 다이의 본드 패드는 제2 도전성 재료의 측방향 폭보다 큰 측방향 폭을 갖는다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
반도체 기판 위의 상호연결 구조물 ― 상기 상호연결 구조물은 복수의 제1 도전성 패드들을 포함함 ― ;
상기 상호연결 구조물 위의 제1 유전체 층;
상기 제1 유전체 층 내의 복수의 본드 패드 비아들 ― 상기 복수의 본드 패드 비아들의 각각의 본드 패드 비아는:
상기 제1 유전체 층의 측벽들을 따라, 상기 복수의 제1 도전성 패드들 중의 제1 도전성 패드 위에서 연장되는 제1 배리어 층; 및
상기 제1 배리어 층 위에 있는 제1 도전성 재료
를 포함하고, 상기 제1 도전성 재료의 상부면 및 상기 제1 배리어 층의 상부면은 동일 평면 상에 있음 ― ;
상기 제1 유전체 층 위의 제2 유전체 층; 및
상기 제2 유전체 층 내의 복수의 제1 본드 패드들 ― 상기 복수의 제1 본드 패드들의 각각의 제1 본드 패드는:
상기 제2 유전체 층의 측벽들을 따라, 상기 제1 도전성 재료 및 상기 복수의 제1 본드 패드 비아들 중의 제1 본드 패드 비아의 상기 제1 배리어 층 상에서 연장되는 제2 배리어 층; 및
상기 제2 배리어 층 위의 제2 도전성 재료
를 포함하고, 상기 제2 배리어 층은 상기 제1 도전성 재료의 상부면 및 상기 제1 본드 패드 비아의 상기 제1 배리어 층의 상부면을 완전히 커버함 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 층, 상기 상호연결 구조물, 및 상기 반도체 기판의 측벽들 위에서 연장되는 제3 유전체 층을 더 포함하는, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제2 유전체 층은 상기 제3 유전체 층 및 상기 제1 유전체 층 위에서 연장되는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 유전체 층 내의 알루미늄 패드를 더 포함하며, 상기 알루미늄 패드는 상기 복수의 제1 도전성 패드들 중의 제1 도전성 패드와 접촉하는 것인, 디바이스.
실시예 5. 실시예 4에 있어서,
상기 복수의 본드 패드 비아들 중의 본드 패드 비아는 상기 알루미늄 패드와 접촉하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 복수의 제1 도전성 패드들 위에서 연장되는 패시베이션 층을 더 포함하며, 상기 복수의 본드 패드 비아들은 상기 패시베이션 층을 통해 연장되는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 복수의 제1 도전성 패드들 중 인접한 제1 도전성 패드들은 2 ㎛ 내지 20 ㎛인 거리만큼 측방향으로 분리되는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제2 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물을 포함하는 것인, 디바이스.
실시예 9. 패키지에 있어서,
제1 다이 ― 상기 제1 다이는:
제1 금속화 층;
상기 제1 금속화 층 상의 하나 이상의 제1 본드 패드 비아; 및
상기 하나 이상의 제1 본드 패드 비아 상의 하나 이상의 제1 본드 패드
를 포함하고, 제1 배리어 층은 각각의 제1 본드 패드 비아와 상기 제1 금속화 층 사이에서 상기 제1 금속화 층에 걸쳐 연장되고, 제2 배리어 층은 제1 본드 패드와 상기 제1 본드 패드 비아 사이에서 각각의 제1 본드 패드 비아에 걸쳐 연장됨 ― ; 및
하나 이상의 제2 본드 패드를 포함하는 제2 다이 ― 제2 본드 패드가 상기 제1 다이의 제1 본드 패드에 본딩됨 ―
를 포함하는, 패키지.
실시예 10. 실시예 9에 있어서,
상기 제1 다이는 제1 본딩 층을 포함하고, 상기 제1 본드 패드는 상기 제1 본딩 층 내에 배치되고, 상기 제2 다이는 제2 본딩 층을 포함하고, 상기 제2 본드 패드는 상기 제2 본딩 층 내에 배치되며, 상기 제1 본딩 층은 상기 제2 본딩 층에 본딩되는 것인, 패키지.
실시예 11. 실시예 9에 있어서,
상기 제1 본드 패드의 폭은 상기 제2 본드 패드의 폭의 95% 내지 150%인 것인, 패키지.
실시예 12. 실시예 9에 있어서,
상기 제2 본드 패드의 폭은 상기 제1 본드 패드의 폭의 95% 내지 150%인 것인, 패키지.
실시예 13. 실시예 9에 있어서,
상기 제2 다이는 관통 비아(through via)를 더 포함하고, 상기 관통 비아는 상기 제1 다이의 상기 제1 본드 패드에 본딩되는 것인 패키지.
실시예 14. 실시예 9에 있어서,
상기 제1 금속화 층 상의 도전성 패드를 더 포함하고, 상기 도전성 패드는 상기 하나 이상의 제1 본드 패드 비아와는 상이한 도전성 재료를 포함하는 것인, 패키지.
실시예 15. 실시예 14에 있어서,
상기 도전성 패드는 2 ㎛ 내지 100 ㎛인 거리만큼 인접한 제1 본드 패드 비아로부터 측방향으로 이격되는 것인, 패키지.
실시예 16. 방법에 있어서,
반도체 기판의 상부면 상에 제1 도전성 패드를 포함하는 상호연결 구조물을 형성하는 단계;
상기 상호연결 구조물 위에 제1 유전체 층을 형성하는 단계;
상기 제1 도전성 패드를 노출시키는 제1 개구를 형성하기 위하여 상기 제1 유전체 층을 에칭하는 단계;
상기 제1 유전체 층의 상기 제1 개구 내에 제1 배리어 층을 성막하는 단계;
상기 제1 개구 내에서 상기 제1 배리어 층 상에 제1 도전성 재료를 성막하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 도전성 재료를 노출시키는 제2 개구를 형성하기 위하여 상기 제2 유전체 층을 에칭하는 단계;
상기 제2 유전체 층의 상기 제2 개구 내에 제2 배리어 층을 성막하는 단계;
상기 제2 개구 내에서 상기 제2 배리어 층 상에 제2 도전성 재료를 성막하는 단계; 및
본딩 층 및 본드 패드를 포함하는 반도체 다이를 상기 제2 유전체 층에 본딩하는 단계
를 포함하며,
상기 본딩하는 단계는 상기 반도체 다이의 상기 본딩 층을 상기 제2 유전체 층에 본딩하고, 상기 반도체 다이의 상기 본드 패드를 상기 제2 도전성 재료에 본딩하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 도전성 재료를 성막한 후에, 상기 제1 유전체 층 및 상기 제1 도전성 재료 위에 희생 층을 형성하는 단계;
상기 희생 층을 제1 캐리어 구조물에 부착하는 단계;
상기 반도체 기판을 씨닝하는 단계; 및
상기 제1 캐리어 구조물 및 상기 희생 층을 제거하는 단계
를 더 포함하며,
상기 희생 층이 제거된 후에, 상기 제2 유전체 층이 상기 제1 유전체 층 위에 형성되는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 상호연결 구조물 위에 패시베이션 층을 형성하는 단계; 및
상기 패시베이션 층 위에 도전성 패드를 형성하는 단계
를 더 포함하며,
상기 제1 유전체 층은 상기 도전성 패드 및 상기 패시베이션 층 위에 형성되는 것인, 방법.
실시예 19. 실시예 16에 있어서,
상기 반도체 다이의 상기 본드 패드는 상기 제2 도전성 재료의 측방향 폭보다 작은 측방향 폭을 갖는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 반도체 다이의 상기 본드 패드는 상기 제2 도전성 재료의 측방향 폭보다 큰 측방향 폭을 갖는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판 위의 상호연결 구조물 ― 상기 상호연결 구조물은 복수의 제1 도전성 패드들을 포함함 ― ;
    상기 상호연결 구조물 위의 제1 유전체 층;
    상기 제1 유전체 층 내의 복수의 본드 패드 비아들 ― 상기 복수의 본드 패드 비아들의 각각의 본드 패드 비아는:
    상기 제1 유전체 층의 측벽들을 따라, 상기 복수의 제1 도전성 패드들 중의 제1 도전성 패드 위에서 연장되는 제1 배리어 층; 및
    상기 제1 배리어 층 위에 있는 제1 도전성 재료
    를 포함하고, 상기 제1 도전성 재료의 상부면 및 상기 제1 배리어 층의 상부면은 동일 평면 상에 있음 ― ;
    상기 제1 유전체 층 위의 제2 유전체 층; 및
    상기 제2 유전체 층 내의 복수의 제1 본드 패드들 ― 상기 복수의 제1 본드 패드들의 각각의 제1 본드 패드는:
    상기 제2 유전체 층의 측벽들을 따라, 상기 제1 도전성 재료 및 상기 복수의 제1 본드 패드 비아들 중의 제1 본드 패드 비아의 상기 제1 배리어 층 상에서 연장되는 제2 배리어 층; 및
    상기 제2 배리어 층 위의 제2 도전성 재료
    를 포함하고, 상기 제2 배리어 층은 상기 제1 도전성 재료의 상부면 및 상기 제1 본드 패드 비아의 상기 제1 배리어 층의 상부면을 완전히 커버함 ―
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 유전체 층, 상기 상호연결 구조물, 및 상기 반도체 기판의 측벽들 위에서 연장되는 제3 유전체 층을 더 포함하는, 디바이스.
  3. 제2항에 있어서,
    상기 제2 유전체 층은 상기 제3 유전체 층 및 상기 제1 유전체 층 위에서 연장되는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 유전체 층 내의 알루미늄 패드를 더 포함하며, 상기 알루미늄 패드는 상기 복수의 제1 도전성 패드들 중의 제1 도전성 패드와 접촉하는 것인, 디바이스.
  5. 제4항에 있어서,
    상기 복수의 본드 패드 비아들 중의 본드 패드 비아는 상기 알루미늄 패드와 접촉하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 복수의 제1 도전성 패드들 위에서 연장되는 패시베이션 층을 더 포함하며, 상기 복수의 본드 패드 비아들은 상기 패시베이션 층을 통해 연장되는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 복수의 제1 도전성 패드들 중 인접한 제1 도전성 패드들은 2 ㎛ 내지 20 ㎛인 거리만큼 측방향으로 분리되는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 제2 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물을 포함하는 것인, 디바이스.
  9. 패키지에 있어서,
    제1 다이 ― 상기 제1 다이는:
    제1 금속화 층;
    상기 제1 금속화 층 상의 하나 이상의 제1 본드 패드 비아; 및
    상기 하나 이상의 제1 본드 패드 비아 상의 하나 이상의 제1 본드 패드
    를 포함하고, 제1 배리어 층은 각각의 제1 본드 패드 비아와 상기 제1 금속화 층 사이에서 상기 제1 금속화 층에 걸쳐 연장되고, 제2 배리어 층은 제1 본드 패드와 상기 제1 본드 패드 비아 사이에서 각각의 제1 본드 패드 비아에 걸쳐 연장됨 ― ; 및
    하나 이상의 제2 본드 패드를 포함하는 제2 다이 ― 제2 본드 패드가 상기 제1 다이의 제1 본드 패드에 본딩됨 ―
    를 포함하는, 패키지.
  10. 방법에 있어서,
    반도체 기판의 상부면 상에 제1 도전성 패드를 포함하는 상호연결 구조물을 형성하는 단계;
    상기 상호연결 구조물 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 도전성 패드를 노출시키는 제1 개구를 형성하기 위하여 상기 제1 유전체 층을 에칭하는 단계;
    상기 제1 유전체 층의 상기 제1 개구 내에 제1 배리어 층을 성막하는 단계;
    상기 제1 개구 내에서 상기 제1 배리어 층 상에 제1 도전성 재료를 성막하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 도전성 재료를 노출시키는 제2 개구를 형성하기 위하여 상기 제2 유전체 층을 에칭하는 단계;
    상기 제2 유전체 층의 상기 제2 개구 내에 제2 배리어 층을 성막하는 단계;
    상기 제2 개구 내에서 상기 제2 배리어 층 상에 제2 도전성 재료를 성막하는 단계; 및
    본딩 층 및 본드 패드를 포함하는 반도체 다이를 상기 제2 유전체 층에 본딩하는 단계
    를 포함하며,
    상기 본딩하는 단계는 상기 반도체 다이의 상기 본딩 층을 상기 제2 유전체 층에 본딩하고, 상기 반도체 다이의 상기 본드 패드를 상기 제2 도전성 재료에 본딩하는 것인, 방법.
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