CN115458505B - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制备方法，所述半导体结构包括：衬底、栅极结构、顶部金属层及第一金属层。其中，栅极结构位于衬底的顶面；顶部金属层位于栅极结构沿第一方向远离衬底的一侧，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；第一金属层位于栅极结构与顶部金属层之间，第一金属层包括若干沿第二方向间隔排列的第一金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。上述结构增大了单位面积可布线的密度，且减少了一层金属层及光刻胶层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着集成电路制造技术的飞速发展，集成电路中包含巨大数量的半导体器件，在如此大规模的集成电路中，器件之间高可靠、高密度的连接不仅要在单层中进行，而且需要在多层之间进行，因此，通常利用多层互连结构对半导体器件进行连接。
然而，随着集成电路工艺按照摩尔定律等比例缩小，器件尺寸会快速缩小，而受键合工艺的限制，焊盘尺寸变小的速度却很慢；同时，芯片功能的复杂化导致输入输出焊盘数量不断增加，焊盘在芯片中所占面积越来越大。因此，亟需一种焊盘尺寸更小、金属导线密度更高的半导体结构，以提高焊接的可靠性。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构及其制备方法，减小焊盘的尺寸及间距，以增大焊盘的密度，同时保证焊盘的质量，从而提高焊接的可靠性以及芯片的质量。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构，包括衬底、栅极结构、顶部金属层及第一金属层。其中，栅极结构位于衬底的顶面；顶部金属层位于栅极结构沿第一方向远离衬底的一侧，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；第一金属层位于栅极结构与顶部金属层之间，第一金属层包括若干沿第二方向间隔排列的第一金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。
于上述半导体结构中，顶部金属层包括若干个沿第二方向排布的顶部金属线，顶部金属线的最大线宽小于第一金属线的最小线宽，即顶部金属线的尺寸相对于第一金属线而减小，且相邻顶部金属线的最大间距小于相邻第一金属线的最小间距，即顶部金属层的密度大于第一金属层的密度。因此，本申请相对于第一金属层以及传统技术中的顶部金属来说，减小了第一金属线的线宽，使得单位面积可布线的密度增大，且由于单位面积可布线的密度增大，相对于传统电路布线系统至少减少了一层金属层及对应的光刻胶层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。
在其中一些实施例中，顶部金属层还包括顶部金属焊盘，半导体结构还包括钝化层及焊线衬垫。其中，钝化层位于顶部金属层的顶面，钝化层内具有开口，钝化层的开口暴露出部分顶部金属焊盘的顶面；焊线衬垫位于钝化层的开口内，且与顶部金属焊盘欧姆接触。
在其中一些实施例中，钝化层开口的宽度小于顶部金属焊盘的宽度。
在其中一些实施例中，顶部金属焊盘的宽度大于顶部金属线的最大宽度。
在其中一些实施例中，衬底内形成有沿第二方向间隔分布的掺杂区域；掺杂区域包括第一导电类型掺杂区域及第二导电类型掺杂区域。
在其中一些实施例中，相邻的相同导电类型的掺杂区域之间具有栅极有源区，栅极结构位于栅极有源区的正上方。
在其中一些实施例中，栅极结构包括栅导电层及栅介质层。其中，栅导电层位于栅极有源区的正上方；栅介质层位于栅导电层与衬底之间，且覆盖衬底的顶面。
本申请的另一方面提供一种半导体结构的制备方法，包括：提供衬底；于衬底的顶面形成栅极结构；于栅极结构沿第一方向远离衬底的一侧形成第一金属层，第一金属层包括若干沿第二方向间隔排列的第一金属线；于第一金属层沿第一方向远离衬底的一侧形成顶部金属层，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。
于上述半导体结构的制备方法中，栅极结构沿第一方向远离衬底的一侧形成有第一金属层及顶部金属层，第一金属层包括若干沿第二方向间隔排列的第一金属线，顶部金属层包括沿第二方向间隔排列的若干顶部金属线。其中，顶部金属线的尺寸小于第一金属线的尺寸，且顶部金属层的密度大于第一金属层的密度，即顶部金属层的单位面积可布线的密度更大，且相对于传统电路布线系统至少减少了一层金属层及相应的光刻胶层，在提高了半导体集成化程度的同时，保证了器件性能的稳定，并减少了生产成本。
在其中一些实施例中，顶部金属层还包括顶部金属焊盘，于第一金属层沿第一方向远离衬底的一侧形成顶部金属层之后，还包括：于顶部金属层的顶面形成钝化层，钝化层内具有开口，开口暴露出部分顶部金属焊盘的顶面；于钝化层的开口内形成焊线衬垫，焊线衬垫与顶部金属焊盘欧姆接触。
在其中一些实施例中，钝化层开口的宽度小于顶部金属焊盘的宽度。
在其中一些实施例中，顶部金属焊盘的宽度大于顶部金属线的最大宽度。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请一实施例中提供的半导体结构截面示意图；
图2显示为本申请另一实施例中提供的半导体结构截面示意图；
图3显示为本申请一实施例中提供的半导体结构制备方法的流程示意图；
图4显示为本申请另一实施例中提供的半导体结构制备方法的流程示意图；
图5-图10显示为本申请一实施例中提供的半导体结构制备方法中各步骤所得的半导体结构截面示意图。
附图标记说明：
10、衬底；101、第一导电类型掺杂区域；102、第二导电类型掺杂区域；103、栅极有源区；11、栅极结构；111、栅导电层；112、栅介质层；12、第一介质层；13、第一金属层；131、第一金属线；14、第二介质层；15、顶部金属层；151、顶部金属线；152、顶部金属焊盘；16、顶部介质层；17、钝化层；18、金属材料层；19、掩膜材料层；20、掩膜层；21、焊线衬垫；25、第二金属层；26、第三介质层；27、顶端介质层；28、顶端衬垫层；281、顶端金属焊盘；29、保护层。
具体实施方式
为了便于理解本申请，下面将参考相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
随着集成电路制造技术的飞速发展，集成电路中包含巨大数量的半导体器件，在如此大规模的集成电路中，器件之间高可靠、高密度的连接不仅要在单层中进行，而且需要在多层之间进行，因此，通常利用多层互连结构对半导体器件进行连接，集成电路的金属化(metallization)工艺在集成电路发展中占据举足轻重的地位。一般而言，元件与元件之间是通过金属导线的形成来加以连接。通常形成金属导线的方法是在半导体基底上形成一层金属层，接着再在金属层上形成已图形化的光阻层，并以此图形化的光阻层为掩膜层，对金属层进行蚀刻工艺，以形成所需的金属导线。
然而，随着集成电路工艺按照摩尔定律等比例缩小，器件尺寸会快速缩小，而金属导线作为电路布线时，线宽或间距越小，单位面积可布线的密度就越高。但金属导线要减小线宽或间距，金属层的厚度不能太厚。因为金属导线厚度太厚，就需使用厚光刻胶，来避免在干刻蚀厚金属层时将光刻胶也刻蚀完，导致顶层金属版图的破坏，而厚光刻胶会造成光刻图案的解析度减低，无法曝光出小的金属线宽。另外，顶层金属导线还用于做成焊盘衬垫，使焊线将芯片与金属框架连接，而焊线衬垫对于金属层的厚度有要求，金属层的厚度太薄会导致焊接的可靠性不良。因此，亟需一种在保证金属导线密度更高、金属层的厚度在合适范围内的同时，还能保证焊盘衬垫的厚度更大的半导体结构，以提高焊接的可靠性以及芯片的质量。
作为示例，请参阅图1，本申请的一方面提供一种半导体结构，包括衬底10、栅极结构11、顶部金属层15及第一金属层13。其中，栅极结构11位于衬底10的顶面；顶部金属层15位于栅极结构11沿第一方向远离衬底10的一侧，顶部金属层15包括若干沿第二方向间隔排列的顶部金属线151；第一金属层13位于栅极结构11与顶部金属层15之间，第一金属层13包括若干沿第二方向间隔排列的第一金属线131；其中，顶部金属线151的最大线宽小于第一金属线131的最小线宽；相邻顶部金属线151的最大间距小于相邻第一金属线131的最小间距。
作为示例，第一方向可以为oy方向，第二方向可以为ox方向；或第一方向可以为ox方向，第二方向可以为oy方向。在本申请的实施例中，采用第一方向为oy方向，第二方向为ox方向。
作为示例，衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底类型，因此衬底10的类型不应限制本申请的保护范围。
于上述半导体结构中，顶部金属层15包括若干个沿第二方向排布的顶部金属线151，顶部金属线151的最大线宽小于第一金属线131的最小线宽，即顶部金属线151的尺寸相对于第一金属线131而减小，且相邻顶部金属线151的最大间距小于相邻第一金属线131的最小间距，即顶部金属层15的密度大于第一金属层13的密度。因此，本申请相对于第一金属层13以及传统技术中的顶部金属来说，减小了第一金属线131的线宽，使得单位面积可布线的密度增大，且由于单位面积可布线的密度增大，相对于传统电路布线系统至少减少了一层金属层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。
需要理解的是，本实施例中仅示出了第一金属层13及顶部金属层15的结构，本领域技术人员可以根据需要进行选择，在第一金属层13与顶部金属层15之间或其他区域还可以再设置一层或多层具备电连接性能的导电连接层。
作为示例，请继续参阅图1，在栅极结构11与第一金属层13之间还具有第一介质层12，第一金属层13与顶部金属层15之间还具有第二介质层14，以及在相邻顶部金属线151之间还具有顶部介质层16。其中，第一介质层12为ILD（Inter Layer Dielectric，层间介质层），作为栅极结构11与第一金属层13之间的隔离结构；第二介质层14及顶部金属层15为IMD（Inter Metal Dielectric，金属层间介质层），作为相邻两个金属层之间的隔离结构。第一介质层12、第二介质层14及顶部介质层16可以采用介电常数为3.9～4.0的SiO2（二氧化硅）材料形成。
作为示例，请继续参阅图1，顶部金属层15还包括顶部金属焊盘152，半导体结构还包括钝化层17及焊线衬垫21。其中，钝化层17位于顶部金属层15的顶面，钝化层17内具有开口，钝化层17的开口暴露出部分顶部金属焊盘152的顶面；焊线衬垫21位于钝化层17的开口内，且与顶部金属焊盘152欧姆接触。
作为示例，请参阅图1及图2，图2为传统技术中通常采用的电路布线方式所形成的半导体结构，其中，包括衬底10及衬底10内部的第一导电类型掺杂区域101及第二导电类型掺杂区域102，相同导电类型之间具有栅极有源区103，衬底10上方具有栅极结构11，栅极结构11包括栅导电层111及栅介质层112，栅极结构11沿第一方向远离衬底10的一侧分别具有第一金属层13、第二金属层25及顶端衬垫层28，顶端衬垫层28包括若干个顶端金属焊盘281，以及在顶端衬垫层28远离衬底10的一侧具有保护层29，保护层29的开口暴露出顶端金属焊盘281；另外，第二金属层25附近具有第三介质层26，顶端衬垫层28附近具有顶端介质层27。上述结构通过顶端衬垫层28中的顶端金属焊盘281将半导体器件与金属框架进行电连接，然而，在集成电路工艺尺寸进一步缩小后，顶端衬垫层28的尺寸已不能够满足集成化的需求；另外，由于顶端金属焊盘281具有一定的密度，顶端金属焊盘281的厚度过大会导致光刻过程中需要厚光刻胶以致图案不清晰且以致焊接效果不够好。请参阅图1，本申请中顶部金属层15包括顶部金属线151以及顶部金属焊盘152，顶部金属焊盘152的上方具有焊线衬垫21，且顶部金属焊盘152与焊线衬垫21电连接，即顶部金属焊盘152与焊线衬垫21一起构成了半导体器件与金属框架焊接的接触，顶部金属焊盘152与焊线衬垫21的厚度之和大于顶部金属线151的厚度，既保证了焊接质量，又使得顶部金属线151可以适当减小厚度及尺寸，以提高顶部金属层15的密度，提高电路的布线密度。
作为示例，钝化层17开口的宽度小于顶部金属焊盘152的宽度。钝化层17的开口使得焊线衬垫21的位置被限定在顶部金属焊盘152之上，且使得焊线衬垫21沿第二方向的宽度小于顶部金属焊盘152的宽度。具有开口的钝化层17为限定焊线衬垫21形成位置以及尺寸提供了参考，使得焊线衬垫21与顶部金属焊盘152一起作为半导体器件的焊接点，并且钝化层17能够保证其下方的金属层不被侵蚀，使金属层具有稳定性。
作为示例，顶部金属焊盘152的宽度大于顶部金属线151的最大宽度。由于顶部金属焊盘152与焊线衬垫21一起用于与外部的金属框架相连接，因此，与外部金属框架连接的宽度及横截面积尺寸不能过小，由于焊线衬垫21的宽度小于顶部金属焊盘152的宽度，且焊线衬垫21直接与外部金属框架欧姆接触，因此，顶部金属焊盘152的宽度大于顶部金属线151的最大宽度，能够在减小顶部金属线151尺寸、增大顶部金属层15密度的同时，保证焊线衬垫21具有足够的宽度以作为焊接点，提高焊接的稳定性及可靠性。
作为示例，衬底10内形成有沿第二方向间隔分布的掺杂区域；掺杂区域包括第一导电类型掺杂区域101及第二导电类型掺杂区域102。
作为示例，相邻的相同导电类型的掺杂区域之间具有栅极有源区103，栅极结构11位于栅极有源区103的正上方。
作为示例，在上述实施例中，第一导电类型为P型、第二导电类型为N型，或第一导电类型为N型、第二导电类型为P型。P型杂质离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼（BF2）离子及铟（In）离子等等中的任意一种或几种。N型杂质离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子一种或几种。
作为示例，栅极结构11包括栅导电层111及栅介质层112。其中，栅导电层111位于栅极有源区103的正上方；栅介质层112位于栅导电层111与衬底10之间，且覆盖衬底10的顶面。
作为示例，请参阅图3，本申请的另一方面提供一种半导体结构的制备方法，包括：
步骤S2：提供衬底；
步骤S4：于衬底的顶面形成栅极结构；
步骤S6：于栅极结构沿第一方向远离衬底的一侧形成第一金属层，第一金属层包括若干沿第二方向间隔排列的第一金属线；
步骤S8：于第一金属层沿第一方向远离衬底的一侧形成顶部金属层，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。
在步骤S2及步骤S4中，请参阅图3中的步骤S2、S4及图5，提供衬底10，衬底10内形成有沿第二方向间隔分布的掺杂区域；掺杂区域包括第一导电类型掺杂区域101及第二导电类型掺杂区域102，且相邻的相同导电类型的掺杂区域之间具有栅极有源区103，栅极结构11位于栅极有源区103的正上方。于衬底10的顶面形成栅极结构11，栅极结构11包括栅导电层111及栅介质层112。其中，栅导电层111位于栅极有源区103的正上方；栅介质层112位于栅导电层111与衬底10之间，且覆盖衬底10的顶面。
在步骤S6中，请参阅图3中的步骤S6及图5，于栅极结构11沿第一方向远离衬底10的一侧形成第一金属层13，第一金属层13包括若干沿第二方向间隔排列的第一金属线131。需要说明的是，在其他实施例中，第一金属层13与顶部金属层15之间还可以根据需要形成一层或多层金属层。
作为示例，请参阅图5，在步骤S6中，还可以包括：
步骤S61：于栅极结构11上形成顶面水平的第一介质层12，第一介质层12覆盖栅极结构11的上表面；
步骤S62：于第一介质层12上形成第一金属层13，第一金属层13包括若干沿第二方向间隔排列的第一金属线131。
在步骤S61中，第一介质层12的形成方法可以为：先沉积第一介质材料层，例如采用物理气相沉积（Physical Vapor Deposition，PVD）、化学气相沉积（Chemical VaporDeposition，CVD）及原子层沉积（Atomic Layer Deposition，ALD）等工艺中任一种或多种，再用CMP（Chemical Mechanical Polishing，化学机械抛光）工艺平坦化第一介质层12的表面。
在步骤S8中，请参阅图3中的步骤S8及图10，于第一金属层13沿第一方向远离衬底10的一侧形成顶部金属层15，顶部金属层15包括若干沿第二方向间隔排列的顶部金属线151；其中，顶部金属线151的最大线宽小于第一金属线131的最小线宽；相邻顶部金属线151的最大间距小于相邻第一金属线131的最小间距，以减小顶部金属线151的尺寸并提高顶部金属层15的布线密度，可以至少节省一层金属层，并因此节省相应的光刻胶层，以提高电路集成化程度并减小芯片的生产成本。
作为示例，请参阅图5，在步骤S8中，还可以包括：
步骤S81：于第一金属层13上形成顶面水平的第二介质层14，第二介质层14覆盖第一金属层13的上表面；
步骤S82：于第二介质层14上形成顶部金属层15，顶部金属层15包括若干沿第二方向间隔排列的顶部金属线151。
于上述半导体结构的制备方法中，栅极结构11沿第一方向远离衬底10的一侧形成有第一金属层13及顶部金属层15，第一金属层13包括若干沿第二方向间隔排列的第一金属线131，顶部金属层15包括沿第二方向间隔排列的若干顶部金属线151。其中，顶部金属线151的尺寸小于第一金属线131的尺寸，且顶部金属层15的密度大于第一金属层13的密度，即顶部金属层15的单位面积可布线的密度更大，且相对于传统电路布线系统至少减少了一层金属层，在提高了半导体集成化程度的同时，保证了器件性能的稳定，并减少了生产成本。
作为示例，请参阅图4，顶部金属层还包括顶部金属焊盘，于第一金属层沿第一方向远离衬底的一侧形成顶部金属层之后，还包括：
步骤S10：于顶部金属层的顶面形成钝化层，钝化层内具有开口，开口暴露出部分顶部金属焊盘的顶面；
步骤S12：于钝化层的开口内形成焊线衬垫，焊线衬垫与顶部金属焊盘欧姆接触。
在步骤S10中，请参阅图4中的步骤10及图5，于顶部金属层15的顶面形成钝化层17，钝化层17内具有开口，开口暴露出部分顶部金属焊盘152的顶面，以定义焊线衬垫21的宽度及位置。
在步骤S12中，请参阅图4中的步骤12及图10，于钝化层17的开口内形成焊线衬垫21，焊线衬垫21与顶部金属焊盘152欧姆接触，以增大焊接盘的厚度，提高焊接的可靠性及质量。
作为示例，在步骤S12中，还可以包括：
步骤S121：于钝化层上方及顶部金属焊盘上方形成金属材料层，金属材料层覆盖钝化层的表面以及开口暴露出的顶部金属焊盘的表面；
步骤S122：于金属材料层表面形成掩膜材料层，掩膜材料层覆盖金属材料层的表面；
步骤S123：刻蚀掩膜材料层，保留位于开口内的掩膜材料层以形成掩膜层；
步骤S124：以掩膜层为掩膜，刻蚀金属材料层，保留位于掩膜层下方的金属材料层以形成焊线衬垫；去除掩膜层。
在步骤S121中，请参阅图6，于钝化层17上方及顶部金属焊盘152上方形成金属材料层18，金属材料层18覆盖钝化层17的表面以及开口暴露出的顶部金属焊盘152的表面。
在步骤S122中，请参阅图7，于金属材料层18表面形成掩膜材料层19，掩膜材料层19覆盖金属材料层18的表面。掩膜材料层19的形成过程可以包括涂布光刻胶、烘烤光刻胶等。
在步骤S123中，请参阅图8，刻蚀掩膜材料层19，保留位于开口内的掩膜材料层19以形成掩膜层20。刻蚀掩膜材料层19的工艺可以包括等离子体（Plasma）刻蚀技术。
在步骤S124中，请参阅图9及图10，以掩膜层20为掩膜，刻蚀金属材料层18，保留位于掩膜层20下方的金属材料层18以形成焊线衬垫21；去除掩膜层20。刻蚀金属材料层18的工艺可以为等离子体刻蚀；去除掩膜层20的工艺可以采用湿法刻蚀工艺。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
作为示例，请继续参阅图10，钝化层17开口的宽度小于顶部金属焊盘152的宽度。具有开口的钝化层17为限定焊线衬垫21形成位置以及尺寸提供了限定，使得焊线衬垫21与顶部金属焊盘152一起作为半导体器件的焊接点，并且钝化层17能够保证其下方的金属层不被侵蚀，使金属层具有稳定性。
作为示例，请继续参阅图10，顶部金属焊盘152的宽度大于顶部金属线151的最大宽度。由于顶部金属焊盘152与焊线衬垫21一起用于与外部的金属框架相连接，因此，与外部金属框架连接的宽度及横截面积尺寸不能过小，由于焊线衬垫21的宽度小于顶部金属焊盘152的宽度，且焊线衬垫21直接与外部金属框架欧姆接触，因此，顶部金属焊盘152的宽度大于顶部金属线151的最大宽度，能够在减小顶部金属线151尺寸、增大顶部金属层15密度的同时，保证焊线衬垫21具有足够的宽度以作为焊接点，提高焊接的稳定性及可靠性。
于上述半导体结构及其制备方法中，顶部金属线的尺寸相对于第一金属线而减小，且顶部金属层的密度大于第一金属层的密度。因此，本申请使得单位面积可布线的密度增大，进而相对于传统电路布线系统可以减少了一层金属层以及相应的光刻胶层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。另外，顶部金属焊盘与焊线衬垫一起构成了半导体器件与金属框架焊接的接触，顶部金属焊盘与焊线衬垫的厚度之和大于顶部金属线的厚度，保证了焊接质量。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底的顶面；
顶部金属层，位于所述栅极结构沿第一方向远离所述衬底的一侧，所述顶部金属层包括顶部金属焊盘以及若干沿第二方向间隔排列的顶部金属线，以减少金属层数量；
第一金属层，位于所述栅极结构与所述顶部金属层之间，所述第一金属层包括若干沿所述第二方向间隔排列的第一金属线；
其中，所述顶部金属线的最大线宽小于所述第一金属线的最小线宽；
相邻所述顶部金属线的最大间距小于相邻所述第一金属线的最小间距；
所述顶部金属焊盘的宽度大于所述顶部金属线的最大宽度。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
钝化层，位于所述顶部金属层的顶面，所述钝化层内具有开口，所述开口暴露出部分所述顶部金属焊盘的顶面；
焊线衬垫，位于所述开口内，且与所述顶部金属焊盘欧姆接触。
3.根据权利要求2所述的半导体结构，其特征在于，所述钝化层开口的宽度小于所述顶部金属焊盘的宽度。
4.根据权利要求3所述的半导体结构，其特征在于，在所述栅极结构与所述第一金属层之间还具有第一介质层，在所述第一金属层与所述顶部金属层之间还具有第二介质层，在相邻所述顶部金属线之间还具有顶部介质层。
5.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述衬底内形成有沿所述第二方向间隔分布的掺杂区域；所述掺杂区域包括第一导电类型掺杂区域及第二导电类型掺杂区域。
6.根据权利要求5所述的半导体结构，其特征在于，相邻的相同导电类型的掺杂区域之间具有栅极有源区，所述栅极结构位于所述栅极有源区的正上方。
7.根据权利要求6所述的半导体结构，其特征在于，所述栅极结构包括：
栅导电层，位于所述栅极有源区的正上方；
栅介质层，位于所述栅导电层与所述衬底之间，且覆盖所述衬底的顶面。
8.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底的顶面形成栅极结构；
于所述栅极结构沿第一方向远离所述衬底的一侧形成第一金属层，所述第一金属层包括若干沿第二方向间隔排列的第一金属线；
于所述第一金属层沿所述第一方向远离所述衬底的一侧形成顶部金属层，所述顶部金属层包括顶部金属焊盘以及若干沿所述第二方向间隔排列的顶部金属线，以减少金属层数量；
其中，所述顶部金属线的最大线宽小于所述第一金属线的最小线宽；
相邻所述顶部金属线的最大间距小于相邻所述第一金属线的最小间距；
所述顶部金属焊盘的宽度大于所述顶部金属线的最大宽度。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述第一金属层沿第一方向远离所述衬底的一侧形成顶部金属层之后，还包括：
于所述顶部金属层的顶面形成钝化层，所述钝化层内具有开口，所述开口暴露出部分所述顶部金属焊盘的顶面；
于所述开口内形成焊线衬垫，所述焊线衬垫与所述顶部金属焊盘欧姆接触。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述钝化层开口的宽度小于所述顶部金属焊盘的宽度。
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