CN116454061A - 一种半导体结构以及版图 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000000737 periodic effect Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 238000012360 testing method Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 102100033328 Ankyrin repeat domain-containing protein 42 Human genes 0.000 description 3
- 101000732369 Homo sapiens Ankyrin repeat domain-containing protein 42 Proteins 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本公开提供了一种半导体结构及版图，半导体结构包括：位于衬底上的多个分立的有源区；位于有源区上方的互连层，互连层包括多个分立的互连线；其中，互连线通过连接插塞与多个有源区相连。本公开实施例所提供的半导体结构，互连线通过连接插塞与多个有源区相连，使互连线的宽度和长度尺寸能够设置为大于有源区的尺寸，并降低了互连线的密集程度，从而降低形成互连线的工艺难度，在衬底上形成与有源区电连接的互连线更加容易。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构以及版图。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，多层金属互连技术广泛使用。随着集成电路芯片中器件特征尺寸的不断缩小，半导体结构中的有源区的宽度尺寸不断缩小并且越加密集。而由于诸多因素的限制，利用光刻工艺所形成沟槽具有最小间距(minimum pitch)，即沟槽的最小间距受光刻工艺的影响。但是，随着集成电路向尺寸更小、密度更高的方向发展，光刻工艺会限制相邻两个沟槽之间间距的进一步缩小，限制了金属互连线密度的进一步缩小。因此，利用金属互连线直接与半导体结构中的有源区一一对应的接出做WAT测试(Wafer Acceptance Test，晶圆可接受度测试)，变得非常困难。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构，包括：位于衬底上的多个分立的有源区；位于所述有源区上方的互连层，所述互连层包括多个分立的互连线；其中，所述互连线通过连接插塞与多个所述有源区相连。
根据本公开的一些实施例，所述有源区位于有源区阵列中；所述互连线位于互连线阵列中。
根据本公开的一些实施例，所述有源区在所述有源区阵列中呈交错排列；所述互连线在所述互连线阵列中呈交错排列。
根据本公开的一些实施例，所述有源区沿第一方向延伸；所述互连线沿第二方向延伸；所述第一方向和所述第二方向的夹角范围包15°～25°。
根据本公开的一些实施例，所述互连线之间的间隔小于所述有源区的周期间距；所述互连线的宽度大于2倍所述有源区的周期间距。
根据本公开的一些实施例，所述互连线通过两个所述连接插塞分别与两个所述有源区的端部相连。
根据本公开的一些实施例，两个所述连接插塞分别位于所述互连线端部的两侧。
根据本公开的一些实施例，多个所述互连线的端部连成一排。
根据本公开的一些实施例，相邻两个所述互连线上的相邻的两个所述连接插塞的周期间距与所述有源区的周期间距相同。(备注：有源区的周期间距为相邻两个有源区沿垂直有源区延伸方向上的有源区中心线之间的距离，连接插塞的周期间距为连接插塞中心之间的距离)
本公开还提供了一种用于制造半导体结构的版图，包括：第一版图，所述第一版图包括多个分立的有源区图案；第二版图，所述第二版图包括多个分立的互连线图案；第三版图，所述第三版图包括多个连接插塞图案；其中，所述互连线图案设置成用于通过多个所述连接插塞图案与所述有源区图案相连。
根据本公开的一些实施例，多个所述分立的有源区图案位于有源区图案阵列中，且呈交错排列；多个所述分立的互连线图案位于互连线阵列中，且呈交错排列。
根据本公开的一些实施例，所述互连线图案之间的间隔小于所述有源区图案的周期间距；所述互连线图案的宽度大于2倍所述有源区图案的周期间距。
根据本公开的一些实施例，所述第二版图包括第二一子版图和第二二子版图；所述第二一子版图包括多个间隔排列的线条图案；所述第二二子版图包括多个错位排列的矩形图案或方形图案。
根据本公开的一些实施例，所述线条图案之间的间隔大于所述线条图案的线宽；所述矩形图案或方形图案的间隔小于所述互连线图案的间隔，且所述矩形图案或方形图案沿所述线条图案的宽度方向的尺寸大于或等于所述线条图案的线宽。
根据本公开的一些实施例，所述矩形图案或方形图案设置成部分与所述线条图案相交。
本公开实施例所提供的半导体结构，互连线通过连接插塞与多个有源区相连，使互连线的宽度和长度尺寸能够设置为大于有源区的尺寸，并降低了互连线的密集程度，从而降低形成互连线的工艺难度，在衬底上形成与有源区电连接的互连线更加容易，方便对有源区进行WAT测试。在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1示出了根据本公开的一些示例性的实施例提供的半导体结构的示意图；
图2示出了根据本公开的一些示例性的实施例提供的半导体结构的示意图；
图3示出了根据本公开的一些示例性的实施例提供的第一版图的示意图；
图4示出了根据本公开的一些示例性的实施例提供的第二一子版图的示意图；
图5示出了根据本公开的一些示例性的实施例提供的第二二子版图的示意图；
图6A示出了根据本公开的一些示例性的实施例提供的通过第二一子版图形成第一掩膜层的半导体结构的示意图；
图6B示出了根据本公开的一些示例性的实施例提供的沉积侧壁层的半导体结构的示意图；
图6C示出了根据本公开的一些示例性的实施例提供的形成第三掩膜层的半导体结构的示意图；
图6D示出了根据本公开的一些示例性的实施例提供的形成金属互连线的半导体结构的示意图；
图6E示出了根据本公开的一些示例性的实施例提供的通过第二二子版图切割金属互连线的示意图；
图7示出了根据本公开的一些示例性的实施例提供的第二版图的示意图；
图8示出了根据本公开的一些示例性的实施例提供的半导体结构的结构示意图；
图9示出了根据本公开的一些示例性的实施例提供的第三版图的示意图；
图10示出了根据本公开的一些示例性的实施例提供的根据第二一子版图形成第一掩膜层的半导体结构的示意图；
图11示出了根据本公开的一些示例性的实施例提供的沉积侧壁层的半导体结构的示意图；
图12示出了根据本公开的一些示例性的实施例提供的沉积第二掩膜层的半导体结构的示意图；
图13示出了根据本公开的一些示例性的实施例提供的形成第三掩膜层的半导体结构的示意图；
图14示出了根据本公开的一些示例性的实施例提供的刻蚀侧壁层和互连层的半导体结构的示意图；
图15示出了根据本公开的一些示例性的实施例提供的去除第一掩膜层、侧壁层、第三掩膜层的半导体结构的示意图；
图16示出了根据本公开的一些示例性的实施例提供的半导体结构的示意图。
10、有源区；20、互连层；201、金属互连线；
21、互连线；22、连接插塞；30、衬底；401、第一掩膜层；402、侧壁层；403、第二掩膜层；404、第三掩膜层；100、第一版图；200、第二版图；210、第二一子版图；220、第二二子版图；2201、矩形图案；2101、线条图案；300、第三版图300。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
随着集成电路芯片中器件特征尺寸的不断缩小，半导体结构中的有源区的宽度尺寸不断缩小，有源区的宽度小于50nm，有源区的周期间距小于90nm。而光刻工艺会限制相邻两个沟槽之间间距的进一步缩小，因而限制了相邻两个金属互连线之间间距的进一步缩小，也限制了金属互连线密度的进一步缩小。因此，利用金属互连线直接与半导体结构中的有源区一一对应的接出做WAT测试(Wafer Acceptance Test，晶圆可接受度测试)，变得非常困难。
为解决上述问题，本公开提出了一种半导体结构，半导体结构包括位于衬底上的多个分立的有源区；位于有源区上方的互连层，互连层包括多个分立的互连线；其中，互连线通过连接插塞与多个有源区相连，使互连线的宽度和长度尺寸能够设置为大于有源区的尺寸，并降低互连线的密集程度，从而降低设置互连线的工艺难度，更加容易地通过互连线将有源区接出做WAT测试。
下面结合图1-图7对半导体结构进行介绍。
本公开一示例性实施例提供了一种半导体结构，如图1所示，包括位于衬底30上的多个分立的有源区10，位于有源区10上方的互连层，互连层包括多个分立的互连线21。其中，互连线21通过连接插塞22与多个有源区10相连，使互连线21的宽度和长度尺寸能够设置为大于有源区10的尺寸，并降低互连线21的密集程度，从而降低设置互连线21的工艺难度，更加容易地通过互连线21将有源区10接出做WAT测试。
衬底30可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等，根据器件的实际需求，可以选择合适的半导体材料作为衬底30，在此不作限定。在该实施例中，衬底30为单晶硅衬底。有源区10的导电类型取决于掺杂剂的种类。若向衬底30中掺杂磷(P)、砷(As)或其他合适的n型掺杂剂，则有源区的导电类型为N型，若向衬底30中掺杂硼(B)、镓(Ga)或其他合适的p型掺杂剂，则有源区的导电类型为P型。
其中，互连线21的材质为金属材质，包括但不限于铝、铜、银。本实施例中，互连线21通过自对准反相构图技术(Self aligned Reverse Patterning，SARP)工艺形成，以获取更为密集的互连线阵列，进一步缩小互连线21的尺寸，使互连线21的分布更加密集，以利于互连线阵列与宽度尺寸不断缩小并且越加密集的有源区阵列相匹配，利用互连线21将有源区10接出。
本实施例中，有源区10位于有源区阵列中，并且有源区10在有源区阵列中呈交错排列。具体地，有源区10呈长条形，沿有源区10的长度方向，有源区10间隔排列。沿有源区10的宽度方向，任意相邻的两个有源区10之间交错设置，使半导体结构中的有源区10布局更加密集。
互连线21位于互连线阵列中，且互连线21在互连线阵列中交错排列。在垂直于有源区阵列的排布平面的视角中，互连线21也呈长条形状，沿互连线21的长度方向，互连线21间隔排列。沿互连线21的宽度方向，任意相邻的两个互连线21之间交错设置，使每个互连线21能够规律的对应多个有源区10，同时满足增大器件密度的原则，将互连线阵列中覆盖的所有有源区10通过互连线21接触，以便做WAT测试。在一些实施例中，互连线21也可以呈平行四边形，或正方形。
在一个示例性实施例中，如图1所示，有源区10沿第一方向延伸；互连线21沿第二方向延伸；第一方向和第二方向的夹角a范围为15°～25°。第一方向为有源区10的长度延伸的方向，第二方向为互连线21的长度延伸的方向。
在一个示例性实施例中，如图2所示，互连线21之间的间隔小于有源区10的周期间距；有源区10的周期间距为相邻两个有源区10沿垂直有源区10延伸方向上的有源区10中心线之间的距离。图2中所示的H即为有源区10的周期间距。互连线21之间的间隔为相邻两个互连线21沿垂直于互连线长度延伸方向上相邻边界的距离，图2中所示h为互连线21之间的间隔。互连线21的宽度大于2倍有源区10的周期间距。其中，互连线21的宽度大于2倍有源区10的周期间距，使得沿互连线21沿第二方向延伸时，至少确保互连线21能够覆盖两个相邻行的有源区10，以便于使每个互连线21至少与两个有源区10通过连接插塞22相连，所述行的方向为所述有源区10的宽度方向。互连线21之间的间隔小于有源区10的周期间隔，使互连线21沿第二方向延伸时，能够避免一些有源区10完全位于互连线21之间的间隔内，有源区10均能与互连线21连接，使互连线21与有源区10之间的布局分布更加合理，避免存在互连线21未能覆盖有源区10而造成有源区10未通过互连线21接出的情况。
在一个示例性实施例中，如图1所示，每个互连线21均通过两个连接插塞22分别与上述两个有源区10的端部相连，相对于将每个互连线21与一个有源区10通过连接插塞22相连的方式，以两个有源区10为一个布线单元，使互连线21被配置为具有较大的宽度尺寸，并且降低了互连线21的设置密度，从而降低了互连线21的形成工艺难度，以利于将宽度尺寸不断缩小并且越加密集的有源区10通过互连线21接出。其中，将连接插塞22设置在有源区10的端部位置，以利于每个互连线21均与两个有源区10通过两个连接插塞22相连，位于同一互连线21上的两个连接插塞22为一个单元。两个连接插塞22分别位于互连线21端部的两侧，即连接插塞22分别位于靠近互连线21宽度方向的两边边界，相邻两个互连线21上的相邻的两个连接插塞22的周期间距与有源区10的周期间距相同。如图2所示，连接插塞22的周期间距L为连接插塞22中心之间的距离。
在一个示例性实施例中，如图8所示，把相邻两个有源区10作为一个布线单元，根据有源区阵列的间距尺寸评估最小的互连线21的布线间距尺寸，兼顾设计规则的要求，在相邻两个有源区10上分别设置两个连接插塞22，使相邻两个互连线21上的相邻的两个连接插塞22的周期间距与有源区10的周期间距相同，并且互连线21的宽度至少能够覆盖作为一个布线单元的两个有源区10上的两个连接插塞22，从而得到互连线21的宽度尺寸和间距尺寸范围，通过自对准双重成像技术(Self-aligned Double Patterning,SADP)工艺形成互连线阵列。
在一些示例性实施例中，每个互连线21通过多个连接插塞22与多个有源区10的端部电连接。例如，在一个实施例中，如图2所示，每个互连线21通过3个连接插塞22与3个有源区10的端部相连。以三个有源区10为一个布线单元，使互连线21能够被配置为具有较大的宽度尺寸，并且进一步降低了互连线21的设置密度，降低了互连线21的形成工艺难度，以利于将有源区10通过互连线21接出。
在一些示例性实施例中，如图7所示，多个互连线21的端部连成一排，其工艺角度便于形成互连线，同时保证较高的器件密度。
在一些示例性实施例中，如图16所示，多个连接插塞22连成一排，其工艺角度便于形成连接插塞，保证有源区与互连线的接触。
本公开提供一种用于制造半导体结构的版图，如图3-图7和图9所示，参照图1，版图包括第一版图100、第二版图200和第三版图300，第一版图100包括多个分立的有源区图案，第一版图100用于在衬底30上沉积有源区10。第二版图200包括多个分立的互连线图案，第二版图200用于在衬底30上方的互连层中形成多个分立的互连线21。第三版图300包括多个连接插塞图案，用于在有源区10上形成连接插塞22。其中，互连线图案设置成用于通过多个连接插塞图案与有源区图案相连，以通过连接插塞22实现互连线21与有源区10电连接，从而将有源区10接出。可以是有源区图案的投影与互连线图案的投影具有第一重叠区域；连接插塞图案的投影与第一重叠区域投影部分重叠。也可以是其他任何方式使得互连线图案通过多个连接插塞图案与有源区图案相连。如图9所述，第三版图300中的多个连接插塞图案连成一排，其工艺角度便于形成连接插塞，保证有源区与互连线的接触。
本实施例中，如图3所示，多个分立的有源区图案位于有源区图案阵列中，且多个分立的有源区图案交错排列。具体地，有源区图案呈长条形状，沿有源区图案的长度方向，有源区图案呈一字间隔地排列。沿有源区图案的宽度方向，任意相邻的两个有源区图案之间交错设置。
互连线图案位于互连线阵列中，且互连线图案在互连线阵列中交错排列。互连线图案呈长条状，沿互连线图案的长度方向，互连线图案呈一字间隔地排列。沿互连线图案的宽度方向，任意相邻的两个互连线图案之间交错设置，使每个互连线图案能够规律的对应多个有源区图案，从而将互连线阵列中覆盖的所有有源区通过互连线接触，以便做WAT测试。
本实施例中，互连线图案之间的间隔小于有源区图案的周期间距；互连线图案的宽度大于2倍有源区图案的周期间距。其中，有源区图案的周期间距为相邻两个有源区图案沿垂直有源区图案的长度延伸方向上的有源区图案中心线之间的距离。互连线图案的宽度大于2倍有源区图案的周期间距，使得互连线图案沿第二方向延伸时，至少确保互连线图案能够覆盖沿有源区图案的宽度方向相邻两个有源区图案。互连线图案之间的间隔小于有源区图案的周期间隔，使互连线图案在沿第二方向延伸时，能够避免一些有源区图案完全位于互连线图案之间的间隔内，以合理布局互连线与有源区之间的分布，避免存在互连线未能覆盖有源区而造成有源区未通过互连线接出的情况。
本实施例中，如图4-图7所示，第二版图200包括第二一子版图210和第二二子版图220，第二一子版图210包括多个间隔排列的线条图案2101，第二二子版图220包括多个错位排列的矩形图案或方形图案，第二一子版图210和第二二子版图220用于在衬底30上形成互连线21。
其中，图6A-6E以及图7是第二一子版图通过SARP工艺及第二二子版图剪切形成第二版图的示意图。具体地，图6A为通过第二一子版图形成第一掩膜层；图6B为在第一掩膜层的侧壁沉积侧壁层；图6C为在侧壁层之间形成第三掩膜层；图6D为以第一掩膜层和第三掩膜层为掩膜刻蚀侧壁层以及互连层形成金属互连线；图6E为通过第二二子版图切割金属互连线；图7为最终形成的互连线图案。其中，图10与图6A对应，图11与图6B对应，图13与图6C对应，图15与图6D对应。具体地，如图6A与图10所示，第二一子版图210用于在衬底30的互连层20上形成呈间隔排列的线条形状的第一掩膜层401，线条图案之间的间隔大于线条图案的线宽，使第一掩膜层401之间的间隔大于第一掩膜层401的宽度，以降低利用光刻工艺形成第一掩膜层401的工艺难度。利用自对准反相构图技术(Self aligned ReversePatterning，SARP)工艺，将第一掩膜层401加倍。如图6B与图11所示，形成第一掩膜层401后在第一掩膜层401的侧壁沉积侧壁层402。如图12所示，在侧壁层402上沉积第二掩膜层403。如图6C与图13所示，对第二掩膜层403减薄至露出侧壁层402形成第三掩膜层404，从而实现将第一掩膜层401加倍。如图6D与图14所示以及图15所示，以第一掩膜层401和第三掩膜层404为掩膜刻蚀侧壁层402和互连层20，形成多个间隔排列的呈线条形状的金属互连线201，以获取更加密集的金属互连线201。去除第一掩膜层401、侧壁层402、第三掩膜层404；如图6E所示，利用第二二子版图220将线条形状的金属互连线201切断，形成互连线阵列。具体地，第二二子版图220中的矩形图案或方形图案设置成部分与线条图案相交，矩形图案或方形图案的间隔小于互连线图案的间隔，矩形图案或方形图案沿线条图案的宽度方向的尺寸大于或等于线条图案的线宽，使矩形图案或方形图案能够沿金属互连线201的宽度方向完全将金属互连线201覆盖，以确保能够利用第二二子版图220将金属互连线201完全切断，从而使每个金属互连线201形成多段互连线21。矩形图案或方形图案错位排列，使最终形成的互连线阵列中的互连线21错位排列，其工艺角度便于形成互连线，同时保证较高的器件密度。
本实施例中，第一掩膜层401和第三掩膜层404的宽度相等，以使最终形成的互连线的宽度相等。其中，线条图案之间的间隔即为第一掩膜层401的宽度和两倍的侧壁层402厚度之和，而侧壁层402的厚度与相邻两个互连线21的间隔h相等，因此，线条图案之间的间隔为互连线21的宽度与2h之和。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (16)
1.一种半导体结构，其特征在于，包括：
位于衬底上的多个分立的有源区；
位于所述有源区上方的互连层，所述互连层包括多个分立的互连线；
其中，所述互连线通过连接插塞与多个所述有源区相连。
2.根据权利要求1所述的半导体结构，其特征在于，
所述有源区位于有源区阵列中；
所述互连线位于互连线阵列中。
3.根据权利要求2所述的半导体结构，其特征在于，
所述有源区在所述有源区阵列中呈交错排列；
所述互连线在所述互连线阵列中呈交错排列。
4.根据权利要求3所述的半导体结构，其特征在于，
所述有源区沿第一方向延伸；
所述互连线沿第二方向延伸；
所述第一方向和所述第二方向的夹角范围包15°～25°。
5.根据权利要求3所述的半导体结构，其特征在于，
所述互连线之间的间隔小于所述有源区的周期间距；
所述互连线的宽度大于2倍所述有源区的周期间距。
6.根据权利要求5所述的半导体结构，其特征在于，
所述互连线通过两个所述连接插塞分别与两个所述有源区的端部相连。
7.根据权利要求6所述的半导体结构，其特征在于，
两个所述连接插塞分别位于所述互连线端部的两侧。
8.根据权利要求6所述的半导体结构，其特征在于，
多个所述互连线的端部连成一排。
9.根据权利要求6所述的半导体结构，其特征在于，
多个所述连接插塞连成一排。
10.根据权利要求7所述的半导体结构，其特征在于，
相邻两个所述互连线上的相邻的两个所述连接插塞的周期间距与所述有源区的周期间距相同。
11.一种用于制造半导体结构的版图，其特征在于，包括：
第一版图，所述第一版图包括多个分立的有源区图案；
第二版图，所述第二版图包括多个分立的互连线图案；
第三版图，所述第三版图包括多个连接插塞图案；
其中，所述互连线图案设置成用于通过多个所述连接插塞图案与所述有源区图案相连。
12.根据如权利要求11所述的版图，其特征在于，
多个所述分立的有源区图案位于有源区图案阵列中，且呈交错排列；
多个所述分立的互连线图案位于互连线阵列中，且呈交错排列。
13.根据如权利要求11所述的版图，其特征在于，
所述互连线图案之间的间隔小于所述有源区图案的周期间距；
所述互连线图案的宽度大于2倍所述有源区图案的周期间距。
14.根据如权利要求11所述的版图，其特征在于，
所述第二版图包括第二一子版图和第二二子版图；
所述第二一子版图包括多个间隔排列的线条图案；
所述第二二子版图包括多个错位排列的矩形图案或方形图案。
15.根据如权利要求14所述的版图，其特征在于，
所述线条图案之间的间隔大于所述线条图案的线宽；
所述矩形图案或方形图案的间隔小于所述互连线图案的间隔，且
所述矩形图案或方形图案沿所述线条图案的宽度方向的尺寸大于或等于所述线条图案的线宽。
16.根据如权利要求15所述的版图，其特征在于，所述矩形图案或方形图案设置成部分与所述线条图案相交。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210016010.9A CN116454061A (zh) | 2022-01-07 | 2022-01-07 | 一种半导体结构以及版图 |
| PCT/CN2022/075754 WO2023130526A1 (zh) | 2022-01-07 | 2022-02-10 | 一种半导体结构以及版图 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210016010.9A CN116454061A (zh) | 2022-01-07 | 2022-01-07 | 一种半导体结构以及版图 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116454061A true CN116454061A (zh) | 2023-07-18 |
Family
ID=87072985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210016010.9A Pending CN116454061A (zh) | 2022-01-07 | 2022-01-07 | 一种半导体结构以及版图 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116454061A (zh) |
| WO (1) | WO2023130526A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116611391B (zh) * | 2023-07-19 | 2023-10-10 | 湖北江城芯片中试服务有限公司 | 一种半导体版图及其布局方法 |
| CN118039638B (zh) * | 2024-04-11 | 2024-07-05 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465614B (zh) * | 2013-09-18 | 2017-02-22 | 中芯国际集成电路制造(上海)有限公司 | 测试结构和对应的测试方法 |
| CN103871964B (zh) * | 2014-03-11 | 2016-11-02 | 上海华虹宏力半导体制造有限公司 | 互连线结构及其形成方法 |
| KR20150134493A (ko) * | 2014-05-21 | 2015-12-02 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
| KR20160001412A (ko) * | 2014-06-27 | 2016-01-06 | 삼성전자주식회사 | 연결 배선을 포함하는 반도체 소자 |
| CN106783855B (zh) * | 2017-03-29 | 2018-03-02 | 睿力集成电路有限公司 | 半导体存储器件及其制作方法 |
| CN110993584A (zh) * | 2019-11-22 | 2020-04-10 | 福建省晋华集成电路有限公司 | 半导体存储器件 |
-
2022
- 2022-01-07 CN CN202210016010.9A patent/CN116454061A/zh active Pending
- 2022-02-10 WO PCT/CN2022/075754 patent/WO2023130526A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023130526A1 (zh) | 2023-07-13 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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