KR20150069423A - 반도체 메모리소자의 패드 레이아웃 및 그 형성방법 - Google Patents

반도체 메모리소자의 패드 레이아웃 및 그 형성방법 Download PDF

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KR20150069423A
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Abstract

반도체 메모리소자의 패드 레이아웃은, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제1 배선패턴들과, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제2 배선패턴들과, 제1 배선패턴들의 각각의 단부로부터 연장되는 제1 연결패턴과, 제2 배선패턴들의 각각의 단부로부터 연장되는 제2 연결패턴과, 그리고 제1 연결패턴의 단부 및 제2 연결패턴의 단부에서 상호 대향되도록 배치되는 제1 패드 및 제2 패드로 이루어지는 패드 그룹을 포함하며, 패드 그룹은, 제1 배선패턴들 및 제2 배선패턴들 사이에서 제1 방향을 따라 가로지르는 경계선 위에 배치되는 패드 그룹과 경계선 아래에 배치되는 패드 그룹을 포함하고, 경계선 위에 배치되는 패드 그룹과 경계선 아래에 배치되는 패드 그룹이 제1 방향을 따라 교대로 배치된다.

Description

반도체 메모리소자의 패드 레이아웃 및 그 형성방법{Pad layout in semiconductor memory device and method of fabricating the same}
본 출원은 반도체 메모리소자의 패드 레이아웃 및 그 형성방법에 관한 것이다.
낸드 플래시(NAND flash)와 같은 메모리소자는 복수개의 메모리 셀들이 직렬로 연결된 구조를 갖는다. 최근 집적도 증가 요구에 따라 낸드 플래시 메모리소자의 디자인 룰(design rule)을 더욱 감소시킬 필요가 있다. 이와 같은 필요에 따라 낸드 플래시 메모리소자를 구성하는 여러 패턴들의 최소 피치(pitch)가 크게 감소하고 있다. 이와 같이 감소된 디자인 룰에 따르는 미세 패턴들을 구현하기 위해 다양한 패턴 형성 방법들이 적용되고 있다.
특히 지금까지 개발된 노광 장비 및 노광 기술만으로는 구현하기 어려운 작은 피치의 셀 어레이 구조를 구현하기 위하여 이중 패터닝(double patterning) 기술과 스페이서 패터닝(spacer patterning) 기술이 제안된 바 있다. 이중 패터닝 기술에서는 1차 패턴들을 형성한 후 형성된 1차 패턴들 사이에 2차 패턴을 형성한다. 이중 패터닝 기술 중에서 1차 패턴에 의해 자기정렬로 2차 패턴을 형성할 수 있는 자기정렬 이중패터닝(SADP; Self Aligned Double Patterning) 기술이 사용될 수 있다. 스페이서 패터닝 기술에서는 패턴 형성을 위한 하드마스크층패턴을 스페이서 형성 공정을 이용하여 형성한다. 스페이서 패터닝 기술을 적용할 경우 커팅 마스크(cutting mask)가 사용되며, 배선패턴에 컨택을 형성하기 위한 패드를 위한 마스크가 사용된다. 컨택의 미스얼라인 방지를 위해 패드가 충분한 크기를 갖도록 하여야 하는데 이로 인해 배선패턴의 길이가 늘어나고, 이는 메모리소자 전체의 면적을 증가시키는 원인으로 작용하고 있다.
본 출원이 해결하고자 하는 과제는, 패드의 크기를 줄이지 않고도 패드가 배치되는 영역의 면적을 줄일 수 있도록 하는 반도체 메모리소자의 패드 레이아웃 및 그 형성방법을 제공하는 것이다.
일 예에 따른 반도체 메모리소자의 패드 레이아웃은, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제1 배선패턴들과, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제2 배선패턴들과, 제1 배선패턴들의 각각의 단부로부터 연장되는 제1 연결패턴과, 제2 배선패턴들의 각각의 단부로부터 연장되는 제2 연결패턴과, 그리고 제1 연결패턴의 단부 및 제2 연결패턴의 단부에서 상호 대향되도록 배치되는 제1 패드 및 제2 패드로 이루어지는 패드 그룹을 포함하며, 패드 그룹은, 제1 배선패턴들 및 제2 배선패턴들 사이에서 제1 방향을 따라 가로지르는 경계선 위에 배치되는 패드 그룹과 경계선 아래에 배치되는 패드 그룹을 포함하고, 경계선 위에 배치되는 패드 그룹과 경계선 아래에 배치되는 패드 그룹이 제1 방향을 따라 교대로 배치된다.
일 예에 따른 반도체 메모리소자의 패드 레이아웃 형성방법은, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되는 복수개의 제1 배선패턴들과, 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되는 복수개의 제2 배선패턴들과, 제1 배선패턴의 단부와 제2 배선패턴의 단부를 연결하는 연결패턴을 형성하는 단계와, 제2 방향으로 상호 대향하는 연결패턴과 중첩되는 패드를 형성하되, 제1 방향으로의 경계선 위에 배치되는 패드와 경계선 아래에 배치되는 패드가 제1 방향을 따라 교대로 배치되도록 단계와, 그리고 패드의 중앙부 및 연결패턴을 절단하여 패드를 제1 패드 및 제2 패드로 분리하는 단계를 포함한다.
본 출원의 실시예에 따르면, 패드의 크기를 줄이지 않고도 패드가 배치되는 영역의 면적을 줄일 수 있으며, 이에 따라 메모리소자의 전체 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 반도체 메모리소자의 패드 레이아웃을 나타내 보인 도면이다.
도 2는 도 1의 "A" 부분을 나타내 보인 도면이다.
도 3 내지 도 13은 도 1의 반도체 메모리소자의 패드 레이아웃을 형성하는 방법을 설명하기 위해 나타내 보인 도면들이다.
본 예에 따른 반도체 메모리소자의 패드 레이아웃은, 제1 방향으로 길게 연장되도록 배치되는 복수개의 제1 배선패턴들과 연결되는 제1 패드와, 제1 방향으로 길게 연장되도록 배치되는 복수개의 제2 배선패턴들과 연결되는 제2 패드가 상호 대향하도록 배치되며, 이와 같이 상호 대향하도록 배치되는 제1 패드 및 제2 패드는 인접한 다른 제1 패드 및 제2 패드와 지그재그 형태로 배치되는 구조로 이루어진다. 이와 같은 레이아웃 구조에 따라 패드가 배치되는 영역의 면적을 최소화할 수 있게 된다. 본 예에 따른 패드 레이아웃은 플래시 메모리소자의 워드라인 또는 비트라인의 경우를 예로 들었지만, 이와 유사한 배선 구조를 갖는 다른 다양한 반도체 소자에도 적용될 수 있다.
도 1은 일 예에 따른 메모리소자의 패드 레이아웃을 나타내 보인 도면이다. 그리고 도 2는 도 1의 "A" 부분을 나타내 보인 도면이다. 먼저 도 1을 참조하면, 본 예에 따른 패드 레이아웃(10)은 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200)을 포함한다. 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200)은 제1 방향을 따라 나란하게 배치되며, 제2 방향(또는 제3 방향)을 따라서는 상호 이격되도록 배치된다. 본 예에서 제2 방향 및 제3 방향은 제1 방향과 실질적으로 수직한 방향이며, 제1 방향 및 제2 방향은 서로 반대되는 방향이다. 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200) 사이의 영역은 본 예에 따른 레이아웃을 갖는 패드들이 배치되는 패드영역(300)이다. 본 예에 따른 패드 레이아웃이 배치되는 패드영역(300)에서 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200)은 제1 방향으로의 경계선(400)을 기준으로 상호 대칭이 되도록 배치될 수 있다. 일 예에서 경계선(400)은 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200) 사이 간격의 중간을 제1 방향을 따라 가로지르는 라인이며, 이에 따라 제1 배선패턴그룹(100)과 경계선(400) 사이의 간격은, 제2 배선패턴그룹(200)과 경계선(400) 사이의 간격과 실질적으로 동일하다. 그러나 이는 단지 일 예일 뿐이며 경우에 따라서 경계선(400)은 제1 배선패턴그룹(100) 및 제2 배선패턴그룹(200) 중 어느 한쪽으로 치우칠 수도 있다.
제1 배선패턴그룹(100)은 복수개의 제1 배선패턴(110)들을 포함한다. 일 예에서 제1 배선패턴(110)들은 플래시 메모리소자의 스트링을 구성하는 복수개의 단위 셀들의 워드라인들 또는 비트라인들일 수 있다. 제1 배선패턴(110)들은, 제1 방향을 따라 길게 배치되는 스트라이프 형태로 이루어지며, 제2 방향(또는 제3 방향)을 따라서는 일정 간격 이격되도록 배치된다. 제1 배선패턴(110)들의 제1 방향으로의 길이는 서로 다를 수 있다. 일 예에서 경계선(400)에 가장 가깝게 배치되는 제1 배선패턴(110)의 길이가 가장 짧으며, 경계선(400)으로부터 제2 방향을 따라 멀어질수도록 제1 배선패턴(110)의 길이는 점점 길어진다. 이에 따라 제1 방향을 따라 가장자리로 갈수록 제1 배선패턴(110)의 단부와 경계선(400) 사이의 간격이 점점 멀어진다.
제2 배선패턴그룹(200)은 복수개의 제2 배선패턴(210)들을 포함한다. 일 예에서 제2 배선패턴(210)들은 플래시 메모리소자의 스트링을 구성하는 복수개의 단위 셀들의 워드라인들 또는 비트라인들일 수 있다. 제2 배선패턴(210)들은, 제1 방향을 따라 길게 배치되는 스트라이프 형태로 이루어지며, 제2 방향(또는 제3 방향)을 따라서는 일정 간격 이격되도록 배치된다. 제2 배선패턴(210)들의 제1 방향으로의 길이는 서로 다를 수 있다. 일 예에서 경계선(400)에 가장 가깝게 배치되는 제2 배선패턴(210)의 길이가 가장 짧으며, 경계선(400)으로부터 제3 방향을 따라 멀어질수도록 제2 배선패턴(210)의 길이는 점점 길어진다. 이에 따라 제1 방향을 따라 가장자리로 갈수록 제2 배선패턴(210)의 단부와 경계선(400) 사이의 간격이 점점 멀어진다.
제1 배선패턴(110)들의 각각의 단부에는 제1 연결패턴(120)이 배치되며, 제2 배선패턴(210)의 각각의 단부에는 제2 연결패턴(220)이 배치된다. 제1 연결패턴(120)은 제1 배선패턴(110)들의 각각의 단부로부터 제3 방향을 따라 길게 연장되도록 배치된다. 제2 연결패턴(220)은 제2 배선패턴(210)의 각각의 단부로부터 제2 방향을 따라 길게 연장되도록 배치된다. 제1 연결패턴(120)은 제1 배선패턴(110)과 실질적으로 수직하게 배치되며, 제2 연결패턴(220)은 제2 배선패턴(210)과 실질적으로 수직하게 배치된다.
제1 연결패턴(120)의 단부에는 제1 패드(130)가 배치된다. 마찬가지로 제2 연결패턴(220)의 단부에는 제2 패드(230)가 배치된다. 일 예에서 제1 패드(130) 및 제2 패드(230)는 실질적으로 동일한 사이즈(size)로 이루어지지만, 경우에 따라서는 다른 사이즈로 이루어질 수도 있다. 제1 패드(130) 및 제2 패드(230)는 컨택이 배치될 수 있을 정도의 단면적을 가져야 한다. 일 예에서 제1 패드(130 및 제2 패드(230)는 제1 방향으로의 대략 2㎛의 길이와 제2 방향으로의 대략 2.7㎛의 길이를 갖는 사각 형태의 단면을 가질 수 있다.
제1 배선패턴(110)들로 이루어지는 제1 배선패턴그룹(100)과 제2 배선패턴(210)들로 이루어지는 제2 배선패턴그룹(200)이 경계선(400)을 기준으로 상호 대칭이 되도록 배치됨에 따라, 상호 대칭이 되는 제1 배선패턴(110) 및 제2 배선패턴(210)의 각각의 단부는 제1 방향을 따라 동일한 지점에 위치한다. 이에 따라 상호 대칭이 되는 제1 배선패턴(110) 및 제2 배선패턴(210)에 각각 연결되는 제1 연결패턴(120) 및 제2 연결패턴(220)은 제1 방향으로의 동일한 지점에서 상호 대향한다. 동일한 지점에서 상호 대향하는 제1 연결패턴(120) 및 제2 연결패턴(220)의 단부에 각각 배치되는 제1 패드(130) 및 제2 패드(230) 또한 제1 방향으로의 동일한 지점에서 제2 방향(또는 제3 방향)을 따라 상호 일정 간격 이격되면서 대향하도록 배치된다. 상호 대향하도록 배치되는 제1 패드(130) 및 제2 패드(230) 사이의 간격은 대략 1㎛일 수 있다.
상호 대향하는 제1 패드(130) 및 제2 패드(230)은 하나의 패드 그룹(530)을 구성한다. 구체적으로 도 2에 나타낸 바와 같이, 상호 대향하는 제1 패드(130a) 및 제2 패드(230a)는 하나의 패드 그룹(530a)을 구성한다. 마찬가지로 다른 제1 패드(130b, 130c, 130d, 130e, 130f)는 서로 대향하는 제2 패드(230b, 230c, 230d, 230e, 230f)와 함께 패드 그룹(530b, 530c, 530d, 530e, 530f)을 구성한다. 패드 그룹들(530a, 530b, 530c, 530d, 530e, 530f)은 경계선(400)을 기준으로 제1 방향을 따라 지그 재그(zig zag) 형태로 배치된다. 구체적으로 패드 그룹(530a)은 경계선(400) 위에 배치되는 반면, 제1 방향을 따라 패드 그룹(530a)에 인접하는 패드 그룹(530b)은 경계선(400) 아래에 배치된다. 또한 제1 방향을 따라 패드 그룹(530b)에 인접하는 패드 그룹(530c)은 경계선(400) 위에 배치되며, 다시 제1 방향을 따라 패드 그룹(530c)에 인접하는 패드 그룹(530d)은 경계선(400) 아래에 배치된다. 이와 동일한 방식으로 패드 그룹(530e)는 경계선(400) 위에 배치되며 패드 그룹(530f)은 경계선(400) 아래에 배치된다.
이에 따라 제1 연결패턴(120a, 120b, 120c, 120d, 120e, 120f)에 연결되는 제1 패드(130a, 130b, 130c, 130d, 130e, 130f)는 제1 방향을 따라서 경계선(400) 위에 배치되는 제1 패드(130a, 130c, 130e)와 경계선(400) 아래에 배치되는 제1 패드(130b, 130d, 130f)가 교대로 배치된다. 마찬가지로 제2 연결패턴(220a, 220b, 220c, 220d, 220e, 220f)에 연결되는 제2 패드(230a, 230b, 230c, 230d, 230e, 230f)도 제1 방향을 따라서 경계선(400) 위에 배치되는 제2 패드(230a, 230c, 230e)와 경계선(400) 아래에 배치되는 제2 패드(230b, 230d, 230f)가 교대로 배치된다. 또한 경계선(400) 위에 배치되는 패드 그룹(530a, 530c, 530e)은 제1 연결패턴(120b, 120d, 120f) 사이에 배치되고, 경계선(400) 아래에 배치되는 패드 그룹(530b, 530d, 530f)은 제1 연결패턴(120a, 120c, 120e) 사이에 배치된다.
도 3 내지 도 13은 도 1의 반도체 메모리소자의 패드 레이아웃을 형성하는 방법을 설명하기 위해 나타내 보인 도면들이다. 도 4, 도 6, 도 8, 및 도 10은 각각 도 3, 도 5, 도 7, 및 도 9의 선 I-I'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 3 및 도 4에 나타낸 바와 같이, 기판(610) 위의 층간절연층(620) 위에 도전층(630)을 형성한다. 그리고 도전층(630) 위에 희생층패턴(711, 712, 713)을 형성한다. 기판(610)은 경계선(400)을 기준으로 경계선(400)의 일측 및 반대측에 각각 배치되는 제1 배선패턴영역(810) 및 제2 배선패턴영역(820)과, 제1 배선패턴영역(810) 및 제2 배선패턴영역(820) 사이의 패드영역(830)을 갖는다. 비록 도면에 나타내지는 않았지만, 기판(610) 위에는 복수개의 플로팅게이트 및 컨트롤게이트의 스택게이트를 갖는 플래시 단위 셀 구조가 배치될 수 있다. 일 예에서, 도전층(630)은 복수개의 컨택들을 통해 단위 셀의 컨트롤게이트에 전기적으로 연결될 수 있다. 다른 예에서 도전층(630)은 복수개의 컨택들을 통해 단위 셀의 드레인영역에 전기적으로 연결될 수도 있다. 일 에에서 도전층(630)은 적어도 한 층 이상의 금속층을 포함할 수 있다. 희생층패턴(711, 712, 713)은 스페이서 마스크패턴을 형성하기 위한 것으로서, 도전층(630)의 표면을 노출시키는 개구부를 갖는다. 희생층패턴(711, 712, 713)은, 제1 배선패턴영역(810)에서 제1 방향을 따라 길게 배치되는 제1 희생층패턴(711)과, 제2 배선패턴영역(820)에서 제1 방향을 따라 길게 배치되는 제2 희생층패턴(712)과, 그리고 제1 희생층패턴(711) 및 제2 희생층패턴(712)의 단부 사이를 연결하도록 제2 방향을 따라 길게 배치되는 제3 희생층패턴(713)을 포함한다.
다음에 도 5 및 도 6에 나타낸 바와 같이, 제1 희생층패턴(711), 제2 희생층패턴(712), 및 제3 희생층패턴(713)의 양 측벽에 각각 제1 스페이서 마스크패턴(721), 제2 스페이서 마스크패턴(722), 및 제3 스페이서 마스크패턴(723)을 형성한다. 제1 스페이서 마스크패턴(721), 제2 스페이서 마스크패턴(722), 및 제3 스페이서 마스크패턴(723)을 형성하기 위해서는, 먼저 도전층(630), 제1 희생층패턴(711), 제2 희생층패턴(712), 및 제3 희생층패턴(713)을 덮는 스페이서 마스크층(미도시)을 형성한다. 다음에 도전층(630), 제1 희생층패턴(711), 제2 희생층패턴(712), 및 제3 희생층패턴(713)의 상부면이 노출되도록 스페이서 마스크층에 대한 전면 식각, 예컨대 에치백(etchback)을 수행한다.
다음에 도 7 및 도 8에 나타낸 바와 같이, 제1 희생층패턴(도 5 및 도 6의 711), 제2 희생층패턴(도 5 및 도 6의 712), 및 제3 희생층패턴(도 5 및 도 6의 713)을 제거한다. 이에 따라 도전층(630) 위에는 제1 스페이서 마스크패턴(721), 제2 스페이서 마스크패턴(722), 및 제3 스페이서 마스크패턴(723)만 남게 된다. 제1 스페이서 마스크패턴(721)은 제1 배선패턴영역(810)에서 제1 방향을 따라 길게 배치된다. 제2 스페이서 마스크패턴(722)은 제2 배선패턴영역(810)에서 제1 방향을 따라 길게 배치된다. 제3 스페이서 마스크패턴(723)은 제1 스페이서 마스크패턴(721) 및 제2 스페이서 마스크패턴(722)의 단부 사이를 연결하도록 제2 방향을 따라 길게 배치된다.
다음에 도 9 및 도 10에 나타낸 바와 같이, 제1 스페이서 마스크패턴(도 7 및 도 8의 721), 제2 스페이서 마스크패턴(도 7 및 도 8의 722), 및 제3 스페이서 마스크패턴(도 7 및 도 8의 723)을 식각마스크로 한 식각공정을 수행하여 도전층(도 7 및 도 8의 630)의 노출부분을 제거한다. 이 식각공정에 의해, 제1 배선패턴영역(810) 및 제2 배선패턴영역(820)에는 각각 제1 영역을 따라 길게 배치되는 제1 배선패턴(110) 및 제2 배선패턴(210)과, 그리고 제1 배선패턴(110) 및 제2 배선패턴(210)의 단부를 연결하는 연결패턴(730)이 형성된다. 제1 배선패턴(110), 제2 배선패턴(210), 및 연결패턴(730)을 형성한 후에는 제1 스페이서 마스크패턴(도 7 및 도 8의 721), 제2 스페이서 마스크패턴(도 7 및 도 8의 722), 및 제3 스페이서 마스크패턴(도 7 및 도 8의 723)을 제거한다.
다음에 도 11에 나타낸 바와 같이, 연결패턴(830) 위에 패드(751, 752)를 형성한다. 패드(751, 752)는, 경계선(400)을 기준으로 경계선(400) 위에 배치되는 제1 패드(751)와, 경계선(400) 아래에 배치되는 제2 패드(752)가 제1 방향을 따라 교대로 배치되도록 형성한다. 제1 패드(751) 및 제2 패드(752) 모두 패드영역(830) 내에 배치되도록 한다.
다음에 도 12에 나타낸 바와 같이, 전면에 마스크패턴층(800)을 형성한다. 마스크패턴층(800)은 패드(751, 752)의 상부면 일부를 노출시키는 슬릿(slit) 형태의 개구부(810)를 갖는다. 이 개구부(810)는 제1 방향을 따라 패드(751, 752)의 중앙 부분을 관통한다. 다음에 마스크패턴층(800)의 개구부(810)에 의해 노출되는 패드(751, 752)를 제거하고, 패드(751, 752)가 제거됨에 따라 노출되는 연결패턴(도 11의 730)도 제거한다. 이에 따라 도 13에 나타낸 바와 같이, 제1 배선패턴(110)의 단부 및 제2 배선패턴(210)의 단부로부터 각각 연장되는 제1 연결패턴(120) 및 제2 연결패턴(220)이 형성되고, 또한 제1 연결패턴(120) 및 제2 연결패턴(220)의 단부에 각각 배치되는 제1 패드(130) 및 제2 패드(230)가 형성된다.
100...제1 배선패턴그룹 110...제1 배선패턴
120...제1 연결패턴 130...제1 패드
200...제2 배선패턴그룹 210...제2 배선패턴
220...제2 연결패턴 230...제2 패드
300...패드영역 400...경계선

Claims (16)

  1. 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제1 배선패턴들;
    제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되도록 배치되는 복수개의 제2 배선패턴들;
    상기 제1 배선패턴들의 각각의 단부로부터 연장되는 제1 연결패턴;
    상기 제2 배선패턴들의 각각의 단부로부터 연장되는 제2 연결패턴; 및
    상기 제1 연결패턴의 단부 및 제2 연결패턴의 단부에서 상호 대향되도록 배치되는 제1 패드 및 제2 패드로 이루어지는 패드 그룹을 포함하며,
    상기 패드 그룹은, 상기 제1 배선패턴들 및 제2 배선패턴들 사이에서 상기 제1 방향을 따라 가로지르는 경계선 위에 배치되는 패드 그룹과 상기 경계선 아래에 배치되는 패드 그룹을 포함하고, 상기 경계선 위에 배치되는 패드 그룹과 상기 경계선 아래에 배치되는 패드 그룹이 상기 제1 방향을 따라 교대로 배치되는 반도체 메모리소자의 패드 레이아웃.
  2. 제1항에 있어서,
    상기 제2 방향은 상기 제1 방향과 실질적으로 수직인 반도체 메모리소자의 패드 레이아웃.
  3. 제1항에 있어서,
    상기 제1 배선패턴들 및 제2 배선패턴들은 플래시 메모리소자의 워드라인 또는 비트라인인 반도체 메모리소자의 패드 레이아웃.
  4. 제1항에 있어서,
    상기 제1 배선패턴들 및 제2 배선패턴들은 상기 경계선을 기준으로 상호 대칭이 되도록 배치되는 반도체 메모리소자의 패드 레이아웃.
  5. 제1항에 있어서,
    상기 제1 배선패턴들은, 상기 경계선으로부터 멀어질수록 상기 제1 방향으로의 길이가 점점 길어지도록 배치되는 반도체 메모리소자의 패드 레이아웃.
  6. 제1항에 있어서,
    상기 제2 배선패턴들은, 상기 경계선으로부터 멀어질수록 상기 제1 방향으로의 길이가 점점 길어지도록 배치되는 반도체 메모리소자의 패드 레이아웃.
  7. 제1항에 있어서,
    상기 제1 연결패턴 및 제2 연결패턴은 상기 제2 방향으로 길게 배치되는 반도체 메모리소자의 패드 레이아웃.
  8. 제1항에 있어서,
    상기 경계선 위에 배치되는 패드 그룹은 인접한 상기 제1 연결패턴들 사이에 배치되는 반도체 메모리소자의 패드 레이아웃.
  9. 제8항에 있어서,
    상기 경계선 아래에 배치되는 패드 그룹은 인접한 상기 제2 연결패턴들 사이에 배치되는 반도체 메모리소자의 패드 레이아웃.
  10. 제1 방향으로 길게 연장되며 제2 방향으로는 상호 이격되는 복수개의 제1 배선패턴들과, 상기 제1 방향으로 길게 연장되며 상기 제2 방향으로는 상호 이격되는 복수개의 제2 배선패턴들과, 상기 제1 배선패턴의 단부와 상기 제2 배선패턴의 단부를 연결하는 연결패턴을 형성하는 단계;
    상기 제2 방향으로 상호 대향하는 상기 연결패턴과 중첩되는 패드를 형성하되, 상기 패드는 상기 제1 방향으로의 경계선 위에 배치되는 패드와 상기 경계선 아래에 배치되는 패드가 상기 제1 방향을 따라 교대로 배치되도록 단계; 및
    상기 패드의 중앙부 및 연결패턴을 절단하여 상기 패드를 제1 패드 및 제2 패드로 분리하는 단계를 포함하는 반도체 메모리소자의 패드 레이아웃 형성방법.
  11. 제10항에 있어서,
    상기 경계선은 상기 제1 배선패턴들 및 제2 배선패턴들 사이에서 상기 제1 방향을 따라 가로지르는 라인으로 설정하는 반도체 메모리소자의 패드 레이아웃 형성방법.
  12. 제11항에 있어서,
    상기 제1 배선패턴들 및 제2 배선패턴들은 상기 경계선을 기준으로 상기 제2 방향으로 상호 대칭이 되도록 형성하는 반도체 메모리소자의 패드 레이아웃 형성방법.
  13. 제10항에 있어서,
    상기 제1 배선패턴들, 상기 제2 배선패턴들, 및 연결패턴을 형성하는 단계는 스페이서 패터닝 방법을 사용하여 수행하는 반도체 메모리소자의 패드 레이아웃 형성방법.
  14. 제10항에 있어서,
    상기 패드의 중앙부 및 연결패턴을 절단하는 단계는 상기 중앙부를 슬릿 형태로 노출시키는 커팅 마스크를 사용하여 수행하는 반도체 메모리소자의 패드 레이아웃 형성방법.
  15. 제10항에 있어서,
    상기 제2 방향은 상기 제1 방향과 실질적으로 수직인 반도체 메모리소자의 패드 레이아웃 형성방법.
  16. 제10항에 있어서,
    상기 제1 배선패턴들 및 제2 배선패턴들은 플래시 메모리소자의 워드라인 또는 비트라인인 반도체 메모리소자의 패드 레이아웃 형성방법.
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