KR20160108052A - 반도체 소자 - Google Patents

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Abstract

본 발명은 PUC(Peri Under Cell) 구조를 적용하는 반도체 소자에 관한 것으로, 따른 반도체 소자는 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 워드라인 다층구조와, 상기 워드라인 다층 구조 내에 구비된 계단 형태의 패드 구조물을 포함하는 슬리밍 영역을 포함하는 것을 특징으로 한다.

Description

반도체 소자{THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, PUC(Peri Under Cell) 구조에서 메모리 소자의 면적 활용도를 증대시키는 기술에 관한 것이다.
불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배치된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다.
그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배치하여 메모리 소자를 고집적화하는 방안이 제한되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배치하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배치하는 경우에 비해 집적도를 향상시킬 수 있다. 3차원 메모리 소자가 개발되면서, 3차원 메모리 소자의 집적도를 개선하기 위한 다양한 기술 개발이 요구된다.
본 발명에서는 셀 영역 내에 계단 형태의 패드 구조물을 포함하는 슬리밍 영역을 배치하여 칩 사이즈를 최소화시키는 반도체 소자를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 소자는 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 워드라인 다층구조와, 상기 워드라인 다층 구조 내에 구비된 계단 형태의 패드 구조물을 포함하는 슬리밍 영역을 포함하는 것을 특징으로 한다.
상기 워드라인 다층구조는 워드라인 도전물질과 절연막이 교번으로 적층되어 형성된 것을 특징으로 한다.
상기 슬리밍 영역의 상기 패드 구조물과 연결된 제 1 콘택을 더 포함하는 것을 특징으로 하고, 상기 셀 영역 하부에 주변회로 영역을 더 포함하며, 상기 주변회로 영역에 배열된 활성영역, 상기 활성영역과 교차하는 게이트 전극 및 상기 전극 게이트 양측의 상기 활성영역 내에 형성된 접합 영역을 더 포함한다.
상기 워드라인 다층구조를 관통하는 비트라인 콘택과, 상기 비트라인 콘택과 접속하며 워드라인 다층구조와 수직으로 교차하는 다수의 비트라인을 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 소자는 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 제 1 워드라인 다층 구조와, 상기 제 1 워드라인 다층구조 내에 구비된 제 1 슬리밍 영역과, 상기 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 제 2 워드라인 다층 구조와, 상기 제 2 워드라인 다층구조 내에 구비된 제 2 슬리밍 영역을 포함하는 것을 특징으로 한다.
상기 워드라인 다층구조는 워드라인 도전물질과 절연막이 교번으로 적층되어 형성된 것을 특징으로 한다.
상기 계단 형태의 패드 구조물은 워드 라인 다층구조가 연장된 방향을 따라 레벨이 감소되는 제 1 면 및 워드라인 다층구조가 연장된 방향을 따라 레벨이 증가되는 제 2 면을 포함하며, 상기 계단 형태의 패드 구조물의 상기 제 1 면 및 제 2 면은 대칭 또는 비대칭적으로 형성되는 것을 특징으로 한다.
상기 제 1 워드라인 다층 구조 및 제 2 워드라인 다층구조는 슬릿에 의해 이격되어 배치되는 것을 특징으로 하고, 상기 제 1 슬리밍 영역 및 제 2 슬리밍 영역의 제 1 콘택과, 상기 슬릿을 관통하여 형성된 제 2 콘택을 포함하는 것을 특징으로 한다.
상기 제 1 콘택 및 제 2 콘택과 연결되는 금속 배선을 더 포함하며, 상기 제 1 워드라인 다층구조 및 제 2 워드라인 다층구조를 관통하는 비트라인 콘택과, 상기 비트라인 콘택과 접속하며 제 1 워드라인 다층구조 및 제 2 워드라인 다층구조와 수직으로 교차하는 다수의 비트라인을 더 포함하는 것을 특징으로 한다.
상기 셀 영역 하부에 주변회로 영역을 더 포함하며, 상기 주변회로 영역에 형성된 활성영역과, 상기 활성영역과 교차하는 게이트 전극과, 상기 게이트 전극 양측의 활성영역에 형성된 접합 영역을 더 포함한다. 상기 접합 영역과 연결되는 금속 배선을 더 포함하며, 상기 금속 배선은 상기 제 2 콘택과 연결되는 것을 특징으로 한다.
본 발명은 셀 영역 내에 패드 구조물을 포함하는 슬리밍 영역을 배치함에 따라 스트링의 증가 없이 PUC(Peri Under Cell) 구조를 구현하는 효과를 얻을 수 있으며, 스트링이 증가되지 않음에 따라 블록 사이즈의 증가가 억제되어 효율적인 블럭 사이즈를 제시할 수 있다.
또한, 메모리 블록들 사이의 슬릿을 관통하는 콘택을 형성하여 슬리밍 영역의 패드 구조물과 셀 영역 하부의 패스 트랜지스터의 연결이 가능함에 따라 셀 영역 내에 슬리밍 영역 형성으로 인해 면적이 추가되는 문제가 없으므로 칩 사이즈가 증가되는 것을 억제할 수 있는 효과를 제공한다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자를 도시한 배치도이다.
도 3은 반도체 소자의 셀 영역을 도시한 배치도이다.
도 4 및 도 5는 본 발명에 따른 반도체 소자를 도시한 배치도이다.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자의 배치도 및 입체도를 도시한 것이다.
도 7a 내지 도 7c는 본 발명에 따른 반도체 소자의 평면도 및 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 및 도 2는 일반적인 3차원 메모리 반도체 소자를 간략하게 도시한 배치도이다.
먼저, 도 1을 참조하면, 일반적인 3차원 메모리 반도체 소자는 셀 영역(A) 및 셀 영역(A)과 일정 간격 이격되어 배치된 X 디코더 영역을 포함한다.
셀 영역(A)은 도전물질과 절연막이 교번으로 적층되어 형성된 워드라인 다층 구조(115)를 포함하며, 워드라인 다층 구조(115)와 교차하는 방향으로 연장된 다수의 비트라인(160, BL)을 포함한다. 비트라인(160)은 워드라인 다층구조(115)를 관통하는 콘택플러그(150)를 통해 반도체 기판(미도시)과 연결된다.
X 디코더 영역은 패스 트랜지스터 영역(C) 및 블록 스위치부(D)를 포함하며, 패스 트랜지스터 영역(C)에는 다수의 활성영역(100), 게이트 전극(110) 및 소스/드레인 접합영역(100a)이 구비된다.
설명한 바와 같이, 일반적인 3차원 메모리 소자는 셀 영역(A)과 X 디코더 영역이 분리되어 있으며, 셀 영역(A)과 X 디코더 영역 사이에 셀 영역(A)과 패스 트랜지스터 영역(C)을 연결시켜주기 위한 슬리밍 영역(B)이 배치된다. 슬리밍 영역(B)은 셀 영역(A) 외곽의 워드라인 다층 구조(115)를 식각하여 형성된 계단 형태의 패드 구조물(120)을 포함하며, 패드 구조물(120)과 패스 트랜지스터의 소스/드레인 접합 영역(100a)을 각각 연결하는 제 1 금속 배선(130) 및 제 2 금속 배선(140)을 포함한다. 제 2 금속 배선(140)은 셀 영역(A)의 비트라인(160) 보다 상위 레벨에 형성되는 배선일 수 있다.
도 2는 도 1의 3차원 메모리 소자에서의 면적 활용도를 증대시키기 위해 패스 트랜지스터 영역을 포함하는 주변회로 영역이 셀 영역 하부에 배치한 PUC(Peri Under Cell)구조를 나타낸 것이다.
도 2를 참조하면, 3차원 메모리 소자는 셀 영역(A) 및 셀 영역(A)의 에지부 하부에 배치된 패스 트랜지스터 영역(C)이 포함한다. 또한, 셀 영역(A)과 일정 간격 이격되어 배치된 블록 스위치부(D)를 포함한다.
셀 영역(A)은 도전물질과 절연막이 교번으로 적층되어 형성된 워드라인 다층 구조(215)를 포함하며, 워드라인 다층 구조(215)와 교차하는 방향으로 연장된 다수의 비트라인(260)을 포함한다. 비트라인(260)은 워드라인 다층구조(215)를 관통하는 콘택플러그(250)를 통해 반도체 기판(미도시)과 연결된다.
또한, 셀 영역(A) 외곽부에 셀 영역(A)과 패스 트랜지스터 영역(C)을 연결시켜주기 위한 슬리밍 영역(B)이 배치된다. 슬리밍 영역(B)은 셀 영역(A) 외곽의 워드라인 다층 구조(215)를 식각하여 형성된 계단 형태의 패드 구조물(220)을 포함하며, 패드 구조물(220)과 패스 트랜지스터의 소스/드레인 접합 영역(200a)을 각각 연결하는 제 1 금속 배선(230) 및 제 2 금속 배선(240)을 포함한다. 제 2 금속 배선(140)은 셀 영역(A) 하부에 위치한 패스 트랜지스터 영역(C)에 형성되는 배선으로 비트라인(160)과 평행한 방향을 따라 연장되며, 비트라인(160)보다 하위 레벨에 위치한다.
설명한 바와 같이, 3차원 메모리 반도체 소자의 면적 활용도를 증대시키기 위해 셀 영역(A) 하부에 패스 트랜지스터영역(C)을 배치하는 경우에도 셀 영역(A)과 패스 트랜지스터 영역(C)을 연결하기 위한 슬리밍 영역(B)이 셀 영역(A) 외곽부에 배치되어야 함에 따라 여전히 면적 활용도가 저하되는 문제가 있다.
본 발명은 셀 영역 외곽에 슬리밍 영역이 배치됨에 따라 면적 활용도가 저하되는 문제점을 해결하기 위해 셀 영역 내에 슬리밍 영역을 배치하는 구조를 제안하였다.
도 3은 본 발명에 따른 3차원 메모리 반도체 소자의 개략적인 블록도를 도시한 것이다.
3차원 메모리 반도체 소자의 셀 영역(A) 내에 페이지 버퍼 영역(Page buffer) 및 X-디코더(X-Decorder) 영역이 배치된다. 페이지 버퍼 영역 및 X-디코더 영역이 배치된 셀 영역이 X축 및 Y축으로 인접하여 다수 배치될 수 있다.
도 3과 같이 2 X 2 구조로 배치될 수 있으며, 도시되지는 않았으나, 1 X 4 구조로 배치될 수도 있다.
도 3을 참조하여, 셀 영역이 2 X 2 구조로 배치되는 경우를 설명하면 다음과 같다.
먼저, 셀 영역을 각각 제 1 셀 영역(A1), 제 2 셀 영역(A2), 제 3 셀 영역(A3) 및 제 4 셀 영역(A4)이라고 하면, 제 1 셀 영역(A1)과 제 2 셀 영역(A2), 제 3 셀 영역(A3)과 제 4 셀 영역(A4)은 각각 X축으로 인접하여 배치되고, 제 1 셀 영역(A1)과 제 3 셀 영역(A3)은 Y축으로 인접하여 배치된다. 각각의 인접한 셀 영역은 일정 간격 이격되어 배치되며, 셀 영역들 사이의 이격된 부분에서는 워드 라인 및 비트 라인이 단락된다.
제 1 셀 영역(A1)의 X-디코더 영역 및 페이지 버퍼 영역은 X축으로 인접한 제 2 셀 영역(A2)의 X-디코더 영역 및 페이지 버퍼 영역과 각각 인접하도록 배치된다. 또한, 제 1 셀 영역(A1)의 X-디코더 영역 및 페이지 버퍼 영역은 Y축으로 인접한 제 3 셀 영역(A3)의 X-디코더 영역 및 페이지 버퍼 영역과 각각 인접하도록 배치된다. 즉, X축 및 Y축으로 인접하여 배치된 셀 영역은 인접한 셀 영역과 대칭 구조로 배치할 수 있다.
X 디코더 영역은 플래시 메모리의 소정 셀을 선택하여 읽기 또는 쓰기 동작을 수행하기 위해서는 워드 라인 및 비트 라인 선택 신호에 의해 해당 셀을 선택하게 되는데 이렇게 워드 라인을 선택하기 위한 디코더를 의미한다. X-디코더 영역은 블록 스위치 영역(도 2의 'D')와 패스 트랜지스터 영역(도 2의 'C')을 포함한다. 기존에는 도 1과 같이 셀 영역과 X 디코더 영역이 분리되어 있었으며, 셀 영역 외곽에 셀 영역과 패스 트랜지스터와 연결시켜 주기 위한 슬리밍 영역이 배치되었다.
그러나, 본 발명은 셀 영역(A1, A2, A3, A4) 내에 슬리밍 영역(B)을 배치함으로써, 칩 면적을 최소화시킬 수 있다.
도시하지는 않았지만, 셀 영역(A1, A2, A3, A4) 내에는 메모리 셀들과 전기적으로 연결되는 워드라인(X축 방향) 및 비트라인(Y축 방향)이 배치될 수 있다.
또한, X 디코더 영역의 금속 배선을 분산시키기 위해서 다수의 슬리밍 영역(B)을 별도로 설치하였다. 슬리밍 영역(B)은 비트라인과 평행한 방향을 따라 일정 간격 이격되어 배치되며, 워드라인 다층구조를 식각하여 계단형태의 패드 구조물을 형성하여 구성할 수 있다.
X 디코더 영역에 배치되면서 페이지 버퍼 내에도 배치되는 슬리밍 영역은 페이지 버퍼의 구동에 도움이 되는 회로를 삽입할 수 있다.
도 4 및 도 5는 도 3의 셀 영역의 일부를 더욱 구체적으로 도시한 평면도이다.
먼저, 도 4를 참조하여 본 발명의 실시예에 따른 3차원 메모리 반도체 소자의 배치 구조를 설명하면 다음과 같다.
3차원 메모리 반도체 소자의 셀 영역(A) 내에 슬리밍 영역(B) 및 패스 트랜지스터 영역(C)이 배치되며, 셀 영역(A) 외곽부에 셀 영역(A)과 일정 간격 이격되어 블록 스위칭부(D)가 배치된다.
패스 트랜지스터 영역(C)은 셀 영역(A) 하부에 배치되며, 다수의 활성영역(400)이 배열된다. 또한, 활성영역(400)과 교차되는 라인 형태의 게이트 전극(410)을 포함하고, 게이트 전극(410) 양측의 활성영역(400)에 소스/드레인 접합 영역(400a)을 포함한다.
셀 영역(A)에는 다수의 워드라인 다층구조(415)가 배치된다. 워드라인 다층구조(415)는 다층의 워드 라인 도전물질 및 절연막들이 교번으로 적층되어 구비된다.
또한, 워드라인 다층구조(415)와 교차하는 다수의 비트라인(460)이 배치된다. 비트라인(460)은 워드라인 다층구조(415)를 관통하는 콘택플러그(450)를 통해 반도체 기판(미도시)과 연결된다.
슬리밍 영역(B)은 적층된 워드라인 다층구조(415)에 콘택 플러그들이 각각 연결되도록 패터닝될 영역으로, 셀 영역(A) 내의 워드라인 다층구조(145)를 식각하여 형성된 계단 형태의 패드 구조물(420)을 포함한다. 이때, 패드 구조물(420)이 형성된 부분에는 비트라인(460)과 연결되는 콘택 플러그(450)를 배치하지 않도록 한다.
슬리밍 영역(B)의 패드 구조물(420)은 제 1 금속 배선(430)을 통해 셀 영역(A) 하부에 배치된 패스 트랜지스터 영역(C)의 소스/드레인 접합 영역(400a)과 연결된다.
그리고, 패스 트랜지스터 영역(C)의 소스/드레인 접합 영역(400a)과 연결되는 제 2 금속 배선(440)이 배치된다. 제 2 금속 배선(240)은 셀 영역(A) 하부에 위치한 패스 트랜지스터 영역(C)에 형성되는 배선으로 비트라인(260)과 평행한 방향을 따라 연장되며, 비트라인(260)보다 하위 레벨에 위치한다.
도 5를 참조하여 본 발명의 다른 실시예에 따른 3차원 메모리 반도체 소자의 배치 구조를 설명하면 다음과 같다.
셀 영역(A) 내에 슬리밍 영역(B) 및 패스 트랜지스터 영역(C)이 배치된다. 패스 트랜지스터 영역(C)은 셀 영역(A) 하부에 배치되며, 다수의 활성영역(500)이 배열된다. 또한, 활성영역(500)과 교차되는 라인 형태의 게이트 전극(510)을 포함하고, 게이트 전극(510) 양측의 활성영역(500)에 소스/드레인 접합 영역(500a)을 포함한다.
셀 영역(A) 외곽부에 셀 영역(A)과 일정 간격 이격되어 블록 스위칭부(D)가 배치된다.
셀 영역(A)에는 다수의 워드라인 다층구조(515)가 배치된다. 워드라인 다층구조(515)는 다층의 워드 라인 도전물질 및 절연막들이 교번으로 적층되어 구비된다.
또한, 워드라인 다층구조(515)과 교차하는 다수의 비트라인(560)이 배치된다. 비트라인(560)은 워드라인 다층구조(515)를 관통하는 콘택플러그(550)를 통해 반도체 기판(미도시)과 연결된다.
슬리밍 영역(B)은 적층된 워드라인 다층구조(515)에 콘택 플러그들이 각각 연결되도록 패터닝될 영역으로, 셀 영역(A) 내의 워드라인 다층구조(515)를 식각하여 형성된 계단 형태의 패드 구조물(520)을 포함한다. 여기서, 비트 라인(560)이 형성되지 않은 공간을 별도로 형성하고, 이 공간에 패드 구조물(520)을 배치하도록 한다. 또한, 패드 구조물(520)이 형성된 부분에는 비트라인(560)과 연결되는 콘택 플러그(550)를 배치하지 않도록 한다.
슬리밍 영역은 페이지 버퍼 영역에서는 불필요한 더미 공간이 되므로, 페이지 버퍼 영역의 슬리밍 영역에 페이지 버퍼의 구동에 도움을 주는 회로를 더 추가하여 배치할 수도 있다.
슬리밍 영역(B)의 패드 구조물(520)은 금속 배선(530)을 통해 셀 영역(A) 하부에 배치된 패스 트랜지스터 영역(C)의 소스/드레인 접합 영역(500a)과 연결된다.
상술한 바와 같이, 셀 영역(A) 외곽에 배치하던 슬리밍 영역(B)을 셀 영역 내에 배치함에 따라 메모리 소자의 공간 활용도를 증대시킬 수 있는 효과를 얻을 수 있다.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자를 도시한 입체도 및 평면도를 도시한 것이다.
먼저, 6a는 본 발명에 따른 반도체 소자의 셀 영역을 도시한 입체도이다.
도 6a를 참조하면, 셀 영역(A) 내에 다수의 워드라인 다층구조(615) 및 비트라인(660)이 구비된다. 워드라인 다층구조(615)은 셀 영역(A) 일측에서 타측까지 연장된 형태로 형성되며, 워드라인 도전 물질과 절연막이 교번으로 적층된 다층 구조로 구성된다.
그리고, 워드라인 다층 구조(615) 가 식각되어 형성된 슬리밍 영역(B)을 포함한다. 슬리밍 영역(B)은 슬리밍 영역(B)의 워드라인 다층구조(615) 계단 형태로 패터닝하여 형성할 수 있다. 예를 들어, 슬리밍 영역(B)을 덮는 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 축소시키면서 워드라인 도전물질 및 절연막 들을 식각하는 공정을 반복 수행하여 계단 형태의 패드 구조물(620)을 형성할 수 있다.
이때 패드 구조물(620)은 하나의 블록 내에 포함되는 워드라인(615)의 선폭(W1)보다 작은 선폭(W2)으로 식각되도록 한다. 즉, 패드 구조물(620) 형성으로 인해 워드라인 다층구조(615)의 연결이 끊어지지 않도록 한다.
하나의 슬리밍 영역(B) 내에서는 좌우 대칭적으로 형성된 패드 구조물(620)이 형성될 수 있다. 본 명세서에서는 좌우 대칭적으로 형성된 패드 구조물만 도시하고 있으나, 이에 한정하지 않으며, 하나의 슬리밍 영역 내에 좌우 비대칭적으로 형성된 패드 구조물을 형성할 수도 있다. 또한, 슬리밍 영역(B)은 워드라인(615) 방향으로 인접한 슬리밍 영역(B)과 상단 및 하단의 높이가 상이할 수 있다.
셀 영역(A)은 다수의 워드라인 다층구조(615)을 포함할 수 있다. 워드 라인 다층 구조(615)들은 메모리 블록(Block) 단위로 분리된다. 즉, 하나의 메모리 블록에 포함된 워드라인 다층 구조(615)들은 서로 연결되며, 서로 다른 메모리 블록에 포함된 워드 라인 다층구조(615)들은 슬릿(617)에 의해 서로 분리된다.
또한, 워드라인 다층구조(615)와 교차되는 다수의 비트라인(660)이 구비된다. 이때, 비트라인(660)은 도 4에 도시된 바와 같이 슬리밍 영역(B) 상에도 배치될 수 있으며, 도 5에 도시된 바와 같이 슬리밍 영역(B)을 제외한 영역에만 비트라인(660)이 배치될 수도 있다.
도 6b는 도 6a의 슬리밍 영역(B) 및 패스 트랜지스터 영역(C) 만을 간략하게 도시한 평면도로서, 패스 트랜지스터 영역(C)은 주변회로 영역에 포함되며, 셀 영역 하부에 배치된다. 슬리밍 영역(B)은 패드 구조물을 포함하며, 셀 영역 내에 배치된다.
패스 트랜지스터 영역(C)은 다수의 활성 영역(600)이 평행하게 배열되어 배치되며, 활성영역(600)과 교차되는 게이트 전극(610)이 배치된다. 게이트 전극(610) 양측의 활성영역(600) 에지부에 소스/드레인 접합영역(600a)이 포함되며, 소스/드레인 접합영역(600a)에 제 1 콘택(670a) 및 제 2 콘택(670b)이 배치된다.
또한, 블럭 사이의 슬릿(617)에 제 3 콘택(670c)이 배치된다.
슬리밍 영역(B)은 단차를 갖는 계단 형태로 패터닝된 패드 구조물(620)을 포함하며, 이 패드 구조물(620)은 워드라인 다층구조(615) 방향을 따라 워드라인(615)의 레벨이 감소되는 제 1 면 및 워드라인 다층구조(615) 방향을 따라 워드 라인 다층구조(615)의 레벨이 증가되는 제 2 면을 포함한다. 도 6b의 평면도에서는 설명의 편의를 위해 패드 구조물(620)의 제 1 면만을 도시하였다. 슬리밍 영역(B)의 패드 구조물(620)에는 제 4 콘택(670d)이 배치된다. 여기서는 패드 구조물(620)의 워드 라인 다층구조(615)마다 하나의 콘택이 배치되는 것으로 도시하고 있으나, 이에 한정하지 않으며, 제 1 면과 제 2 면의 워드 라인(615)에 교번으로 배치할 수도 있다.
이와 같이, 셀 영역(A) 외곽에 배치하던 슬리밍 영역(B)을 셀 영역 내에 배치함에 따라 메모리 소자의 공간 활용도를 증대시킬 수 있는 효과를 얻을 수 있다.
도 7a 내지 도 7c는 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도들이다. 도 7a는 도 6b의 평면도에서 셀 영역과 패스 트랜지스터 영역을 연결하는 금속 배선이 배치된 모습을 도시한 것이며, 도 7b 및 도 7c는 각각 도 7a의 X - X' 및 Y - Y'의 절단면을 도시한 단면도들이다.
도 7a 내지 도 7c를 참조하여, 패스 트랜지스터 영역(C)의 게이트 전극(710)와 슬리밍 영역(B)의 패드 구조물(720)의 연결관계를 설명하면 다음과 같다.
패스 트랜지스터 영역(C)은 다수의 활성 영역(700)이 평행하게 배열되어 배치되며, 활성영역(700)과 교차되는 게이트 전극(710)이 배치된다. 게이트 전극(710) 양측의 활성영역(700) 에지부에 소스/드레인 접합영역(700a)이 포함되며, 소스/드레인 접합영역(700a)에 제 1 콘택(770a) 및 제 2 콘택(770b)이 배치된다.
그리고, 슬리밍 영역(B)의 패드 구조물(720) 상에 워드라인 다층구조(715)와 연결되는 제 4 콘택(770d)가 배치되고, 메모리 블럭 단위로 워드라인(715)을 분리하기 위해 형성된 슬릿(717)에 제 3 콘택(770c)이 배치된다.
제 1 콘택(770a) 및 제 2 콘택(770b)과 각각 연결되는 제 1 금속 배선(775) 및 제 2 금속 배선(773)이 구비된다.
제 3 콘택(770c)의 하부는 제 1 금속 배선(775)과 연결되며, 제 3 콘택(770c) 상부는 제 3 금속 배선(777)과 연결된다.
또한, 제 4 콘택(770d) 상부는 제 3 금속 배선(777)과 연결되며, 제 4 콘택(770d) 하부는 패드 구조물(720)의 워드라인 다층구조(715)과 연결된다.
상술한 바와 같이, 셀 영역 내에 패드 구조물을 포함하는 슬리밍 영역을 배치함에 따라 스트링의 증가 없이 PUC(Peri Under Cell) 구조를 구현할 수 있다. 스트링이 증가되지 않음에 따라 블록 사이즈의 증가를 억제할 수 있으며, 효율적인 블럭 사이즈를 제시할 수 있다.
또한, 메모리 블록들 사이의 슬릿을 관통하는 콘택을 형성하여 슬리밍 영역의 패드 구조물과 셀 영역 하부의 패스 트랜지스터의 연결이 가능함에 따라 셀 영역 내에 슬리밍 영역 형성으로 인해 면적이 추가되는 문제가 없으므로 칩 사이즈가 증가되는 것을 억제할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 워드라인 다층구조; 및
    상기 워드라인 다층 구조 내에 구비된 계단 형태의 패드 구조물을 포함하는 슬리밍 영역
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 워드라인 다층구조는 워드라인 도전물질과 절연막이 교번으로 적층되어 형성된 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 슬리밍 영역의 상기 패드 구조물과 연결된 제 1 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 셀 영역 하부에 주변회로 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 주변회로 영역에 배열된 활성영역;
    상기 활성영역과 교차하는 게이트 전극; 및
    상기 전극 게이트 양측의 상기 활성영역 내에 형성된 접합 영역
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 워드라인 다층구조를 관통하는 비트라인 콘택; 및
    상기 비트라인 콘택과 접속하며 워드라인 다층구조와 수직으로 교차하는 다수의 비트라인
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 제 1 워드라인 다층 구조;
    상기 제 1 워드라인 다층구조 내에 구비된 제 1 슬리밍 영역;
    상기 셀 영역 내에 구비되며, 상기 셀 영역 일측에서 타측까지 연장된 형태로 형성된 제 2 워드라인 다층 구조; 및
    상기 제 2 워드라인 다층구조 내에 구비된 제 2 슬리밍 영역
    을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 워드라인 다층구조는 워드라인 도전물질과 절연막이 교번으로 적층되어 형성된 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 계단 형태의 패드 구조물은 워드 라인 다층구조가 연장된 방향을 따라 레벨이 감소되는 제 1 면 및 워드라인 다층구조가 연장된 방향을 따라 레벨이 증가되는 제 2 면을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 계단 형태의 패드 구조물의 상기 제 1 면 및 제 2 면은 대칭 또는 비대칭적으로 형성되는 것을 특징으로 하는 반도체 소자.
  11. 청구항 7에 있어서,
    상기 제 1 워드라인 다층 구조 및 제 2 워드라인 다층구조는 슬릿에 의해 이격되어 배치되는 것을 특징으로 하는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 제 1 슬리밍 영역 및 제 2 슬리밍 영역의 제 1 콘택;
    상기 슬릿을 관통하여 형성된 제 2 콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 제 1 콘택 및 제 2 콘택과 연결되는 금속 배선을 더 포함하는 것을 반도체 소자.
  14. 청구항 7에 있어서,
    상기 제 1 워드라인 다층구조 및 제 2 워드라인 다층구조를 관통하는 비트라인 콘택; 및
    상기 비트라인 콘택과 접속하며 제 1 워드라인 다층구조 및 제 2 워드라인 다층구조와 수직으로 교차하는 다수의 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 청구항 7에 있어서,
    상기 셀 영역 하부에 주변회로 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 주변회로 영역에 형성된 활성영역
    상기 활성영역과 교차하는 게이트 전극; 및
    상기 게이트 전극 양측의 활성영역에 형성된 접합 영역
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 접합 영역과 연결되는 금속 배선을 더 포함하며, 상기 금속 배선은 상기 제 2 콘택과 연결되는 것을 특징으로 하는 반도체 소자.
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