KR20140093422A - 3차원 반도체 소자의 배선 구조물 - Google Patents

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Abstract

수직형 반도체 소자는, 제1 워드 라인 및 제2 워드 라인을 포함하는 제1 계단층이 구비되고, 상기 제1 계단층의 제2 워드 라인은 가장자리 부위에 제1 함몰부를 포함하는 제1 구조물이 구비된다. 또한, 상기 제1 구조물과 이웃하고, 제1 및 제2 워드 라인을 포함하는 제2 계단층이 구비되고, 상기 제2 계단층에 포함되는 제2 워드 라인은 상기 제1 함몰부와 대향하는 형상의 제2 함몰부를 포함하는 제2 구조물이 구비된다. 상기 제1 및 제2 구조물에 포함되는 제1 워드 라인들 상부면과 접촉하는 제1 콘택 플러그들이 구비된다. 상기 제1 및 제2 구조물에 포함되는 제2 워드 라인들의 상부면과 접촉하는 제2 콘택 플러그들이 구비된다. 이웃하는 상기 제1 콘택 플러그들을 연결하는 제1 연결 패턴들 및 상기 제1 연결 패턴과 전기적으로 연결되는 제1 배선 라인이 구비된다. 이웃하는 상기 제2 콘택 플러그들을 연결하는 제2 연결 패턴들 및 상기 제2 연결 패턴과 전기적으로 연결되는 제2 배선 라인이 구비된다. 상기한 수직형 반도체 소자는 간단한 배선 구조를 갖는다.

Description

3차원 반도체 소자의 배선 구조물{Wiring structure of 3-dimension semiconductor device}
본 발명은 3차원 반도체 소자의 배선 구조물에 관한 것이다. 보다 상세하게는, 수직형 비휘발성 메모리 소자의 배선 구조물에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 3차원으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 소자들이 제안되고 있다. 상기 3차원 메모리 소자들은 각 셀들이 수직 방향으로 적층된 구조를 가지기 때문에, 수직 방향의 각 셀들에 전기적 신호를 인가해주어야 한다. 그러므로, 상기 3차원 메모리 소자들은 상기 셀들에 전기적 신호를 인가하기 위한 배선 구조가 매우 복잡하다.
본 발명의 목적은 3차원 반도체 소자의 배선 구조물을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물은, 서로 이격되면서 수직 방향인 제1 방향으로 적층되고, 제2 방향으로 연장되는 제1 및 제2 워드 라인을 포함하는 제1 계단층이 구비되고, 상기 제1 계단층의 제2 워드 라인에는 가장자리 부위에 제1 함몰부를 포함하는 제1 구조물이 구비된다. 상기 제2 방향과 수직한 제3 방향으로 상기 제1 구조물과 이웃하게 배치되고, 상기 제1 방향으로 적층되는 제1 및 제2 워드 라인을 포함하는 제2 계단층이 구비되고, 상기 제2 계단층의 제2 워드 라인에는 상기 제1 함몰부와 상기 제3 방향으로 대향하는 제2 함몰부를 포함하는 제2 구조물이 구비된다. 상기 함몰부를 통해 노출되는 상기 제1 및 제2 구조물에 포함되는 제1 워드 라인들의 상부면과 접촉하는 제1 콘택 플러그들이 구비된다. 상기 제1 및 제2 구조물에 포함되는 제2 워드 라인들의 상부면과 접촉하는 제2 콘택 플러그들이 구비된다. 상기 제3 방향으로 서로 이웃하는 제1 콘택 플러그들을 연결하는 제1 연결 패턴들이 구비된다. 상기 제1 콘택 플러그들과 이격되면서 상기 제1 연결 패턴들과 전기적으로 연결되고, 상기 제3 방향으로 연장되는 제1 배선 라인이 구비된다. 상기 제3 방향으로 서로 이웃하는 제2 콘택 플러그들을 연결하는 제2 연결 패턴들이 구비된다. 또한, 상기 제2 콘택 플러그들과 이격되면서 상기 제2 연결 패턴들과 전기적으로 연결되고, 상기 제3 방향으로 연장되는 제2 배선 라인이 구비된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 구조물 내에 포함되는 제1 및 제2 계단층은 복수의 층으로 적층되고, 하부의 계단층들이 상부의 계단층들보다 가장자리 길이가 더 긴 형태를 가질 수 있다.
상기 제1 배선 라인은 동일한 층의 제1 및 제2 계단층에 위치하는 제1 콘택 플러그들과 각각 전기적으로 연결되고, 상기 제2 배선 라인은 동일한 층의 제1 및 제2 계단층에 위치하는 제2 콘택 플러그들과 각각 전기적으로 연결될 수 있다.
동일한 제1 및 제2 계단층의 제1 및 제2 워드 라인과 각각 접촉하는 제1 및 제2 콘택 플러그는 상기 제3 방향으로 나란하게 일렬 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 구조물은 상기 제3 방향으로 나란하게 배치되고, 상기 제1 및 제2 구조물이 서로 번갈아가며 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 연결 패턴과 제1 배선 라인을 연결시키는 제1 패드 패턴과, 상기 제2 연결 패턴 및 제2 배선 라인을 연결시키는 제2 패드 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 워드 라인과 각각 접촉하는 제1 및 제2 콘택 플러그는 상기 제3 방향으로 나란하게 일렬 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 콘택 플러그는 상기 제1 및 제2 워드 라인의 가장자리 상부면에 해당하는 제1 및 제2 패드 영역과 접촉할 수 있다.
상기 제1 및 제2 콘택 플러그는 상기 제1 및 제2 패드 영역의 중심 부위와 접촉될 수 있다.
본 발명의 일 실시예에서, 서로 이웃하여 평행하게 배치되는 하나의 상기 제1 및 제2 배선 라인들 사이에는 제1 및 제2 콘택 플러그가 각각 구비될 수 있다.
설명한 것과 같이, 수직 방향으로 적층되는 워드 라인들과 각각 전기적으로 연결되는 배선 구조물이 제공될 수 있다. 상기 배선 구조물을 형성하기 위하여 필요한 수평 면적이 감소될 수 있다. 따라서, 상기 배선 구조물을 적용함으로써 고집적화된 3차원 메모리 소자를 제공할 수 있다.
도 1은 일 실시예에 따른 3차원 반도체 소자의 배선 구조물을 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 배선 구조물의 평면도이다.
도 3은 도 1에 도시된 배선 구조물에서 콘택 플러그 부분을 나타내는 사시도이다.
도 4 내지 도 10은 도 1 및 도 2에 도시된 3차원 반도체 소자의 배선 구조물의 형성 방법에 대해 설명하기 위한 사시도들이다.
도 11 및 도 12는 도 1에 도시된 3차원 반도체 소자의 배선 구조물을 형성하기 위한 다른 방법을 설명하기 위한 사시도들이다.
도 13은 일 실시예에 따른 3차원 반도체 소자의 배선 구조물을 설명하기 위한 사시도이다.
도 14는 도 13에 도시된 배선 구조물의 평면도이다.
도 15 내지 도 17은 도 13에 도시된 3차원 반도체 소자의 배선 구조물의 형성 방법에 대해 설명하기 위한 사시도들이다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 일 실시예에 따른 3차원 반도체 소자의 배선 구조물을 설명하기 위한 사시도이다. 도 2는 도 1에 도시된 배선 구조물의 평면도이다. 도 3은 도 1에 도시된 배선 구조물에서 콘택 플러그 부분을 나타내는 사시도이다.
이하에서, 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의한다. 상기 제2 방향은 워드 라인의 연장 방향이다. 또한, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 3을 참조하면, 메모리 셀들이 형성되는 제1 영역(A)과 상기 제1 영역의 양 측의 가장자리 부위인 제2 영역(B)이 구비된다. 상기 제2 영역(B)에는 셀 형성 들을 연결하기 위한 배선들이 형성될 수 있다. 상기 배선들은 상기 제1 영역(A)의 양 측에 각각 위치하는 제2 영역(B)들 중에서 적어도 하나의 가장자리 부위에 위치할 수 있다. 간단하게 배선 설계를 하기 위해서, 상기 배선들은 상기 제1 영역의 일 측에 위치하는 제2 영역에만 배치될 수도 있다.
상기 셀 영역의 기판 상에는 상기 제1 방향을 따라 연장되는 필러 구조물들(120)을 구비된다. 상기 필러 구조물(120)의 저면은 기판 표면과 접촉하는 형상을 갖는다. 상기 필러 구조물(120)의 측벽을 둘러싸면서 순차적으로 적층된 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블록킹막 패턴이 포함될 수 있다.
상기 필러 구조물들(120)은 속이 채워진 실린더형의 채널 패턴, 또는 그 속이 빈 실린더형(예를 들면, 마카로니(macaroni) 형의 채널 패턴을 포함할 수 있다. 상기 채널 패턴이 마카로니 형을 갖는 경우, 상기 채널 패턴 내부는 절연 물질로 채워질 수 있다. 또한, 상기 필러 구조물(120)과 기판 표면이 직접 접촉하는 하부 부위는 속이 채워진 실린더형의 채널 패턴을 갖고, 나머지 상부 부위는 속이 빈 실린더형의 채널 패턴을 가질 수 있다. 상기 필러 구조물(120)은 채널 패턴을 포함하며, 다양한 형태로 설계될 수 있다. 그러므로, 상기 필러 구조물(120)은 상기 설명한 구조로 한정되지는 않는다.
상기 기판 상에는 패드 절연막들(도시안됨)이 구비된다.
상기 패드 절연막 상에는 상기 제1 방향을 서로 이격되게 배치되는 워드 라인들(130a, 130b)이 구비된다. 상기 워드 라인들(130) 사이에는 제1 절연 패턴들(도시안됨)이 개재되어 있다. 즉, 상기 워드 라인(130a, 130b) 및 제1 절연 패턴이 반복 적층된 형상을 갖는다. 상기 워드 라인들(130a, 130b)은 상기 제1 절연 패턴들에 의해 상기 제1 방향으로 서로 절연된다. 그러나, 도 1에는 워드 라인(130a, 130b) 부분을 명확하게 나타내기 위해 상기 제1 절연 패턴들 및 기판을 도시하지 않았다.
상기 워드 라인들(130a, 130b)은 상기 필러 구조물들(120)을 둘러싸면서 상기 제2 방향으로 연장된다. 즉, 상기 필러 구조물들(120)은 상기 워드 라인들(130a, 130b)을 관통하는 형상을 가질 수 있다. 상기 워드 라인(130a, 130b)은 상기 필러 구조물(120)의 블록킹 유전막과 접촉하도록 형성될 수 있다. 또한, 상기 워드 라인들(130a, 130b)은 상기 제2 방향으로 상기 제1 영역(A)으로부터 제2 영역(B)까지 연장되는 형상을 갖는다. 상기 워드 라인들(130a, 130b)은 도전 물질을 포함할 수 있다. 일 예로, 상기 워드 라인들(130a, 130b)은 금속 물질, 도전성 반도체 물질, 금속 질화물 등을 포함할 수 있다.
상기 워드 라인들(130a, 130b) 및 제1 절연 패턴들이 상기 제1 방향으로 적층된 하나의 구조물을 워드 라인 구조물(126)이라고 한다. 상기 워드 라인 구조물들(126)은 상기 제3 방향으로 서로 평행하게 반복 배치될 수 있다.
상기 제1 영역(A)의 워드 라인들(130a, 130b)은 각 셀의 콘트롤 게이트 또는 선택 트랜지스터의 게이트로써 제공된다. 상기 제2 영역(B)의 워드 라인(130a, 130b)은 연결 배선들을 형성하기 위한 패드 영역으로 제공된다. 이하에서, 상기 제2 영역(B)에 위치하는 워드 라인 가장자리 부위를 패드 구조물이라고 한다.
상기 패드 구조물은 계단 형상을 가질 수 있다. 즉, 상기 패드 구조물은 복수의 계단층(132)을 포함한다. 하부에 형성되는 계단층(132)은 상부에 형성되는 계단층(132)보다 상기 제2 방향으로 더 길게 연장되는 형상을 갖는다.
상기 패드 구조물에서 포함되는 적어도 하나의 계단층(132)은 2개의 워드 라인들(130a, 130b)이 상기 제1 방향으로 적층된 형상을 가질 수 있다. 즉, 적어도 하나의 계단층(132)에는 2개의 워드 라인들(130a, 130b)과, 제1 절연 패턴을 포함할 수 있다.
도시된 것과 같이, 본 실시예에서는, 상기 패드 구조물의 각각의 계단층(132)에는 2개의 워드 라인들(130a, 130b)이 포함된다. 이하에서는, 하나의 계단층(132)에서 하부에 위치하는 워드 라인을 제1 워드 라인(130a)이라 하고 상부에 위치하는 워드 라인을 제2 워드 라인(130b)이라고 하면서 설명한다. 하나의 계단층에 2개의 워드 라인(130a, 130b)이 적층되므로, 도시된 것과 같이, 8개의 워드 라인이 적층되는 경우, 4층의 계단층(132)을 구비할 수 있다.
또한, 하나의 계단층(132)에 위치하는 제1 및 제2 워드 라인들(130a, 130b)은 상부면에서 보았을 때 제1 및 제2 워드 라인(130a, 130b)의 상부면의 적어도 일부가 노출된다. 그러므로, 상기 하나의 계단층에 포함되는 상기 제1 및 제2 워드 라인(130a, 130b)의 가장자리의 형상은 서로 다르다.
본 실시예의 경우, 상기 제2 워드 라인(130b)의 가장자리는 일부 식각된 형태의 함몰부(136)를 포함하며, 함몰부가 형성되지 않은 부위는 측방으로 돌출된 형상을 갖는다. 상기 함몰부(136)는 가장자리의 일부 측벽이 식각되어 오픈된 형태를 가질 수 있다. 상기 제2 워드 라인(130b)의 함몰부(136)는 상기 각 워드 라인 구조물들(126) 사이의 제2 방향으로 연장되는 가상의 라인을 중심으로 서로 대향하게 배치된다. 그러므로, 상기 제2 워드 라인(130b)은 상기 가상의 라인을 중심으로 대칭되는 형상을 가질 수 있다.
한편, 상기 제1 워드 라인(130a)은 함몰부 및 돌출되는 부위가 없으며, 상기 제2 워드 라인(130b)의 돌출된 단부까지 연장되는 형상을 갖는다. 따라서, 상기 제2 워드 라인(130b)의 함몰부(136)를 통해, 상기 제1 워드 라인(130a)의 상부면 일부분은 상기 제2 워드 라인(130b)에 의해 가려지지 않고 노출될 수 있다.
상기 제2 워드 라인(130b)에서 돌출된 부위는 제2 패드 영역(134b)으로 제공된다. 또한, 상기 제1 워드 라인(130a)에서, 상기 함몰부(136)를 통해 노출되는 부위는 제1 패드 영역(134a)으로 제공된다. 상기 제1 및 제2 패드 영역(134a, 134b)은 후속 배선을 위한 하나의 콘택 플러그들이 접촉될 수 있을 정도의 충분한 상부 면적을 가져야 한다.
도시된 것과 같이, 상기 패드 구조물에서 동일한 계단층(132)에 위치하고 있는 패드 영역들을 제3 방향으로 살펴보면, 2개의 제1 패드 영역(134a) 및 2개의 제2 패드 영역(134b)이 번갈아 배치된다. 즉, 상기 제3 방향으로 서로 이웃하여 동일한 패드 영역이 배치하게 된다.
도 1에서, 상기 제2 영역(B)은 상기 제1 영역(A)의 일 측에만 도시하였다. 그러나, 상기 제2 영역(B)은 상기 제1 영역(A)의 양 측에 배치될 수 있다. 따라서, 도시되지는 않았지만, 상기 패드 구조물은 상기 제1 영역(A)의 양 측에 동일하게 구비될 수 있다.
상기 워드 라인 구조물(126)을 덮는 층간 절연막(도시안됨)이 구비된다.
상기 층간 절연막 내부 및 상부에는 상기 패드 구조물의 각 패드 영역들과 연결되는 배선 구조물들이 구비된다. 그러나, 상기 셀 영역 양 측의 패드 구조물에 각각 배선 구조물들이 구비될 필요는 없으며, 도시된 것과 같이, 어느 한 쪽의 패드 구조물에만 배선 구조물을 형성하는 것도 가능하다. 한 쪽 가장자리에만 배선 구조물이 형성되는 경우, 상기 배선 구조물과 연결되는 회로들이 한 쪽 영역에 집중될 수 있다. 그러므로, 회로 설계 배치가 간단해질 수 있다.
배선 구조물을 명확하고 간단하게 나타내기 위하여, 도 1에서는 최상부 계단층과 연결되는 하나의 배선 구조물만을 도시하였다. 그러나, 실재로는 각 계단층에 동일한 형태의 배선 구조물들이 각각 구비될 수 있다.
상기 배선 구조물은 제1 및 제2 콘택 플러그(140a, 140b), 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 및 제2 배선 라인(146a, 146b)을 포함한다.
상기 제1 및 제2 콘택 플러그들(140a, 140b)은 상기 층간 절연막을 관통하여 상기 제1 및 제2 패드 영역들(134a, 134b)과 접촉한다. 상기 제1 콘택 플러그들(140a)은 한 층의 계단층(132) 내의 제1 패드 영역(134a)과 접촉한다. 상기 제2 콘택 플러그들(140b)은 상기 한 층의 계단층(132) 내의 제2 패드 영역(134b)과 접촉한다.
도 2 및 3에 도시된 것과 같이, 동일한 계단층에 위치하는 상기 제1 및 제2 콘택 플러그들(140a, 140b)은 상기 제3 방향으로 서로 나란하게 배치된다. 즉, 동일한 계단층에 위치하는 상기 제1 및 제2 콘택 플러그들(140a, 140b)은 지그 재그로 배치되지 않는다. 따라서, 상기 제1 및 제2 콘택 플러그들(140a, 140b)은 상기 제1 및 제2 패드 영역(134a, 134b)의 중심 부위에 위치할 수 있다.
본 발명과 다르게, 동일한 계단층에서 상기 제1 및 제2 콘택 플러그가 지그 재그로 배치되는 경우, 상기 제1 및 제2 패드 영역의 제2 방향으로의 폭인 제1 폭이 증가된다. 그러므로, 상기 제1 및 제2 패드 영역의 상부면 면적이 증가된다.
그러나, 본 발명의 경우, 상기 동일한 계단층(132)에서 상기 제1 및 제2 콘택 플러그(140a, 140b)가 상기 제1 및 제2 패드 영역(134a, 134b)의 중심 부위에 일렬 배치된다. 그러므로, 상기 제1 및 제2 콘택 플러그(140a, 140b)가 지그 재그로 배치되는 경우에 비해 상기 제1 폭이 감소될 수 있다. 또한, 상기 제1 및 제2 패드 영역(134a, 134b)의 상부면 면적이 감소된다.
한편, 상기 패드 구조물에서 동일한 계단층(132)에 위치하고 있는 콘택 플러그들(140a, 140b)을 제3 방향으로 살펴보면, 2개의 제1 콘택 플러그(140a) 및 2개의 제2 콘택 플러그들(140b)이 번갈아 배치된다. 즉, 상기 제3 방향으로 서로 이웃하여 동일한 패드 영역과 접촉하는 콘택 플러그가 배치하게 된다.
상기 제1 콘택 플러그들(140a) 상에는, 동일한 계단층에 위치하면서 서로 제3 방향으로 이웃하게 배치되는 2개의 제1 콘택 플러그들(140a)을 서로 연결하는 제1 연결 패턴들(142a)이 구비된다. 상기 제2 콘택 플러그들(140b) 상에는, 동일한 계단층에 위치하면서 서로 제3 방향으로 이웃하게 배치되는 2개의 제2 콘택 플러그들(140b)을 서로 연결하는 제2 연결 패턴들(142b)이 구비된다.
상기 제1 및 제2 연결 패턴(142a, 142b)은 상기 제3 방향으로 서로 번갈아 가며 배치될 수 있다.
동일한 계단층에 위치하는 상기 제1 연결 패턴(142a)의 제1 측벽에는 제1 패드 패턴들(144a)이 구비된다. 또한, 상기 제3 방향으로 나란하게 배치된 상기 제1 패드 패턴들(144a)의 측벽과 접촉하면서, 상기 제3 방향으로 연장되는 제1 배선 라인(146a)이 구비된다.
동일한 계단층에 위치하는 상기 제2 연결 패턴(142b)의 제2 측벽에는 제2 패드 패턴들(144b)이 구비된다. 또한, 상기 제3 방향으로 나란하게 배치된 상기 제2 패드 패턴들(144b)의 측벽과 접촉하면서, 상기 제3 방향으로 연장되는 제2 배선 라인(146b)이 구비된다.
상기 제1 및 제2 배선 라인(146a, 146b)은 서로 평행하게 배치된다. 또한, 상기 제1 및 제2 배선 라인(146a, 146b) 사이에는 상기 제1 및 제2 패드 패턴들(144a, 144b)과 제1 및 제2 연결 패턴(142a, 142b)이 구비된다.
도시하지는 않았지만, 상기 제1 배선 라인(146a)과 연결되는 제1 상부 콘택 및 제1 상부 배선이 구비될 수 있다. 상기 제1 상부 배선은 제3 방향으로 연장되는 형상을 가질 수 있다.
또한, 상기 제2 배선 라인(146b)과 연결되는 제2 상부 콘택 및 제2 상부 배선이 구비될 수 있다. 상기 제2 상부 배선은 제3 방향으로 연장되는 형상을 가질 수 있다.
상기 설명한 것과 같은 배선 구조물을 포함함으로써, 고집적화된 3차원 반도체 소자를 제공할 수 있다.
도 4 내지 도 10은 도 1 및 도 2에 도시된 3차원 반도체 소자의 배선 구조물의 형성 방법에 대해 설명하기 위한 사시도들이다.
도 4를 참조하면, 메모리 셀들이 형성되는 제1 영역(A) 및 배선들이 형성되는 제2 영역(B)을 포함하는 반도체 기판(100)을 마련한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 반도체 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102) 상에 희생막(104) 및 제1 절연막들(106)을 순차적으로 반복 형성한다. 상기 제1 절연막(106)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 희생막들(104)은 상기 제1 절연막들(106)과 식각 선택비를 갖는 물질로 형성한다. 일 예로, 상기 희생막들(104)은 실리콘 질화물로 형성할 수 있다.
상기 희생막(104)의 적층수는 셀 트랜지스터 및 선택 트랜지스터의 적층수와 동일할 수 있다. 그러므로, 트랜지스터들의 적층수에 따라 상기 희생막의 적층수가 달라질 수 있다. 상기 희생막이 6층으로 형성되는 것으로 도시하였지만, 상기 제1 절연막(106) 및 희생막(104)이 적층되는 수는 이에 한정되지는 않는다.
도 5 및 6을 참조하면, 상기 제1 절연막(106) 및 희생막들(104)의 일부를 식각하여 가장자리 부위가 계단 형상을 갖는 제1 예비 계단형 구조물(110)을 형성한다. 상기 제1 예비 계단형 구조물(110)은 각 계단층(110a~110d)을 포함하며, 상기 각 계단층(110a~110d)에는 적어도 2층의 희생막(104)이 포함될 수 있다. 또한, 상기 희생막들(104) 사이에는 제1 절연막(106)이 개재된다.
도시된 것과 같이, 상기 제1 예비 계단형 구조물(110)의 각 계단층의 최상부막은 제1 절연막(106)이 될 수 있다. 그러나, 이와는 다른예로, 상기 제1 예비 계단형 구조물(110)에서 각 계단층의 최상부막은 희생막이 될 수도 있다.
본 실시예에서는, 상기 제1 예비 계단형 구조물(110)의 각 계단층에는 2 층의 희생막(104) 및 2층의 제1 절연막(106)이 포함된다. 따라서, 도5에 도시된 것과 같이, 4층의 계단층(110a~110d)이 형성된다. 이하에서는, 각 층별로 1층 내지 4층 계단층(110a~110d)이라 하면서 설명한다.
상기 제1 예비 계단형 구조물(110)은 제1 영역(A)의 일 측면에만 형성된 것으로 도시하였으나, 실재로는 상기 제1 영역(A)의 양 측 또는 제1 영역(A)의 4개의 측면 부위에 모두에 형성될 수 있다.
이하에서는, 상기 제1 예비 계단형 구조물을 형성하는 방법에 대한 일 예를 설명한다.
먼저, 도 5를 참조하면, 상기 최상부 층의 제1 절연막(106) 상에 제1 포토레지스트막을 형성하고 상기 제1 포토레지스트막에 대해 1차 사진 공정을 수행하여 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴은 최하부의 계단층을 형성하기 위한 마스크로 제공된다. 그러므로, 최하부의 1층 계단층이 형성될 부위의 상부를 노출하는 형상을 갖는다. 상기 제1 포토레지스트 패턴을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
이 후, 상기 제1 포토레지스트 패턴의 측방을 일부 제거하는 제1 트리밍 공정을 수행하여 제2 포토레지스트 패턴(112)을 형성한다. 상기 제2 포토레지스트 패턴(112)은 상기 1층 및 2층 계단층이 형성될 부위의 상부를 노출하는 형상을 갖는다. 상기 제2 포토레지스트 패턴(112)을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
도 6을 참조하면, 상기 제2 트리밍 공정을 수행하여 제3 포토레지스트 패턴을 형성하고 이를 식각 마스크로 사용하여 2개의 층의 희생막들이 제거되도록 식각한다. 상기 공정을 수행함으로써, 계단층이 형성된다. 이 후, 상기 제3 포토레지스트 패턴을 제거한다.
상기에서 설명한 것과 같이, 한 층의 계단층을 형성하기 위하여 포토레지스트 패턴 형성, 트리밍 공정 및 식각 공정이 수행되어야 한다. 그러므로, 계단층의 층수가 증가될수록 수행하여야 할 공정의 수도 매우 증가하게 된다. 그러나, 본 실시예의 경우, 한 층의 계단층(110a~110d) 내에 2개층의 희생막(104)이 포함되기 때문에, 제1 예비 계단형 구조물(110) 내에 포함되는 계단층의 개수가 매우 감소된다. 일반적으로는 한 층의 계단층 내에 1개층의 희생막이 포함된다. 그러므로, 본 실시예에 따른 제1 예비 계단형 구조물(110) 내에는 상기 일반적인 경우의 1/2 만큼의 계단층이 포함된다. 따라서, 상기 제1 예비 계단형 구조물(110)을 형성하는데 필요한 공정 수가 매우 감소되어, 상기 제1 예비 계단형 구조물(110)을 용이하게 형성할 수 있다.
또한, 본 실시예의 경우, 후속 공정에서 배선 구조물을 최적화하여 형성하기 때문에, 상기 각 계단층의 상부면 면적이 감소될 수 있다. 즉, 상기 각 계단층의 제2 방향으로의 폭이 감소될 수 있다. 그러므로, 상기 포토레지스트 패턴을 트리밍하는 공정에서, 상기 트리밍에 의해 제거되는 포토레지스트 패턴의 폭이 감소될 수 있다.
도 7을 참조하면, 상기 제1 예비 계단형 구조물(110)에서 제2 패드 영역에 해당되는 부위를 선택적으로 덮는 식각 마스크 패턴(114a)을 형성한다. 즉, 상기 식각 마스크 패턴(114a)은 상기 제1 패드 영역 부위를 노출한다. 상기 식각 마스크 패턴(114a)은 포토레지스트 패턴을 포함할 수 있다.
본 실시예의 경우, 서로 이웃하는 계단형 패드 구조물의 제1 패드 영역이 서로 마주하고 있다. 그러므로, 상기 식각 마스크 패턴(114a)의 노출 부위는 서로 이웃하는 제1 패드 영역이 합해진 부위만큼이 될 수 있다.
도 8을 참조하면, 상기 식각 마스크 패턴(114a)을 식각 마스크로 사용하여, 노출된 부위에서 1층의 희생막을 각각 식각하여 제2 예비 계단형 구조물(240)을 형성한다.
상기 식각 공정에서, 상기 제1 예비 계단형 구조물(110)에 포함되는 각 계단층에서 상부에 위치하는 희생막(104)이 선택적으로 식각된다. 그러므로, 상기 제2 예비 계단형 구조물(240)은 상기 식각된 부위를 통해 하부의 희생막이 오버랩되지 않게 된다.
도 9를 참조하면, 상기 제2 예비 계단형 구조물(240)을 덮는 제2 층간 절연막(도시안됨)을 형성한다.
이 후, 상기 제2 예비 계단형 구조물(240)을 관통하여 상기 기판과 접촉하는 필러 구조물(120)을 형성한다. 상기 필러 구조물(120)은 채널 패턴을 포함하며, 다양한 형태로 설계될 수 있다. 그러므로, 상기 필러 구조물(120)은 특정 구조로 한정되지 않는다.
이하에서, 상기 필러 구조물(120)을 형성하기 위한 일 예를 간단하게 설명한다.
상기 층간 절연막, 제1 절연막 및 희생막들을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널홀들(119)을 형성한다. 상기 채널홀들(119)은 상기 제2 및 제3 방향들을 따라 일렬 배치되며 복수 개로 형성될 수 있다.
상기 채널홀들(119) 내에 제1 블록킹막(도시안됨), 제1 전하 저장막(도시안됨), 제1 터널 절연막(도시안됨) 및 제1 채널막(도시안됨)을 순차적으로 형성한다. 상기 제1 블록킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 제1 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 제1 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 제1 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다.
상기 채널홀들(119) 저면에 위치하는 상기 제1 채널막, 제1 터널 절연막, 제1 전하 저장막 및 제1 블록킹막을 제거한다. 상기 공정에 의해, 상기 채널홀(119)의 측벽에는 제1 채널막 패턴, 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블록킹막 패턴이 형성된다.
이 후, 상기 제1 채널막 패턴 상에 제2 채널막을 형성한다. 이 후, 상기 제2 채널막 상에 상기 채널홀의 내부를 채우는 제3 절연막을 형성하고 평탄화한다. 상기 평탄화 공정에 의해, 상기 제1 및 제2 채널막이 적층되는 채널 패턴이 형성된다. 또한, 상기 채널홀 내부를 채우는 제3 절연 패턴이 형성된다.
상기 박막 패턴, 채널 패턴, 및 제3 절연 패턴의 상부를 일부 제거하여 리세스부를 형성한다. 이 후, 상기 리세스부 내부에 도전 물질을 형성하여 도전 패턴을 형성한다.
상기 공정을 수행하면, 채널 패턴이 마커로니 형상을 갖는 필러 구조물(120)을 형성할 수 있다.
도 10을 참조하면, 상기 제2 예비 계단형 구조물(240)의 일부분을 식각하여 상기 제2 방향으로 연장되고 기판(100)이 노출되는 형태의 개구부들(124)을 형성한다. 상기 개구부들(124)이 형성됨으로써, 상기 제2 예비 계단형 구조물들이 각각 절단되어 상기 제2 방향으로 연장되는 라인 형상의 제3 예비 계단형 구조물들(도시안됨)이 형성된다.
이 후, 게이트 리플레이스먼트 공정을 통해 상기 희생막 패턴들을 워드 라인들(130)로 대체시킨다. 상기 공정을 통해, 가장자리 부위에 패드 구조물을 포함하는 워드 라인 구조물들(126)이 형성된다.
이하에서는, 상기 게이트 리플레이스먼트 공정에 대해 설명한다.
상기 개구부(124)의 측벽으로 노출되어 있는 상기 희생막들(104)을 제거하여 갭 부위를 형성한다. 상기 갭에 의해 상기 필러 구조물(120)의 측벽이 노출될 수 있다.
갭의 노출된 필러 구조물(120)의 표면 상에 제2 블록킹막(도시안됨)을 형성한다. 상기 제2 블록킹막 상에 베리어 금속막(도시안됨)을 형성한다. 이 후, 상기 베리어 금속막 내부를 채우도록 금속막을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 블록킹막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다. 그러나, 상기 제2 블록킹막은 형성하지 않을 수도 있다.
상기 베리어 금속막은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 사용하여 형성할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 베리어 금속막은 상기 갭의 표면 프로파일을 따라 형성된다. 상기 베리어 금속막에 의해 상기 갭이 완전히 채워지지는 않는다.
상기 금속막은 예를 들어 텅스텐과 같은 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 상기 금속막은 예를 들어 텅스텐을 포함할 수 있다.
상기 갭 내부에만 금속막이 남아있도록 상기 금속막을 부분적으로 제거한다. 즉, 상기 개구부(124) 내부에 형성된 금속막을 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 제거 공정을 수행하면, 상기 희생막(104)이 형성되었던 부위가 베리어 금속막 패턴 및 금속 패턴을 포함하는 도전막 패턴(130)으로 대체된다. 상기 도전막 패턴(130)은 그 위치에 따라 셀 트랜지스터 및 선택 트랜지스터의 게이트로 제공된다. 또한, 각 게이트들이 연결된 워드 라인으로 제공된다.
상기 워드 라인들(130)은 도 1을 참조로 설명한 것과 동일한 형상을 갖는다. 상기 하나의 계단층에 형성된 제1 및 제2 워드 라인들(130a, 130b)은 각각 제1 및 제2 패드 영역(134a, 134b)을 포함한다.
다시, 도 3을 참조하면, 상기 워드 라인 구조물(126)을 사이의 개구부(124) 내부를 채우도록 절연 패턴(도시안됨)을 형성한다. 또한, 상기 워드 라인 구조물(126) 및 절연 패턴을 덮는 층간 절연막(도시안됨)을 형성한다.
상기 층간 절연막의 일부분을 식각하여, 상기 워드 라인의 제1 패드 영역(134a) 및 제2 패드 영역(134b)을 각각 노출하는 제1 및 제2 콘택홀들(도시안됨)을 형성한다. 동일한 계단층에 위치하는 상기 제1 및 제2 콘택홀들은 상기 제3 방향으로 나란하게 일렬 배치된다. 또한, 상기 제1 및 제2 콘택홀들은 상기 제1 패드 영역(134a) 및 제2 패드 영역(134b)의 중심 부위를 노출한다.
이 후, 상기 제1 및 제2 콘택홀 내부에 도전 물질을 채워넣어 제1 및 제2 콘택 플러그들(140a, 140b)을 형성한다.
다시, 도 1 및 도 2를 참조하면, 상기 제1 및 제2 콘택 플러그들(140a, 140b) 상에 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 및 제2 배선 라인(146a, 146b)을 형성한다.
상기 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 및 제2 배선 라인(146a, 146b)은 도전막을 형성한 다음 패터닝하여 형성할 수 있다.
이와는 다른 예로, 상기 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 내지 제2 배선 라인(146a, 146b)은 다마신 방법으로 형성할 수도 있다. 따라서, 도 1 및 도 2에 도시된 것과 같은 배선 구조물이 형성된다.
이 후, 도시하지는 않았지만, 상기 제1 및 제2 연결 패턴, 제1 및 제2 패드 패턴 및 제1 및 제2 배선 라인을 덮는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하는 상부 콘택 플러그를 형성한다. 상기 상부 콘택 플러그들은 동일한 층의 제1 내지 제2 배선 라인들과 전기적으로 연결된다. 또한, 상기 상부 콘택 플러그들 상에 상부 도전 라인을 형성한다. 상기 상부 도전 라인은 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 공정을 통해, 보다 간단한 공정에 의해 고집적화된 3차원 반도체 소자를 형성할 수 있다.
도 11 및 도 12는 도 1에 도시된 3차원 반도체 소자의 배선 구조물을 형성하기 위한 다른 방법을 설명하기 위한 사시도들이다.
먼저, 도 4를 참조로 설명한 공정을 수행하여, 도 4에 도시된 구조를 형성한다.
도 11을 참조하면, 최상부에 형성된 제1 절연막(106) 및 희생막(104)에서 연결 배선 영역의 일부를 식각하여 단차부(160)를 형성한다. 이 때, 상기 제1 절연막(106) 및 희생막(104)은 최상부 한 층만을 식각한다. 상기 단차부(160)는 각 계단층에서 상기 제1 패드 영역과 대향하는 부위의 희생막이 식각된다.
서로 이웃하는 계단형 패드 구조물의 제1 패드 영역이 서로 마주하고 있다. 그러므로, 상기 단차부(160)는 상기 이웃하는 계단형 패드 구조물의 각 제1 패드 영역이 합해진 부위만큼이 될 수 있다.
도 12 및 도 8을 참조하면, 상기 단차부(160)를 포함하는 구조물에서 상기 제1 절연막(106) 및 희생막들(104)의 일부를 식각하여 가장자리 부위가 계단 형상을 갖는 제2 예비 계단형 구조물(240)을 형성한다.
이하에서는, 상기 제2 예비 계단형 구조물을 형성하는 방법에 대한 일 예를 설명한다.
도 12를 참조하면, 상기 단차부(160)를 포함하는 구조물 상에 제1 포토레지스트막을 형성하고 상기 제1 포토레지스트막에 대해 1차 사진 공정을 수행하여 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴은 최하부의 계단층을 형성하기 위한 마스크로 제공된다. 상기 제1 포토레지스트 패턴을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
이 후, 상기 제1 포토레지스트 패턴의 측방을 일부 제거하는 제1 트리밍 공정을 수행하여 제2 포토레지스트 패턴(170)을 형성한다. 상기 제2 포토레지스트 패턴(170)은 상기 1층 및 2층 계단층이 형성될 부위의 상부를 노출하는 형상을 갖는다. 상기 제2 포토레지스트 패턴(170)을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
상기 공정들을 수행하면, 상기 단차부(160)가 형성되어 있는 부위는 상기 단차부(160)가 형성되어 있지 않은 부위에 비해 1층 더 높게 돌출되는 형상을 가지면서 계단이 형성된다.
다시 도 8을 참조하면, 상기 트리밍 공정 및 2개 층의 희생막들이 제거되는 공정 사이클을 반복하여 수행한다. 즉, 상기 제2 트리밍 공정을 수행하여 제3 포토레지스트 패턴을 형성하고 이를 식각 마스크로 사용하여 2개의 층의 희생막들이 제거되도록 식각한다. 이와같이, 최하부층인 1층의 계단층이 형성되도록 상기 공정들을 반복 수행함으로써, 도 7에 도시된 것과 같이 상기 제2 예비 계단형 구조물(240)을 형성한다.
계속하여, 도 9 및 도 10과 도 1 내지 도 3을 참조로 설명한 후속 공정들을 동일하게 수행할 수 있다. 다만, 도 10에서 상기 예비 계단형 구조물들을 절단하기 위한 개구부들(124)을 형성할 때, 상기 개구부(124)는 상기 단차부(160) 중심 부위를 지나는 라인 형상을 갖도록 형성할 수 있다. 상기 공정을 수행함으로써, 도 1 및 도 2에 도시된 3차원 반도체 소자의 배선 구조물을 형성할 수 있다.
실시예 2
도 13은 일 실시예에 따른 3차원 반도체 소자의 배선 구조물을 설명하기 위한 사시도이다. 도 14는 도 13에 도시된 배선 구조물의 평면도이다.
도 13의 배선 구조물은 일부 워드 라인 형상 및 배선의 형상을 제외하고는 도 1에 도시된 배선 구조물과 동일하다. 그러므로, 도 1을 참조로 설명한 것과 중복되는 내용은 생략한다.
도 13 및 도 14를 참조하면, 기판의 패드 절연막 상에는 패드 구조물이 구비된다. 상기 패드 구조물은 계단 형상을 가질 수 있다. 즉, 상기 패드 구조물은 복수의 계단층(132, 132a)을 포함한다. 상기 패드 구조물에 포함되는 계단층에서, 하부 계단층은 상부 계단층보다 상기 제2 방향으로 더 길게 연장되는 형상을 갖는다.
상기 패드 구조물에서 포함되는 적어도 하나의 계단층(132, 132a)은 2개의 워드 라인들(130a, 130b)이 수직 방향인 상기 제1 방향으로 적층될 수 있다.
본 실시예의 경우, 상기 패드 구조물에서 최하부의 1층 및 2층의 계단층에는 1개층의 워드 라인(130c)만이 포함된다. 또한, 3층 및 4층의 계단층에는 2개층의 워드 라인(130a, 130b)이 포함된다. 이와같이, 상기 패드 구조물의 각 계단층에 포함되는 워드 라인의 수는 일정하지 않을 수 있다.
상기 1층 및 2층의 계단층(132a)은 1개층의 워드 라인(130c)이 포함되므로, 상기 1층 및 2층의 계단층(132a)에 포함된 워드 라인(130c)의 가장자리에는 별도의 함몰부가 생성되어 있지 않다. 상기 제1 층 및 제2 층 계단층(132a)에 포함되는 워드 라인인 제3 워드 라인(130c)의 상부면 가장자리 부위는 콘택 플러그가 형성되기 위한 제3 패드 영역(134c)으로 제공된다.
상기 3층 및 4층의 계단층은 2개층의 워드 라인이 포함된다. 상기 계단층에서, 하부에 위치하는 워드 라인을 제1 워드 라인(130a)이라 하고, 상부에 위치하는 워드 라인을 제2 워드 라인(130b)이라 하면서 설명한다. 상기 3층 및 4층의 계단층에 포함된 제1 및 제2 워드 라인들(130a, 130b)은 도 1에 도시된 각 워드 라인들과 동일한 형상을 가질 수 있다.
상기 제1 워드 라인의 상부면 가장자리 부위는 콘택 플러그가 형성되기 위한 제1 패드 영역(134a)으로 제공된다. 상기 제2 워드 라인의 상부면 가장자리 부위는 콘택 플러그가 형성되기 위한 제2 패드 영역(134b)으로 제공된다.
이와같이, 각 계단층에 포함되는 워드 라인의 수가 다르기 때문에, 각 계단층의 높이가 다를 수 있다. 본 실시예의 경우, 상기 1층 및 2층의 계단층은 3층 및 4층의 계단층에 비해 낮은 높이를 갖는다.
상기 패드 구조물을 포함하는 워드 라인 구조물(126)을 덮는 층간 절연막이 구비된다.
상기 층간 절연막 내부 및 상부에는 상기 패드 구조물의 각 패드 영역들과 연결되는 제1 및 제2 배선 구조물들이 구비된다. 그러나, 상기 셀 영역 양 측의 패드 구조물에 각각 배선 구조물들이 구비될 필요는 없으며, 어느 한 쪽의 패드 구조물에만 배선 구조물들을 형성하는 것도 가능하다. 본 실시예에서는, 양 측에 구비되는 패드 구조물의 양 측에 중 어느 한쪽 가장자리에 위치하는 패드 구조물에만 상기 제1 및 제2 배선 구조물이 구비된다.
상기 제1 배선 구조물은 상기 제3 및 제4 계단층에 포함된 제1 및 제2 워드 라인(130a, 130b)과 전기적으로 연결되는 것이다. 상기 제1 배선 구조물은 상기 도 1 및 도 2에서 설명한 배선 구조물과 동일한 형상을 갖는다.
즉, 상기 제1 배선 구조물은 제1 콘택 플러그들(140a), 제1 연결 패턴(142a), 제1 패드 패턴(144a) 및 제1 배선 라인(146a)을 포함한다. 또한, 상기 제1 배선 구조물은 제2 콘택 플러그들(140b), 제2 연결 패턴(142b), 제2 패드 패턴(144b) 및 제2 배선 라인(146b)을 포함한다.
도 13에서는, 제1 배선 구조물을 명확하고 간단하게 나타내기 위하여, 최상부에 위치하는 제1 및 제2 워드 라인(130a, 130b)과 연결되는 하나의 제1 배선 구조물만을 도시하였다. 그러나, 실재로는 상기 제1 및 제2 워드 라인(130a, 130b)을 포함하는 각 계단층에는 상기 제1 배선 구조물들이 각각 구비되어야 한다.
상기 제2 배선 구조물은 상기 제1 및 제2 계단층에 포함된 제3 워드 라인(130c)과 전기적으로 연결되는 것이다. 상기 제2 배선 구조물은 제3 콘택 플러그(140c) 및 제3 배선 라인(146c)을 포함한다. 상기 제3 콘택 플러그(140c)는 상기 층간 절연막을 관통하여 상기 각 층의 제3 워드 라인(130c)과 각각 접촉한다. 상기 제3 배선 라인(146c)은 상기 동일한 계단층에 포함된 제3 콘택 플러그들(140c)의 상부면과 접촉하면서 제3 방향으로 연장된다.
상기 설명한 것과 같은 배선 구조물을 포함함으로써, 고집적화된 3차원 반도체 소자를 제공할 수 있다.
도 15 내지 도 17은 도 13에 도시된 3차원 반도체 소자의 배선 구조물의 형성 방법에 대해 설명하기 위한 사시도들이다.
먼저, 도 4를 참조로 설명한 공정을 수행하여, 도 4에 도시된 구조를 형성한다.
도 15를 참조하면, 상기 제1 절연막(106) 및 희생막들(104)의 일부를 식각하여 가장자리 부위가 계단 형상을 갖는 제1 예비 계단형 구조물(212)을 형성한다. 상기 제1 예비 계단형 구조물(212)은 2층의 워드 라인을 포함하는 패드 구조물의 계단층을 형성하기 위한 몰드 패턴이다. 본 실시예에서, 상기 제1 예비 계단형 구조물(212)은 패드 구조물의 상부 2개의 계단층을 형성하기 위한 것이다.
상기 제1 예비 계단형 구조물(212)을 형성하기 위하여, 먼저, 상기 최상부층의 제1 절연막(106) 상에 제1 포토레지스트막을 형성하고 상기 제1 포토레지스트막에 대해 사진 공정을 수행하여 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴은 상기 2층의 워드 라인을 포함하는 최하부에 위치하는 계단층인 3층의 계단층을 형성하기 위한 마스크로 제공된다. 그러므로, 상기 제1 포토레지스트 패턴은 상기 최하부의 계단층이 형성될 부위의 상부를 노출하는 형상을 갖는다. 상기 제1 포토레지스트 패턴을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
이 후, 상기 제1 포토레지스트 패턴의 측방을 일부 제거하는 제1 트리밍 공정을 수행하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴은 상기 3층 및 4층 계단층(210c, 210d)이 형성될 부위의 상부를 노출하는 형상을 갖는다. 상기 제2 포토레지스트 패턴을 이용하여 2개의 층의 희생막들이 제거되도록 식각한다.
도 16을 참조하면, 상기 제1 예비 계단형 구조물(212)을 덮는 포토레지스트막을 형성하고, 상기 포토레지스트막에 대해 사진 공정을 수행하여 제3 포토레지스트 패턴을 형성한다.
상기 제3 포토레지스트 패턴은 최하부 계단층을 형성하기 위한 마스크로 제공된다. 그러므로, 상기 제3 포토레지스트 패턴은 상기 최하부의 계단층이 형성될 부위의 상부를 노출하는 형상을 갖는다.
상기 제3 포토레지스트 패턴을 이용하여 1개의 층의 희생막들이 제거되도록 식각한다. 상기 공정에 의해, 제2 예비 패드 구조물(212a)이 형성된다.
도 17을 참조하면, 상기 제2 예비 패드 구조물(212a)에서 제3 패드 영역에 해당되는 부위를 선택적으로 덮는 식각 마스크 패턴을 형성한다. 즉, 상기 식각 마스크 패턴에 의해 상기 제1 패드 영역 부위가 노출된다. 상기 제1 및 제2층의 제1 워드 라인은 상기 식각 마스크 패턴에 의해 마스킹된다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다.
본 실시예의 경우, 서로 이웃하는 계단형 패드 구조물의 제1 패드 영역이 서로 마주하고 있다. 그러므로, 상기 식각 마스크 패턴의 노출 부위는 서로 이웃하는 2개의 제1 패드 영역이 합해진 부위만큼이 될 수 있다.
상기 식각 마스크 패턴을 사용하여, 노출된 부위에서 1층의 희생막을 각각 식각하여 제3 예비 계단형 구조물(240)을 형성한다.
상기 제3 예비 계단형 구조물(240)의 각 계단층에서 상부에 위치하는 희생막만이 식각된다. 그러므로, 상기 제3 예비 계단형 구조물(240)은 상기 식각된 부위에서 하부의 희생막의 일부분이 노출된다.
상기 제3 예비 계단형 구조물들(240)을 덮는 층간 절연막(도시안됨)을 형성한다. 이 후, 상기 제3 예비 계단형 구조물(240)을 관통하여 상기 기판과 접촉하는 필러 구조물(120)을 형성한다. 상기 필러 구조물(120)은 채널 패턴을 포함하며, 다양한 형태로 설계될 수 있다. 그러므로, 상기 필러 구조물(120)은 특정 구조로 한정되지 않는다.
이 후, 도시하지는 않았지만, 상기 제3 예비 계단형 구조물(240)의 일부분을 식각하여 상기 제2 방향으로 연장되고 기판이 노출되는 형태의 개구부들을 형성한다. 상기 개구부들이 형성됨으로써, 상기 제3 예비 계단형 구조물들(240)이 각각 절단되어 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
다시, 도 13을 참조하면, 게이트 리플레이스먼트 공정을 통해 상기 희생막 패턴들을 워드 라인들로 대체시킨다. 상기 공정을 통해, 패드 구조물이 형성된다.
상기 패드 구조물을 사이의 개구부 내부를 채우도록 절연 패턴을 형성한다. 또한, 상기 패드 구조물 및 절연 패턴을 덮는 층간 절연막(도시안됨)을 형성한다.
상기 층간 절연막의 일부분을 식각하여, 상기 워드 라인의 제1 내지 제3 패드 영역을 각각 노출하는 제1 내지 제3 콘택홀들을 형성한다. 이 후, 상기 제1 내지 제3 콘택홀 내부에 도전 물질을 채워넣어 제1 내지 제3 콘택 플러그들(140a~140c)을 형성한다. 이 때, 상기 제1 내지 제3 콘택 플러그들(140a~140c)은 상기 제3 방향으로 나란하게 배치되도록 한다. 또한, 상기 제1 내지 제3 콘택 플러그들(140a~140c)은 각각 상기 제1 내지 제3 패드 영역(134a~134c)의 중심 부위에 형성되도록 한다.
상기 제1 및 제2 콘택 플러그들(140a, 140b) 상에 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제2 및 제3 배선 라인(146a, 146b)을 형성한다. 상기 제3 콘택 플러그(140c) 상에 제3 배선 라인(146c)을 형성한다.
상기 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 내지 제3 배선 라인(146a~146c)은 도전막을 형성한 다음 패터닝하여 형성할 수 있다.
이와는 다른 예로, 상기 제1 및 제2 연결 패턴(142a, 142b), 제1 및 제2 패드 패턴(144a, 144b) 및 제1 내지 제3 배선 라인(146a~146c)은 다마신 공정을 통해 형성할 수 있다.
상기 공정을 통해, 보다 간단한 공정에 의해 고집적화된 3차원 반도체 소자를 형성할 수 있다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 18을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예의 배선 구조물을 포함하는 3차원 반도체 소자를 포함할 수 있다. 상기 3차원 반도체 소자는 비휘발성 메모리 소자일 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 3차원 반도체 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100) 에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
본 발명은 고집적화된 반도체 소자의 제조에 이용할 수 있다. 특히, 본 발명에 의하면 보다 간단한 공정을 통해 고집적화된 3차원 비휘발성 메모리 소자를 제조할 수 있다.
104 : 희생막 106 : 제1 절연막
110 : 제1 예비 계단형 패턴 구조물
120 : 필러 구조물 124 : 개구부
126 : 워드 라인 구조물 130 : 워드 라인
132 : 계단층 134a : 제1 패드 영역
134b : 제2 패드 영역
140a, 140b : 제1 및 제2 콘택 플러그
142a, 142b : 제1 및 제2 연결 패턴
144a, 144b : 제1 및 제2 패드 패턴
146a, 146b : 제1 및 제2 배선 라인
160 : 단차부

Claims (10)

  1. 서로 이격되면서 수직 방향인 제1 방향으로 적층되고, 제2 방향으로 연장되는 제1 및 제2 워드 라인을 포함하는 제1 계단층이 구비되고, 상기 제1 계단층의 제2 워드 라인에는 가장자리 부위에 제1 함몰부를 포함하는 제1 구조물;
    상기 제2 방향과 수직한 제3 방향으로 상기 제1 구조물과 이웃하게 배치되고, 상기 제1 방향으로 적층되는 제1 및 제2 워드 라인을 포함하는 제2 계단층이 구비되고, 상기 제2 계단층의 제2 워드 라인에는 상기 제1 함몰부와 상기 제3 방향으로 대향하는 제2 함몰부를 포함하는 제2 구조물;
    상기 함몰부를 통해 노출되는 상기 제1 및 제2 구조물에 포함되는 제1 워드 라인들의 상부면과 접촉하는 제1 콘택 플러그들;
    상기 제1 및 제2 구조물에 포함되는 제2 워드 라인들의 상부면과 접촉하는 제2 콘택 플러그들;
    상기 제3 방향으로 서로 이웃하는 제1 콘택 플러그들을 연결하는 제1 연결 패턴들;
    상기 제1 콘택 플러그들과 이격되면서 상기 제1 연결 패턴들과 전기적으로 연결되고, 상기 제3 방향으로 연장되는 제1 배선 라인;
    상기 제3 방향으로 서로 이웃하는 제2 콘택 플러그들을 연결하는 제2 연결 패턴들; 및
    상기 제2 콘택 플러그들과 이격되면서 상기 제2 연결 패턴들과 전기적으로 연결되고, 상기 제3 방향으로 연장되는 제2 배선 라인을 포함하는 배선 구조물.
  2. 제1항에 있어서, 상기 제1 및 제2 구조물 내에 포함되는 제1 및 제2 계단층은 복수의 층으로 적층되고, 하부의 계단층들이 상부의 계단층들보다 가장자리 길이가 더 긴 형태를 갖는 배선 구조물.
  3. 제2항에 있어서, 상기 제1 배선 라인은 동일한 층의 제1 및 제2 계단층에 위치하는 제1 콘택 플러그들과 각각 전기적으로 연결되고, 상기 제2 배선 라인은 동일한 층의 제1 및 제2 계단층에 위치하는 제2 콘택 플러그들과 각각 전기적으로 연결되는 배선 구조물.
  4. 제2항에 있어서, 동일한 제1 및 제2 계단층의 제1 및 제2 워드 라인과 각각 접촉하는 제1 및 제2 콘택 플러그는 상기 제3 방향으로 나란하게 일렬 배치되는 배선 구조물.
  5. 제1항에 있어서, 상기 제1 및 제2 구조물은 상기 제3 방향으로 나란하게 배치되고, 상기 제1 및 제2 구조물이 서로 번갈아가며 배치되는 배선 구조물.
  6. 제1항에 있어서, 상기 제1 연결 패턴과 제1 배선 라인을 연결시키는 제1 패드 패턴과, 상기 제2 연결 패턴 및 제2 배선 라인을 연결시키는 제2 패드 패턴을 더 포함하는 배선 구조물.
  7. 제1항에 있어서, 상기 제1 및 제2 워드 라인과 각각 접촉하는 제1 및 제2 콘택 플러그는 상기 제3 방향으로 나란하게 일렬 배치되는 배선 구조물.
  8. 제1항에 있어서, 상기 제1 및 제2 콘택 플러그는 상기 제1 및 제2 워드 라인의 가장자리 상부면에 해당하는 제1 및 제2 패드 영역과 접촉하는 배선 구조물.
  9. 제8항에 있어서, 상기 제1 및 제2 콘택 플러그는 상기 제1 및 제2 패드 영역의 중심 부위와 접촉되는 배선 구조물.
  10. 제1항에 있어서, 서로 이웃하여 평행하게 배치되는 하나의 상기 제1 및 제2 배선 라인들 사이에는 제1 및 제2 콘택 플러그가 각각 구비되는 배선 구조물.
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