KR101688838B1 - 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 연결 구조체의 형성 방법에서, 기판 상에 희생막 및 층간 절연막을 반복 적층한다. 최상부의 희생막 상에 식각 마스크 패턴들 및 상기 식각 마스크 패턴들 측벽에 측벽 블록킹 패턴들을 형성한다. 가장자리의 첫 번째 측벽 블록킹 패턴을 선택적으로 노출하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각한다. 가장자리의 두 번째 측벽 블록킹 패턴이 노출되도록 상기 식각 마스크 패턴 및 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하여 연결 구조체를 형성한다. 상기 방법에 의하면, 균일한 폭으로 측방이 노출되는 계단 형상의 연결 구조체를 형성할 수 있다.

Description

연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{A connect structure and method of manufacturing a semiconductor device using the same}
본 발명은 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 수직 적층된 구조의 배선 연결을 위한 연결 구조체 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 수직형 반도체 소자의 경우, 셀들 뿐 아니라 이들과 연결되는 배선들도 수직 적층된 구조로 형성된다. 상기 수직 방향으로 적층되는 각 배선들에 독립적으로 전기적 신호를 인가하기 위하여, 상기 각 배선들의 가장자리에는 연결을 위한 패드 부위가 포함되어야 한다. 상기 각 층 배선의 패드 부위는 서로 다른 형상을 가지므로, 상기 배선들을 형성하기 위하여 수 회의 사진 및 식각 공정이 요구된다. 또한, 수직으로 적층되는 박막들의 수가 증가하면 수 회의 사진 및 식각 공정을 수행하더라도, 각 층에 형성되는 배선들이 정상적으로 형성되기가 어렵다.
본 발명의 목적은 사진 공정 회수가 감소되면서도 패드 부위의 폭이 일정한 연결 구조체의 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 연결 구조체를 이용하여 반도체 소자를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 연결 구조체의 형성 방법으로, 기판 상에 희생막 및 층간 절연막을 반복 적층한다. 최상부의 희생막 상에 식각 마스크 패턴들 및 상기 식각 마스크 패턴들 측벽에 측벽 블록킹 패턴들을 형성한다. 측방 가장자리의 첫 번째 측벽 블록킹 패턴을 선택적으로 노출하면서 식각 마스크 패턴들을 덮는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각한다. 측방 가장자리의 두 번째 측벽 블록킹 패턴이 노출되도록 상기 식각 마스크 패턴 및 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하여, 희생막 패턴 및 층간 절연막 패턴이 적층되고 측방이 계단 형상을 갖는 연결 구조체를 형성한다.
본 발명의 일 실시예로, 상기 식각 마스크 패턴은 비정질 탄소(Amorphous Carbon) 또는 포토레지스트로 형성할 수 있다.
본 발명의 일 실시예로, 상기 식각 마스크 패턴들은 제1 폭을 갖고, 상기 측벽 블록킹 패턴이 형성된 상태의 상기 식각 마스크 패턴들 사이의 간격은 상기 제1 폭이 되도록 상기 측벽 블록킹 패턴을 형성할 수 있다.
본 발명의 일 실시예로, 상기 식각 마스크 패턴의 폭 및 측벽 블록킹 패턴의 폭의 합은 상기 계단 형상을 갖는 연결 구조체에서 측방에 노출되는 희생막 패턴의 폭과 동일하도록 상기 식각 마스크 패턴들 및 측벽 블록킹 패턴들을 형성할 수 있다.
본 발명의 일 실시예로, 상기 식각 마스크 패턴은 상기 희생막이 적층된 수의 1/2개 이상의 개수로 형성할 수 있다.
본 발명의 일 실시예로, 상기 희생막 및 층간 절연막을 식각하는 하나의 단계에서 한 층의 희생막 및 층간 절연막을 식각할 수 있다.
본 발명의 일 실시예로, 상기 희생막 및 층간 절연막을 식각하기 이 전에, 노출되어 있는 측벽 블록킹 패턴을 제거할 수 있다.
본 발명의 일 실시예로, 상기 희생막 및 층간 절연막을 식각한 다음에, 노출되어 있는 측벽 블록킹 패턴을 제거할 수 있다.
본 발명의 일 실시예로, 제2 포토레지스트 패턴을 형성하기 위한 식각 공정을 수행하기 이 전에 상기 제1 포토레지스트 패턴 상부면 상에 폴리머를 생성시킬 수 있다.
본 발명의 일 실시예로, 상기 측벽 블록킹 패턴은 상기 희생막, 식각 마스크 패턴 및 제1 포토레지스트 패턴과 각각 식각 선택비를 갖는 물질로 형성할 수 있다.
본 발명의 일 실시예로, 상기 측벽 블록킹 패턴을 형성하기 위하여 먼저 상기 식각 마스크 패턴 및 희생막의 표면을 따라 측벽 블록킹막을 형성한다. 다음에, 상기 희생막의 표면이 노출되도록 측벽 블록킹막을 이방성 식각한다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 희생막 및 층간 절연막을 반복 적층한다. 최상부의 희생막 상에 식각 마스크 패턴들 및 상기 식각 마스크 패턴들 측벽에 측벽 블록킹 패턴들을 형성한다. 측방 가장자리의 첫 번째 측벽 블록킹 패턴을 선택적으로 노출하면서 식각 마스크 패턴들을 덮는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각한다. 측방 가장자리의 두 번째 측벽 블록킹 패턴이 노출되도록 상기 식각 마스크 패턴 및 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하여, 희생막 패턴 및 층간 절연막 패턴이 적층되고 측방이 계단 형상을 갖는 연결 구조체를 형성한다. 상기 연결 구조체 내에 포함된 희생막 패턴들을 제거한다. 상기 희생막 패턴들이 제거된 그루부 내부에 측방이 계단 형상을 갖는 도전막 패턴들을 형성한다.
본 발명의 일 실시예로, 상기 도전막 패턴들을 덮는 층간 절연막을 형성한다. 또한, 상기 층간 절연막을 관통하여 계단 형상을 갖는 측방 부위의 상기 도전막 패턴들과 접촉하는 콘택 플러그들을 형성한다.
본 발명의 일 실시예로, 상기 희생막은 실리콘 질화물로 형성하고, 상기 층간 절연막은 실리콘 산화물로 형성할 수 있다.
본 발명의 일 실시예로, 상기 연결 구조체의 일부를 식각하여 기판 표면이 노출되는 채널홀들을 형성한다. 또한, 상기 채널홀들 내부에 채널막 패턴들을 형성한다.
상기 채널막 패턴 상부면과 전기적으로 접촉하는 비트 라인 구조물을 형성할 수 있다.
본 발명의 일 실시예로, 상기 그루부 내부 표면 상에 터널 절연막, 전하 저장막 및 블록킹 유전막을 형성할 수 있다.
본 발명의 일 실시예로, 상기 도전막 패턴들은 금속 물질로 형성할 수 있다.
본 발명의 일 실시예로, 상기 연결 구조체를 형성하기 위한 방법으로, 측방 가장자리에 위치하는 측벽 블록킹 패턴이 순차적으로 노출되도록 상기 식각 마스크 패턴 및 포토레지스트 패턴의 일부를 제거한다. 상기 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각한다. 상기한 각 단계를 적어도 상기 희생막이 적층된 수 만큼 반복 수행한다.
설명한 것과 같이, 본 발명에 의하면 포토 트리밍 공정에서 상기 측벽 블록킹 패턴에 의해 식각 마스크 패턴 및 포토레지스트 패턴의 식각이 정지된다. 따라서, 연결 구조체를 형성하기 위한 식각 마스크로 사용되는 상기 식각 마스크 패턴 및 포토레지스트 패턴이 정확한 위치에 형성될 수 있다. 그러므로, 상기 연결 구조체를 사용하여 정 위치에 연결 배선을 형성할 수 있다. 또한, 본 발명에 의하면 수 회의 트리밍 공정을 수행하여 각 층을 식각하기 위한 식각 마스크 패턴 및 포토레지스트 패턴을 형성하기 때문에, 상기 연결 구조체를 형성하기 위한 사진 공정 단계의 수가 감소된다. 그러므로, 저 비용으로 수직형 반도체 소자의 연결 배선을 형성할 수 있다.
도 1은 본 발명에 따른 메모리 소자에서 셀 배치를 나타내는 평면도이다.
도 2a 내지 도 2c는 도 1에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.
도 3a는 본 발명의 일 실시예에 따른 연결 구조체를 나타내는 사시도이다.
도 3b는 도 3a에 도시된 연결 구조체에서 연결 영역에 위치하는 부분의 단면도이다.
도 4a 내지 도 4l은 도 1 및 도 2에 도시된 연결 구조체의 형성 방법을 나타내는 단면도들이다.
도 5a 내지 도 5f는 연결 구조체 형성 시에 사용되는 각 단계의 식각 마스크의 평면도들이다.
도 6은 포토레지스트 패턴의 트리밍 공정을 설명하기 위한 평면도이다.
도 7a 내지 도 7d는 도 1 및 도 2에 도시된 연결 구조체를 형성하기 위한 다른 방법을 나타내는 단면도이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명에 따른 메모리 소자에서 셀 배치를 나타내는 평면도이다. 도 2a 내지 도 2c는 도 1에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.
도 1을 참조하면, 메모리 소자는 메모리 셀들이 배치되는 셀 어레이 영역(CAL)과, 메모리 셀들을 구동시키기 위한 회로들이 배치되는 페리 회로 영역(PER)을 포함한다.
상기 셀 어레이 영역(CAL) 내에는 각 셀들이 형성되는 셀 블록들(CBL)과 각 셀 블록(CBL)들 주변에는 각 셀들에 포함된 도전 라인들과 연결되는 배선 구조물들이 배치되는 연결 영역(CR)을 포함할 수 있다.
도 2a 내지 도 2c에 도시된 것과 같이, 상기 연결 영역(CR)은 상기 셀 블록(CBL)의 적어도 하나의 측벽과 이격되면서 배치된다. 예를들어, 도 2a에 도시된 것과 같이, 상기 연결 영역(CR)은 상기 셀 블록(CBL)의 일 측에 배치될 수 있다. 도 2b에 도시된 것과 같이, 셀 블록(CBL)의 마주보는 양측에 배치되거나, 또한, 도 2c에 도시된 것과 같이, 셀 블록(CBL)의 모든 측벽에 배치될 수 있다.
상기 셀 블록(CBL) 내에 형성된 각 셀들은 수직 방향으로 적층될 수 있다. 상기 각 셀들에 포함되는 수직 적층된 도전 패턴들에는 각각 독립된 전기적 신호가 인가되어야 한다. 이를 위하여, 상기 도전 패턴들은 상기 연결 영역까지 수평 연장되는 형상을 갖고, 상기 연결 영역으로 연장된 부분은 각 패턴들은 각각의 콘택 플러그들과 연결될 수 있도록 형성되어야 한다.
상기와 같은 형상의 배선들을 형성하기 위해서, 상기 셀 블록(CBL) 및 연결 영역(CR)에 걸쳐 형성되는 연결 구조체가 요구된다. 상기 연결 구조체는 상기 수직 적층된 배선을 형성하기 위한 몰드 패턴일 수 있다. 또는, 상기 연결 구조체는 상기 수직 적층된 배선 자체일 수 있다.
도 3a는 본 발명의 일 실시예에 따른 연결 구조체를 나타내는 사시도이다. 도 3b는 도 3a에 도시된 연결 구조체에서 연결 영역에 위치하는 부분의 단면도이다.
도 3a 및 3b를 참조하면, 셀 블록 영역(CBL) 및 연결 영역(CR)을 포함하는 기판(10)이 마련된다. 상기 셀 블록 영역(CBL)은 셀들이 형성되기 위한 영역이고, 상기 연결 영역(CR)은 상기 셀 블록 영역(CBL)과 인접하여 셀들을 전기적으로 연결시키기 위한 패턴들이 형성되기 위한 영역이다.
상기 연결 구조체(55)는 셀 블록 영역(CBL) 및 연결 영역(CR)에 걸쳐 위치하게 된다. 상기 연결 영역(CR)은 상기 셀 블록 영역(CBL)의 적어도 하나의 측벽과 이격되면서 배치된다. 본 실시예에서, 상기 연결 영역(CR)은 상기 셀 블록 영역(CBL)의 각 4개의 측벽과 인접하여 배치된다.
상기 연결 구조체(55)는 희생막 패턴들(31) 및 층간 절연막 패턴들(21)이 반복하여 적층된 형상을 갖는다.
상기 희생막 패턴(31) 및 층간 절연막 패턴(21)은 서로 다른 식각 선택비를 갖는 물질로 각각 형성된다. 예를들어, 상기 희생막 패턴(31)은 실리콘 질화물 또는 폴리실리콘일 수 있다. 또한, 상기 층간 절연막 패턴(21)은 실리콘 산화물일 수 있다. 일 실시예로, 상기 희생막 패턴(31)이 절연성을 가지는 실리콘 질화물인 경우에, 상기 연결 구조체(55)는 전체적으로 절연 물질로 이루어지게 된다. 이 경우, 상기 연결 구조체(55)는 적층된 배선들을 형성하기 위한 몰드 패턴으로 제공된다. 이와는 다른 예로, 상기 희생막 패턴(31)이 폴리실리콘인 경우, 상기 희생막 패턴(31)은 도전성을 가지게 된다. 그러므로, 상기 연결 구조체(55)는 그 자체가 배선으로 제공될 수 있다.
상기 연결 구조체(55)에서, 연결 영역(CR)에 위치하는 희생막 패턴(31) 및 층간 절연막 패턴(21)은 측방의 가장자리 부위가 계단 형상을 갖는다. 즉, 하부에 위치하는 희생막 패턴(31)은 상부에 위치하는 희생막 패턴(31)에 비해 더 넓은 형상을 갖는다.
상기 희생막 패턴(31)의 측방 가장자리가 계단 형상을 가지기 때문에, 하부의 희생막 패턴과 상부의 희생막 패턴의 폭의 차이만큼 하부의 희생막 패턴의 상부면이 노출되는 형상을 갖는다. 상기 각 희생막 패턴(31)에서 노출되는 상부면은 콘택 플러그와 접촉하기 위한 패드로 사용되는 부위이다. 상기 노출되는 상부면의 폭이 설정된 값을 크게 벗어나는 경우 상기 콘택 플러그가 정 위치에 형성되기 어렵다.
본 실시예의 경우, 각 층에서 상기 희생막 패턴(31)들이 노출되는 상부폭의 차이가 거의 없으며, 설정된 값과의 오차도 거의 없다. 구체적으로, 상기 노출되는 상부폭들은 설정된 값으로부터 100Å이하의 오차를 갖는다.
도 4a 내지 도 4l은 도 1 및 도 2에 도시된 연결 구조체의 형성 방법을 나타내는 단면도들이다. 도 4a 내지 도 4l은 연결 영역에 위치하는 연결 구조체의 단면도들이다. 도 4a 내지 도 4l은 도 5a에서 I-I' 부위의 단면도이다. 도 5a 내지 도 5f는 연결 구조체 형성 시에 사용되는 각 단계의 식각 마스크의 평면도들이다. 도 6은 포토레지스트 패턴의 트리밍 공정을 설명하기 위한 평면도이다.
도 4a 및 도 5a를 참조하면, 셀 블록 영역 및 연결 영역을 포함하는 기판(10)에 패드 절연막(12)을 형성한다.
상기 패드 절연막(12) 상에 희생막(30) 및 층간 절연막(20)을 순차적으로 반복 적층한다. 최상부 층에는 희생막(30)을 형성한다. 상기 층간 절연막(20)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 희생막(30)은 상기 층간 절연막(20)과 식각 선택비를 갖는 물질로 형성한다. 일 예로, 상기 희생막(30)은 실리콘 질화물 또는 폴리실리콘으로 형성할 수 있다.
각 층의 희생막들(30)은 동일한 높이로 형성할 수 있다. 또한, 각 층의 층간 절연막들(20)은 동일한 높이로 형성할 수 있다. 본 실시예에서, 희생막(30)은 8층으로 형성하고, 층간 절연막(20)은 7층으로 형성한다. 즉, 상기 기판 상에, 제1 내지 제8 희생막(30a~30h) 및 각 희생막들(30a~30h) 사이에 제1 내지 제7 층간 절연막(20a~20g)을 형성한다.
최 상부에 위치하는 제8 희생막(30h) 상에 제1 마스크막(도시안함)을 형성한다. 상기 제1 마스크막은 스핀 코팅 공정을 통해 형성할 수 있다. 상기 제1 마스크막은 사진 공정에 의해 패터닝될 수 있는 물질로 형성할 수 있다. 예를들어, 상기 제1 마스크막은 비정질 탄소막(Amorphous Carbon Layer), 포토레지스트막 등으로 형성할 수 있다. 후속 공정에서, 상기 제1 마스크막 표면에 버퍼막을 형성하여야 하므로 상기 제1 마스크막은 단단한 성질을 갖는 비정질 탄소막으로 형성하는 것이 더 바람직하다.
상기 제1 마스크막은 사진 공정에 의해 패터닝하여 식각 마스크 패턴들(40)을 형성한다. 상기 식각 마스크 패턴들(40)은 연결 영역 내에 형성한다. 본 실시예에서, 상기 식각 마스크 패턴들(40)은 상기 셀 블록을 둘러싸는 형상을 갖도록 형성한다.
상기 식각 마스크 패턴들(40)은 제1 폭(d1)을 갖는다. 또한, 상기 식각 마스크 패턴들(40) 사이의 간격들은 제2 폭(d2)을 갖는다. 상기 제1 폭(d1) 및 제2 폭(d2)은 상기 상, 하부 희생막 패턴과의 폭의 차이로 설정된 제3 폭(d3)에 연동하여 결정된다. 구체적으로, 제1 및 제2 폭(d1, d2)의 합은 상기 상, 하부 희생막 패턴과의 폭의 차이로 설정된 제 3폭(d3)의 2배이다. 상기 제1 폭(d1)은 상기 제2 폭(d2)보다 작다. 상기 제1 폭(d1)과 제2 폭(d2)의 차이는 300Å보다 작고 10Å보다 클 수 있다.
상기 식각 마스크 패턴(40)은 상기 희생막들(30)의 가장자리를 패터닝하기 위한 식각 마스크로 사용된다. 그러므로, 상기 식각 마스크 패턴(40)의 개수에 따라 패터닝할 수 있는 희생막들(30)의 개수가 달라진다. 구체적으로, 상기 식각 마스크 패턴(40)은 상기 희생막들(30)이 적층된 수의 1/2개 이상의 개수로 형성할 수 있다. 상기 식각 마스크 패턴(40)이 N개인 경우, 2 X N개 층의 희생막들(30)을 패터닝할 수 있다. 도시된 것과 같이, 8개 층의 희생막을 패터닝하기 위하여, 4개의 식각 마스크 패턴(40)을 형성한다. 상기 4개의 식각 마스크 패턴(40)은 각각 연결 영역의 가장자리로부터 차례로 제1 내지 제4 마스크 패턴(40a~40d)이라 하면서 설명한다.
이하에서는, 구체적인 수치를 예로 들면서, 상기 식각 마스크 패턴(40)을 형성하는 방법을 설명한다. 이하의 수치는 일 예에 불과하며 식각 마스크 패턴의 폭 및 간격은 변경될 수 있다.
상, 하부 희생막 패턴(30)과의 폭의 차이인 제 3폭(d3)이 4000Å로 설정된 경우에 대해 설명한다. 즉, 각각의 희생막 패턴들(30)에서 노출되어 콘택 플러그와 접촉하는 부위의 상부 폭은 4000Å이 되도록 하여야 한다.
상기 상, 하부 희생막 패턴을 형성하기 위하여, 상기 식각 마스크 패턴(40)의 제1 폭(d1)은 4000Å보다 x만큼 작은 폭을 갖는다. 상기 식각 마스크 패턴(40) 사이의 제2 폭(d2)은 4000Å보다 x만큼 큰 폭을 갖는다. 상기 x는 5 내지 150Å의 범위 내에서 결정할 수 있다. 이하에서는, 상기 제1 폭(d1)은 3950Å의 폭을 갖고, 상기 제2 폭(d2)은 4050Å의 폭을 갖는 것으로 설명한다.
도 4b 및 도 5b를 참조하면, 상기 식각 마스크 패턴들(40) 및 제8 희생막(30h) 상부면을 따라 블록킹막(44)을 형성한다. 상기 블록킹막(44)은 상기 식각 마스크 패턴(40) 및 희생막(30)과 각각 식각 선택비를 갖는 물질로 형성된다. 또한, 상기 블록킹막(44)은 후속 공정에서 형성되는 포토레지스트 패턴과도 식각 선택비를 갖는 물질로 형성된다. 즉, 상기 블록킹막(44)은 상기 식각 마스크 패턴(40)을 제거하는 공정 조건에서 거의 제거되지 않는 물질로 형성되어야 한다. 또한, 상기 블록킹막(44)은 상기 희생막(30)을 제거하는 공정 조건에서 거의 제거되지 않는 물질로 형성되어야 한다. 예를들어, 상기 블록킹막(44)은 실리콘 산화물로 형성할 수 있다.
상기 블록킹막(44)은 상기 제1 폭(d1)과 제2 폭(d2)의 차이의 1/2만큼의 두께를 갖도록 형성한다. 이 경우, 상기 블록킹막(44)이 형성된 상태에서 상기 식각 마스크 패턴들(40) 사이의 간격은 상기 제1 폭과 동일하게 된다. 그러므로, 상기 블록킹막(44)은 5 내지 150Å의 두께로 형성할 수 있다. 설명한 것과 같이, 상기 제1 및 제2 폭(d1, d2)이 각각 3950Å 및 4050Å인 경우에는 상기 블록킹막(44)을 50Å의 두께로 형성한다. 상기와 같이 얇은 두께의 블록킹막(44)을 형성하기 위해서, 상기 블록킹막(44)은 원자층 적층법을 통해 형성할 수 있다.
도 4c를 참조하면, 상기 블록킹막(44)을 이방성으로 식각하여, 상기 식각 마스크 패턴들(40)의 측벽에 측벽 블록킹 패턴들(46a~46g)을 형성한다. 하나의 식각 마스크 패턴(40)의 폭 및 측벽 블록킹 패턴(46a)의 폭의 합은 연결 구조체에서 측방에 노출되는 희생막 패턴들의 폭이 된다.
상기 측벽 블록킹 패턴들(46a~46g) 사이에는 제8 희생막(30h)이 노출된다. 이하에서, 상기 측벽 블록킹 패턴들(46a~46g)은 연결 영역의 가장자리로부터 차례로 제1 내지 제7 측벽 블록킹 패턴(46a~46g)이라 하면서 설명한다.
도 4d 및 도 5c를 참조하면, 상기 제8 희생막(30h), 식각 마스크 패턴들(40a~40d) 및 측벽 블록킹 패턴(46a~46g)을 덮는 포토레지스트막(도시안함)을 형성한다. 상기 포토레지스트막을 사진 공정에 의해 패터닝함으로써, 상기 식각 마스크 패턴들(40a~40d) 중 제1 식각 마스크 패턴(40a)의 상부면 일부와 상기 제1 식각 마스크 패턴(40a) 일 측벽의 제1 측벽 블록킹 패턴(46a)을 노출하는 제1 포토레지스트 패턴(50a)을 형성한다. 상기 제1 포토레지스트 패턴(50a)은 상기 셀 블록 전 영역 및 연결 영역의 대부분을 덮는 형상을 가지고, 제1 식각 마스크 패턴(40a)에서 가장자리 부위의 일 측벽에 형성된 측벽 블록킹 패턴(46a)이 노출되도록 형성한다.
도 4e를 참조하면, 상기 노출된 제1 측벽 블록킹 패턴(46a)을 선택적으로 제거한다. 즉, 상기 제1 측벽 블록킹 패턴(46a)을 제거하는 공정에서 상기 제8 희생막(30h), 제1 식각 마스크 패턴(40a) 및 제1 포토레지스트 패턴(50a)은 제거되지 않는 것이 바람직하다. 상기 제1 측벽 블록킹 패턴(46a)이 실리콘 산화물인 경우, 상기 제1 측벽 블록킹 패턴(46a)은 SF6를 주 식각 가스로 사용하는 건식 식각 공정을 통해 제거할 수 있다.
도 4f를 참조하면, 상기 제1 식각 마스크 패턴(40a) 및 제1 포토레지스트 패턴(50a)을 식각 마스크로 사용하여 상기 제8 희생막(30h)을 식각한다. 계속하여, 상기 제7 희생막(30g)을 식각 저지막으로 사용하여, 상기 제7 층간 절연막(20g)을 식각한다. 상기 식각 공정을 수행하면, 상기 제8 희생막(30h)의 가장자리 부위가 식각되면서 계단 형상을 갖게된다. 또한, 상기 제7 희생막(30g)이 상기 제3 폭(d3)만큼 노출된다.
도 4g 및 도 6을 참조하면, 상기 제1 포토레지스트 패턴(50a)의 일부와 상기 제1 식각 마스크 패턴(40a)을 식각한다. 제1 식각 마스크 패턴(40a) 및 제1 포토레지스트 패턴(50a)은 산소 또는 오존을 주 식각 가스로 이용하는 건식 식각 공정을 통해 식각될 수 있다. 상기 식각 공정에서 제1 포토레지스트 패턴(50a)의 측벽이 트리밍되어 제2 포토레지스트 패턴(50b)이 형성된다.
상기 식각 공정에서, 상기 제2 측벽 블록킹 패턴(46b)이 노출되면 식각이 정지되도록 한다. 즉, 도 6의 ①부분이 식각 정지점이 된다. 이와같이, 상기 제2 측벽 블록킹 패턴(46b)이 형성된 부위까지 식각되기 때문에, 상기 제8 희생막(30h)이 노출되는 부위의 폭도 일정하게 된다. 즉, 상기 제1 식각 마스크 패턴(40a)이 제거된 부위만큼 상기 제8 희생막(30h)의 상부면이 노출된다.
상기 제1 포토레지스트 패턴(50a) 및 제1 식각 마스크 패턴(40a)은 상부면은 거의 식각되지 않으면서 측벽 부위가 상대적으로 빠르게 식각되는 것이 바람직하다. 이를 위하여, 상기 제1 포토레지스트 패턴(50a) 및 제1 식각 마스크 패턴(40a)을 식각하기 이 전에, 상기 제1 포토레지스트 패턴(50a) 상부면에 폴리머막(도시안됨)을 형성하는 공정을 더 수행할 수 있다. 상기 폴리머막을 형성하면, 후속의 식각 공정에서 상기 제1 포토레지스트 패턴의 상부면 식각이 억제되어 측벽 부위가 상대적으로 빠르게 식각될 수 있다.
도 4h를 참조하면, 상기 제2 측벽 블록킹 패턴(46b)을 제거하여, 상기 제2 식각 마스크 패턴(40b)의 측벽을 노출시킨다. 상기 제2 측벽 블록킹 패턴(46b)을 제거하면, 상기 제8 희생막(30h)은 상기 제3 폭(d3)만큼 노출된다. 즉, 상기 제8 및 제7 희생막(30h, 30g)의 가장자리는 계단 형상을 가지면서 상기 제3 폭(d3)만큼 노출된다.
도 4i 및 5d를 참조하면, 상기 제2 포토레지스트 패턴(50b)을 식각 마스크로 사용하여 노출되어 있는 상기 제8 및 제7 희생막(30h, 30g)을 이방성 식각한다. 계속하여, 상기 제8 및 제7 희생막(30h, 30g) 아래에 위치하는 제7 층간 절연막(20g) 및 제6 층간 절연막(20f)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제8 및 제7 희생막(30h, 30g)의 가장자리 부위가 식각되면서 계단 형상을 갖게 된다. 또한, 상기 제6 및 제7 희생막이 설정된 제3 폭(d3)만큼 노출된다.
도 4j, 도 5e 및 도 6을 참조하면, 상기 제3 측벽 블록킹 패턴(46c)이 노출되도록 상기 제2 포토레지스트 패턴(50b)의 일부를 식각한다. 상기 식각 공정에서, 도 6의 ②부분이 식각 정지점이 된다.
상기 식각 공정에서 제2 포토레지스트 패턴(50b)의 측벽이 트리밍되어 제3 포토레지스트 패턴(50c)이 형성된다. 상기 제3 측벽 블록킹 패턴(46c)을 제거하여 제2 식각 마스크 패턴(40b)의 측벽을 노출시킨다.
이 후, 제2 식각 마스크 패턴(40b) 및 제3 포토레지스트 패턴(50c)을 식각 마스크로 사용하여 노출되어 있는 상기 제6 내지 제8 희생막(30f~30h)을 이방성 식각한다. 계속하여, 상기 제6 내지 제8 희생막(30f~30h) 아래에 위치하는 제5 내지 제7 층간 절연막(20e~20h)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제5 내지 제7 희생막(30e~30h)이 상기 제3 폭(d3)만큼 노출된다.
도 4k 및 도 6을 참조하면, 상기 제4 측벽 블록킹 패턴(46d)이 노출되도록 상기 제3 포토레지스트 패턴(50c)의 일부와 상기 제2 식각 마스크 패턴(40b)을 식각한다. 상기 식각 공정에서, 도 6의 ③ 부분이 식각 정지점이 된다.
상기 식각 공정에서 제3 포토레지스트 패턴(50c)의 측벽이 트리밍되어 제4 포토레지스트 패턴(50d)이 형성된다. 상기 제4 측벽 블록킹 패턴(46d)을 제거한다.
이 후, 제4 포토레지스트 패턴(50d)을 식각 마스크로 사용하여 노출되어 있는 상기 제5 내지 제8 희생막(30e~30h)을 이방성 식각한다. 계속하여, 상기 제5 내지 제8 희생막(30e~30h) 아래에 위치하는 제4 내지 제7 층간 절연막(20d~20g)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제4 내지 제7 희생막(30d~30g)이 상기 제3 폭만큼 노출된다.
도 4l 및 도 6을 참조하면, 상기 제5 측벽 블록킹 패턴(46e)이 노출되도록 상기 제4 포토레지스트 패턴(50d)의 일부를 식각한다. 상기 식각 공정에서, 도 6의 ④ 부분이 식각 정지점이 된다.
상기 식각 공정에서 제4 포토레지스트 패턴(50d)의 측벽이 트리밍되어 제5 포토레지스트 패턴(50e)이 형성된다. 상기 제5 측벽 블록킹 패턴(46e)을 제거한다.
이 후, 제5 포토레지스트 패턴(50e) 및 제3 식각 마스크 패턴(40c)을 식각 마스크로 사용하여 노출되어 있는 상기 제4 내지 제8 희생막(30d~30h)을 이방성 식각한다. 계속하여, 상기 제4 내지 제8 희생막(30d~30h) 아래에 위치하는 제3 내지 제7 층간 절연막(20c~20g)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제3 내지 제7 희생막(30c~30g)이 상기 제3 폭만큼 노출된다.
도 4m 및 도 6을 참조하면, 상기 제6 측벽 블록킹 패턴(46f)이 노출되도록 상기 제5 포토레지스트 패턴(50e)의 일부와 상기 제3 식각 마스크 패턴(40c)을 식각한다. 상기 식각 공정에서, 도 6의 ⑤ 부분이 식각 정지점이 된다.
상기 식각 공정에서 제6 포토레지스트 패턴(50f)이 형성된다. 상기 제6 측벽 블록킹 패턴(46f)을 제거한다.
이 후, 제6 포토레지스트 패턴(50f)을 식각 마스크로 사용하여 노출되어 있는 상기 제3 내지 제8 희생막(30c~30h)을 이방성 식각한다. 계속하여, 상기 제3 내지 제8 희생막(30c~30h) 아래에 위치하는 제2 내지 제7 층간 절연막(20b~20h)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제2 내지 제7 희생막(30c~30h)이 상기 제3 폭만큼 노출된다.
도 4n, 도 5f 및 도 6을 참조하면, 상기 제7 측벽 블록킹 패턴(46g)이 노출되도록 상기 제6 포토레지스트 패턴(50f)의 일부를 식각한다. 상기 식각 공정에서, 도 6의 ⑥ 부분이 식각 정지점이 된다.
상기 식각 공정에서 제6 포토레지스트 패턴(50f)의 측벽이 트리밍되어 제7 포토레지스트 패턴(50g)이 형성된다. 상기 제7 측벽 블록킹 패턴(46g)을 제거한다.
이 후, 제7 포토레지스트 패턴(50g) 및 제4 식각 마스크 패턴(40d)을 식각 마스크로 사용하여 노출되어 있는 상기 제2 내지 제8 희생막(30b~30h)을 이방성 식각한다. 계속하여, 상기 제2 내지 제8 희생막(30b~30h) 아래에 위치하는 제1 내지 제7 층간 절연막(20a~20h)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제1 내지 제7 희생막(30a~30h)이 상기 제3 폭만큼 노출된다.
계속하여, 상기 제7 포토레지스트 패턴(50g) 및 제4 식각 마스크 패턴(40d)을 제거한다.
상기 식각 공정에 의해, 가장자리 부위가 계단 형상을 갖는 제1 내지 제8 희생막 패턴(31a~31h)을 포함하는 연결 구조체(55)가 완성된다. 상기 제1 내지 제8 희생막 패턴(31a~31h)의 가장자리의 노출되는 부위의 폭(d3)은 모두 일정하다. 상기 제1 내지 제8 희생막 패턴(31a~31h)은 2회의 사진 공정만으로 형성될 수 있다.
상기 제1 내지 제8 희생막 패턴(31a~31h)의 가장자리의 노출된 폭(d3)은 하나의 식각 마스크 패턴 및 하나의 측벽 블록킹 패턴의 폭의 합과 같다. 그러므로, 상기 제1 내지 제8 희생막 패턴(31a~31h)의 노출된 폭은 최초에 형성되는 식각 마스크 패턴들의 선폭의 공정 산포 정도의 작은 오차를 가질 수 있다. 구체적으로, 상기 제1 내지 제8 희생막 패턴(31a~31h)의 노출된 폭은 설정된 값으로부터 100Å이하의 오차를 가질 수 있다.
도 7a 내지 도 7d는 도 1 및 도 2에 도시된 연결 구조체를 형성하기 위한 다른 방법을 나타내는 단면도이다.
이하에서 설명하는 방법은 각 희생막을 식각하는 공정에서 측벽 블록킹 패턴을 식각 마스크로 사용하는 것을 제외하고는 상기 도 4a 내지 도 4n을 참조로 설명한 방법과 동일하다.
먼저, 도 4a 내지 4d를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4d에 도시된 구조를 형성한다.
도 7a를 참조하면, 상기 제1 포토레지스트 패턴(60a), 제1 식각 마스크 패턴(40a) 및 제1 측벽 블록킹 패턴(46a)을 식각 마스크로 사용하여 상기 제8 희생막(30h)을 식각한다. 계속하여, 상기 제7 희생막(30g)을 식각 저지막으로 사용하여, 상기 제7 층간 절연막(20g)을 식각한다. 상기 식각 공정을 수행하면, 상기 제8 희생막(30h)의 가장자리 부위가 식각되면서 계단 형상을 갖게된다. 또한, 상기 제7 희생막(30g)이 설정된 제3 폭만큼 노출된다. 상기 제3 폭은 하나의 식각 마스크 패턴 및 측벽 블록킹 패턴의 폭의 합이 된다.
도 7b를 참조하면, 상기 제1 측벽 블록킹 패턴(46a)을 제거한다. 계속하여, 상기 제2 측벽 블록킹 패턴(46b)이 노출되도록 상기 제1 포토레지스트 패턴(60a)의 일부와 상기 제1 식각 마스크 패턴(40a)을 식각한다. 상기 식각 공정에 의해, 제1 포토레지스트 패턴(60a)의 측벽이 트리밍되어 제2 포토레지스트 패턴(60b)이 형성된다.
상기 식각 공정에서, 상기 제2 측벽 블록킹 패턴(46b)이 노출되면 식각이 정지되도록 한다. 이와같이, 상기 제2 측벽 블록킹 패턴(46b)이 형성된 부위까지 식각되기 때문에, 상기 제8 희생막(30h)이 노출되는 부위의 폭도 일정하게 된다. 즉, 상기 제1 식각 마스크 패턴(40a) 및 상기 제1 측벽 블록킹 패턴(46a)이 제거된 부위만큼 상기 제8 희생막(30h)의 상부면이 노출된다.
상기 제2 포토레지스트 패턴(60b) 및 제2 측벽 블록킹 패턴(46b)을 식각 마스크로 사용하여 노출되어 있는 상기 제8 희생막(30h) 및 제7 희생막(30g)을 이방성 식각한다. 계속하여, 상기 제8 및 제7 희생막(30h, 30g) 아래에 위치하는 제7 및 제6 층간 절연막(20f, 20g)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제8 및 제7 희생막(30h, 30g)의 가장자리 부위가 식각되면서 계단 형상을 갖게되고, 상기 제6 및 제7 희생막(30f, 30g)의 가장자리 부위가 상기 제3 폭만큼 노출된다.
도 7c를 참조하면, 상기 제2 측벽 블록킹 패턴(46b)을 제거한다. 계속하여, 상기 제3 측벽 블록킹 패턴(46c)이 노출되도록 상기 제2 포토레지스트 패턴(60b)의 일부를 식각한다. 상기 식각 공정에 의해, 제2 포토레지스트 패턴(60b)의 측벽이 트리밍되어 제3 포토레지스트 패턴(60c)이 형성된다.
상기 제3 포토레지스트 패턴(60c), 제2 측벽 블록킹 패턴(46b) 및 제2 식각 마스크 패턴(40b)을 식각 마스크로 사용하여 노출되어 있는 상기 제6 및 제7 희생막(30f, 30g)을 이방성 식각한다. 계속하여, 상기 제6 및 제7 희생막(30f, 30g) 아래에 위치하는 제5 및 제6 층간 절연막(20e, 20f)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 제6 내지 제8 희생막(30f~30h)의 가장자리 부위가 식각되면서 계단 형상을 갖게되고, 상기 제5 내지 7 희생막(30e~30g)의 가장자리 부위가 상기 제3 폭만큼 노출된다.
계속하여, 상기 측벽 블록킹 패턴이 노출되도록 포토레지스트 패턴의 일부 또는 식각 마스크 패턴을 제거하고, 이들을 식각 마스크로 사용하여 노출된 희생막들을 식각한다. 즉, 도 7a 및 7b를 참조로 설명한 공정들을 반복 수행할 수 있다.
상기 공정들을 수행하면, 도 7d에 도시된 것과 같이, 상기 기판 상에는 가장자리 부위가 계단형상을 갖는 제1 내지 제8 희생막 패턴(31)이 형성된다. 각 희생막 패턴(31)의 가장자리 상부면은 상기 제3 폭만큼 노출된다.
이 후, 남아있는 포토레지스트 패턴(61) 및 식각 마스크 패턴(40d)을 제거한다.
이하에서는, 상기 설명한 연결 구조체 형성 방법을 이용하여 수직형 반도체 소자를 제조하는 방법에 대해 설명한다. 이하에서 설명하는 반도체 소자는 NAND 플래시 메모리 소자이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 8a를 참조하면, 메모리 셀들이 형성되는 셀 영역 및 주변 회로들이 형성되는 페리 영역이 구분된 반도체 기판(100)을 마련한다. 상기 셀 영역 내에는 메모리 셀들이 형성되는 셀 형성 영역 및 상기 메모리 셀들을 전기적으로 연결하는 배선들이 형성되는 연결 영역이 포함된다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 단결정 실리콘 기판(100) 상에 패드 절연막(도시안함)을 형성한다. 상기 패드 절연막 상에 희생막들(102a~102h) 및 층간 절연막들(104a~104g)을 순차적으로 반복 적층한다. 상기 층간 절연막들(104a~104g)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 희생막들(102a~102h)은 상기 층간 절연막들(104a~104g)과 식각 선택비를 갖는 물질로 형성한다. 일 예로, 상기 희생막들(102a~102h)은 실리콘 질화물로 형성할 수 있다.
각 층의 희생막들(102a~102h)은 동일한 높이로 형성하는 것이 바람직하다. 또한, 각 층의 층간 절연막들(104a~104g)은 동일한 높이로 형성하는 것이 바람직하다. 본 실시예에서, 희생막은 8층으로 형성하고, 층간 절연막은 7층으로 형성한다. 즉, 제1 내지 제8 희생막들(102a~102h)과, 각 희생막들 사이에 제1 내지 제7 층간 절연막들(104a~104g)을 형성한다.
최상부 희생막인 상기 제8 희생막(102h) 상에는 제8 층간 절연막(106)을 형성한다. 최 상부 희생막을 덮는 층간 절연막은 후속의 연마 또는 식각 공정에서 일부 두께만큼 소모될 수 있으므로, 상기 제8 층간 절연막(106)은 상기 희생막들 사이에 개재되는 제1 내지 제7 층간 절연막(104a~104g)보다 더 두껍게 형성한다.
상기 제8 층간 절연막(106) 상에는 연마 저지막(108)을 형성한다. 상기 연마 저지막(108)은 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를들어, 상기 연마 저지막(108)은 폴리실리콘 또는 실리콘 질화물로 형성될 수도 있다.
도 8b를 참조하면, 상기 연마 저지막(108), 희생막들(102a~102h) 및 층간 절연막들(104a~104g)을 패터닝하여, 측방의 가장자리 부위가 계단 형상을 갖는 저지막 패턴(108a), 희생막 패턴들(103a~103h) 및 층간 절연막 패턴(105a~105g, 106a)들을 형성한다.
상기 패터닝하는 공정은 도 4a 내지 도 4j를 참조로 설명한 것과 동일하게 수행할 수 있다. 이와 다른예로, 상기 패터닝하는 공정은 도 7a 내지 도 4d를 참조로 설명한 것과 동일하게 수행할 수 있다.
상기 공정을 수행하면, 2회의 사진 공정을 통해 노출되는 부위의 폭이 균일한 연결 구조체(107)를 형성할 수 있다. 상기 연결 구조체(107)에서, 각 희생막 패턴들(103a~103h)의 측방 가장자리의 노출 부위의 폭들은 설정된 값으로부터 100Å이하의 오차를 갖는다.
도 8c를 참조하면, 상기 기판(100) 상에 상기 저지막 패턴(108a)을 덮는 제9 층간 절연막(128)을 형성한다. 상기 제9 층간 절연막(128)은 실리콘 산화물로 형성할 수 있다. 상기 저지막 패턴(108a)의 상부면이 노출되도록 상기 제9 층간 절연막(128)을 평탄화한다.
상기 저지막 패턴(108a) 상에 채널홀을 형성하기 위한 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴을 식각 마스크로 사용하여, 하부의 층간 절연막 패턴들(105a~105g, 106a) 및 희생막 패턴들(103a~103h)을 순차적으로 식각하여 복수의 채널홀(120)을 형성한다. 상기 채널홀들(120)의 저면에는 기판(100) 표면이 노출된다. 상기 채널홀들(120)은 일렬로 배열된다.
상기 채널홀들(120)의 측벽, 기판(100) 저면, 저지막 패턴(108a) 및 제9 층간 절연막(128)을 따라 제1 반도체 물질막(도시안함)을 형성한다. 상기 제1 반도체 물질막은 폴리실리콘막일 수 있다. 상기 제1 반도체 물질막 상에 상기 채널홀(120)의 내부를 완전하게 채우도록 실리콘 산화막(도시안함)을 형성한다.
상기 채널홀(120) 내부에만 상기 실리콘 산화물이 채워지도록 상기 실리콘 산화막의 일부를 식각하여 실리콘 산화막 패턴(124)을 형성한다. 상기 실리콘 산화막 패턴(124)의 상부면은 상기 제8 희생막 패턴(103h)보다는 높게 위치하는 것이 바람직하다.
상기 실리콘 산화막 패턴(124) 상에 상기 채널홀(120) 내부를 채우는 제2 반도체 물질막(도시안함)을 형성한다. 상기 제2 반도체 물질막은 상기 제1 반도체 물질막과 동일한 물질로 이루어진다. 상기 저지막의 상부면이 노출되도록 상기 제1 및 2 반도체 물질막을 연마하여, 상기 채널홀(120) 내부에 마커로니 형상의 채널막 패턴(122) 및 제2 반도체 패턴(126)을 형성한다.
도 8d를 참조하면, 상기 채널막 패턴(122)들 사이의 저지막 및 연결 구조체를 식각하여 개구부를 형성한다. 상기 개구부는 일 방향으로 연장되는 트렌치 형상을 갖는다. 또한, 상기 개구부의 저면에는 기판(100) 표면이 노출될 수 있다.
상기 개구부를 형성한 다음, 상기 개구부의 측벽에 노출되어 있는 상기 희생막 패턴들(103a~103h)을 제거하여 그루부들을 형성한다.
상기 그루부 및 개구부 내부면을 따라 터널 절연막(도시안함), 전하 트랩막(도시안함) 및 블록킹 유전막(도시안함)을 형성한다. 상기 블록킹 유전막 상에는 상기 그루부 내부를 완전하게 채우는 도전막(도시안함)을 형성한다. 상기 도전막은 스텝 커버러지 특성이 양호한 도전물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
이 후, 상기 개구부 내부에 형성된 도전막을 식각한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 즉, 상기 그루부 내부의 도전막만을 남도록 함으로써 콘트롤 게이트 전극들(110a~110h)을 형성한다. 이하에서는, 기판(100)으로부터 순서대로 제1 내지 제8 콘트롤 게이트 전극(110a~110h)이라 하면서 설명한다.
상기 연결 영역에 위치하는 제1 내지 제8 콘트롤 게이트 전극들(110a~110h)은 측방 가장자리가 계단 형상을 가지게 된다. 따라서, 상기 측방 가장자리의 노출된 부위는 워드 라인을 연결하기 위한 패드로 사용될 수 있다. 이 때, 상기 연결 구조체(107)에서 각각 가장자리에 위치하는 노출되어 있는 부위의 폭이 일정하기 때문에, 상기 제1 내지 제8 콘트롤 게이트 전극들(110a~110h)의 패드 부위의 폭이 일정하다.
상기 제1 내지 제8 콘트롤 게이트 전극들(110a~110h) 사이의 개구부 저면의 기판(100)에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안함)을 형성한다.
상기 개구부를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(130)을 형성한다. 상기 채널막 패턴(122) 및 콘트롤 게이트 전극(110a~110h)을 포함하는 구조물들을 덮는 제10 층간 절연막(132)을 형성한다.
도 8e를 참조하면, 상기 제10 층간 절연막(132)을 관통하여 상기 제2 반도체 패턴(126) 상부면과 접촉하는 비트 라인 콘택(142)을 형성한다. 상기 제10 층간 절연막(132)을 관통하여 제1 내지 제8 콘트롤 게이트 전극(110a~110h)의 패드 부위와 접촉하는 제1 내지 제8 콘택 플러그(140a~140h)를 형성한다. 상기 제1 내지 제8 콘트롤 게이트 전극(110a~110h)의 패드 부위의 폭이 일정하기 때문에, 상기 제1 내지 제8 콘택 플러그(140a~140h)를 형성하는 공정에서 상기 제1 내지 제8 콘트롤 게이트 전극(110a~110h)의 패드 부위 위치가 어긋나서 발생되는 미스얼라인에 의한 접촉 불량이 거의 발생되지 않는다.
상기 제1 내지 제8 콘택 플러그(140a~140h) 상에 상기 제1 내지 제8 콘택 플러그(140a~140h)와 각각 접촉하는 배선 라인들(144)을 형성한다.
도 8f를 참조하면, 상기 비트 라인 콘택(142) 및 배선 라인들(144)을 덮는 제11 층간 절연막(150)을 형성한다. 상기 제11 층간 절연막(150)을 관통하여, 상기 비트 라인 콘택(142)의 상부면과 접촉하는 콘택 플러그(146) 및 비트 라인들(148)을 형성한다. 상기 비트 라인들(148)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 채널막 패턴들(122)과 전기적으로 연결될 수 있다.
상기 공정을 통해, 상기 제1 내지 제8 콘트롤 게이트 전극(110a~110h)의 패드 부위는 일정한 폭을 가지면서 정 위치에 형성될 수 있다. 또한, 2회의 사진 공정을 통해 연결 구조체를 형성할 수 있으므로, 저 비용으로 상기 제1 내지 제8 콘트롤 게이트 전극(110a~110h)을 형성할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 저비용으로 수직형 메모리 소자를 제조할 수 있다.
10 : 기판 12 : 패드 절연막
30 : 희생막 20 : 층간 절연막
55 : 연결 구조체 31: 희생막 패턴들
21 : 층간 절연막 패턴들 40 : 식각 마스크 패턴
44 : 블록킹막 46a~46g : 측벽 블록킹 패턴
50a~50d : 제1 내지 제4 포토레지스트 패턴
100 : 단결정 실리콘 기판
102a~102h : 제1 내지 제8 희생막
104a~104g : 제1 내지 제7 층간 절연막
106：제8 층간 절연막 108a : 저지막 패턴
105a~105g : 층간 절연막 패턴 128 : 제9 층간 절연막
120 : 채널홀 124 : 실리콘 산화막 패턴
122 : 채널막 패턴 126 : 제2 반도체 패턴
103a~103h : 제1 내지 제8 희생막 패턴
110a~110h : 콘트롤 게이트 전극들 132 : 제10 층간 절연막
144 : 배선 라인 150 : 제11 층간 절연막
142 : 비트 라인 콘택 148 : 비트 라인

Claims (10)

  1. 기판 상에 희생막 및 층간 절연막을 반복 적층하는 단계;
    최상부의 희생막 상에 식각 마스크 패턴들 및 상기 식각 마스크 패턴들 측벽에 측벽 블록킹 패턴들을 형성하는 단계;
    측방 가장자리의 첫 번째 측벽 블록킹 패턴을 선택적으로 노출하면서 식각 마스크 패턴들을 덮는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하는 단계;
    측방 가장자리의 두 번째 측벽 블록킹 패턴이 노출되도록 상기 식각 마스크 패턴 및 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하여, 희생막 패턴 및 층간 절연막 패턴이 적층되고 측방이 계단 형상을 갖는 연결 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  2. 제1항에 있어서, 상기 식각 마스크 패턴은 비정질 탄소(Amorphous Carbon) 또는 포토레지스트로 형성하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  3. 제1항에 있어서, 상기 식각 마스크 패턴들은 제1 폭을 갖고, 상기 측벽 블록킹 패턴이 형성된 상태의 상기 식각 마스크 패턴들 사이의 간격은 상기 제1 폭이 되도록 상기 측벽 블록킹 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  4. 제1항에 있어서, 상기 식각 마스크 패턴의 폭 및 측벽 블록킹 패턴의 폭의 합은 상기 계단 형상을 갖는 연결 구조체에서 측방에 노출되는 희생막 패턴의 폭이 되도록 상기 식각 마스크 패턴들 및 측벽 블록킹 패턴들을 형성하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  5. 제1항에 있어서, 상기 식각 마스크 패턴은 상기 희생막이 적층된 수의 1/2개 이상의 개수로 형성하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  6. 제1항에 있어서, 상기 희생막 및 층간 절연막을 식각하는 하나의 단계에서 한 층의 희생막 및 층간 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  7. 제1항에 있어서, 상기 희생막 및 층간 절연막을 식각하기 이 전에, 노출되어 있는 측벽 블록킹 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  8. 제1항에 있어서, 제2 포토레지스트 패턴을 형성하기 위한 식각 공정을 수행하기 이 전에 상기 제1 포토레지스트 패턴 상부면 상에 폴리머를 생성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 연결 구조체 형성 방법.
  9. 기판 상에 희생막 및 층간 절연막을 반복 적층하는 단계;
    최상부의 희생막 상에 식각 마스크 패턴들 및 상기 식각 마스크 패턴들 측벽에 측벽 블록킹 패턴들을 형성하는 단계;
    측방 가장자리의 첫 번째 측벽 블록킹 패턴을 선택적으로 노출하면서 식각 마스크 패턴들을 덮는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴 및 식각 마스크 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하는 단계;
    측방 가장자리의 두 번째 측벽 블록킹 패턴이 노출되도록 상기 식각 마스크 패턴 및 제1 포토레지스트 패턴의 일부를 제거하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 노출된 상기 희생막 및 층간 절연막을 식각하여, 희생막 패턴 및 층간 절연막 패턴이 적층되고 측방이 계단 형상을 갖는 연결 구조체를 형성하는 단계;
    상기 연결 구조체 내에 포함된 희생막 패턴들을 제거하는 단계; 및
    상기 희생막 패턴들이 제거된 그루부 내부에 측방이 계단 형상을 갖는 도전막 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 도전막 패턴들을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 계단 형상을 갖는 측방 부위의 상기 도전막 패턴들과 접촉하는 콘택 플러그들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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