KR20200036503A - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되는 게이트 전극들과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물과, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 가장자리가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 병합 패턴 구조물의 한 층의 패드 패턴과 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 전극과는 절연되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 도전 물질과 접촉하고, 상기 셀 콘택 플러그의 상부면은 단지 절연 물질만 접촉된다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 배선 구조를 포함하는 수직형 메모리 장치에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 메모리 셀들 및 이들을 연결하는 배선 구조물을 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 간단한 배선 구조를 갖는 수직형 메모리 장치를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물과, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 가장자리가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 병합 패턴 구조물의 한 층의 패드 패턴과 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 연결되는 패드 패턴 이외의 다른 층의 게이트 전극과는 절연되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 상기 한 층의 패드 패턴보다 하부에 위치하는 도전 물질과 접촉하고, 상기 셀 콘택 플러그의 상부면은 단지 절연 물질만 접촉될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 기판 상에 형성되는 회로 패턴, 상기 제1 영역 상에 위치하는 회로 패턴 상에 구비되고, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물. 상기 제2 영역 상에 구비되고, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 절연 물질들 및 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물 및 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 상기 패드 패턴들 중 단지 하나의 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 셀 콘택 플러그를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되는 게이트 전극들과, 절연 물질들 및 상기 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물 및 상기 병합 패턴 구조물의 한 층의 패드 패턴의 적어도 일부분과 접하면서 상기 병합 패턴 구조물에 포함되는 절연 물질들을 관통하도록 제1 방향으로 연장되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 상기 병합 패턴 구조물 내에서 한 층의 패드 패턴만이 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 셀 콘택 플러그가 구비됨으로써 간단한 배선 구조를 갖는 수직형 메모리 장치를 제공할 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들, 단면도들 및 사시도이다.
도 8 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 31 내지 33a는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 33b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 36 및 37a는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 37b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 38 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 42 및 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 44는 예시적인 실시예들에 따른 수직형 메모리 장치에서 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다.
도 45 및 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 47 및 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 49 및 도 50은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 51 및 52는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 53 내지 도 55는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 사시도이다.
도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 도 4는 일부 층의 도전 패턴을 나타내는 평면도이다. 도 5는 도전 라인 및 패드 패턴의 일부를 나타내는 사시도이다. 도 6은 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 7은 패드 패턴 부위를 나타내는 단면도이다.
구체적으로, 도 1은 평면도이고, 도 2 및 도 3은 단면도들이다. 도 2는 도 1의 I-I'선 및 II-II'선을 따라 절단한 단면도를 포함하고, 도 3은 도 1의 III-III'선을 따라 절단한 단면도이다. 도 7은 도 6의 a-a'선을 따라 절단한 단면도이다.
이하에서는, 상기 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 회로 패턴, 상기 회로 패턴 상에 형성된 메모리 셀들, 및 상기 회로 패턴과 상기 메모리 셀들을 전기적으로 연결하는 셀 콘택 플러그(202)를 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 기판(100)은 제1 내지 제3 영역들(A, B, C)을 포함할 수 있다. 상기 제1 및 제2 영역(A,B)은 메모리 셀 영역일 수 있다. 즉, 상기 제1 영역(A)은 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 상기 제2 영역(B)은 게이트 전극의 패드들이 형성되는 패드 영역일 수 있다. 상기 제3 영역(C)은 주변 회로들이 형성되기 위한 영역일 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 주변 회로들이 상기 메모리 셀의 하부의 기판(100) 상에 형성될 수 있다. 상기 제3 영역(C) 상에 상기 제1 및 제2 영역(A,B)이 구비되므로, 상기 제3 영역(C)은 상기 제1 및 제2 영역(A,B)과 수직 방향으로 서로 오버랩될 수 있다.
상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그(106) 및 하부 배선(108)은 다층으로 형성될 수 있다.
상기 기판(100) 상에는 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비될 수 있다. 상기 하부 콘택 플러그들(106)은 상기 하부 트랜지스터(104)의 불순물 영역들(104a) 및/또는 게이트(104b)와 접촉할 수 있다.
상기 하부 배선들(108)은 하부 패드 패턴들(108a)을 포함할 수 있다. 상기 하부 패드 패턴들(108a)은 이 후에 설명하는 셀 블록의 실제 패드 영역에 위치하는 패드 패턴들(180c)과 상기 제1 방향으로 대향하는 부위에 각각 위치할 수 있다. 상기 하부 패드 패턴들(108a)은 상기 셀 콘택 플러그(202)와 직접 접촉될 수 있다.
상기 하부 층간 절연막(110) 상에는 베이스 패턴들(116)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 패턴들(116)은 제1 영역(A) 하부에 위치할 수 있다. 상기 베이스 패턴들(116)은 예를 들어, 폴리실리콘층 또는 단결정 실리콘층을 포함할 수 있다.
예시적인 실시예에서, 상기 베이스 패턴들(116)과 상기 하부 층간 절연막(110)의 제1 방향의 사이에는 하부 도전 패턴(112)이 구비될 수 있다. 일 예로, 상기 하부 도전 패턴(112)은 공통 소오스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 하부 층간 절연막(110) 상에는 베이스 절연막(118)이 구비될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 절연막(118)은 상기 제2 영역(B) 하부에 위치할 수 있다. 상기 베이스 절연막(118)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 베이스 패턴(116) 및 베이스 절연막(118) 상에는 복수의 메모리 셀들을 포함하는 셀 블록 구조물이 구비될 수 있다. 상기 셀 블록 구조물들은 제2 방향으로 연장되면서 상기 제3 방향으로 나란하게 배치될 수 있다. 상기 셀 블록 구조물들은 상기 제2 방향으로 연장되는 제1 개구(160)에 의해 구분될 수 있다. 따라서, 상기 제1 개구(160)는 블록 컷 영역에 해당될 수 있다. 상기 제1 개구(160) 내에는 제2 절연 패턴(도 3, 190)이 구비되고, 상기 제2 절연 패턴(190)을 관통하여 CSL(도 3, 206)이 구비될 수 있다. 상기 제1 개구(160)는 상기 제1 및 제2 영역(A, B)에 위치할 수 있다.
상기 셀 블록 구조물을 덮은 제1 층간 절연막(130)이 구비될 수 있다. 상기 제1 층간 절연막(130) 상에는 제2 층간 절연막(146)이 구비될 수 있다.
이하에서, 상기 제1 영역(A) 상에 형성되는 셀 블록 구조물은 셀 구조물(50)이라 하고, 상기 제2 영역(B) 상에 형성되는 셀 블록 구조물은 병합 패턴 구조물(52)이라 하면서 설명한다. 상기 셀 구조물(50) 및 병합 패턴 구조물(52)은 서로 연결될 수 있다. 이하에서는, 하나의 셀 블록 구조물을 예를 들면서 설명한다.
상기 셀 구조물(50)은 상기 제1 방향을 따라 서로 이격되도록 형성된 복수의 게이트 전극들(180a), 게이트 전극들(180a) 사이에 형성된 제1 절연 패턴들(120a)을 포함할 수 있다. 즉, 상기 게이트 전극(180a) 및 제1 절연 패턴(120a)은 상기 제1 방향으로 번갈아 반복 배치될 수 있다. 또한, 상기 게이트 전극들(180a) 및 제1 절연 패턴들(120a)을 관통하는 채널 구조물(140)이 구비될 수 있다.
상기 셀 구조물(50) 내에는 제2 방향으로 연장되는 제2 개구(162)가 포함되며, 상기 제2 개구(162)는 워드 라인 컷팅 영역으로 제공될 수 있다. 즉, 상기 제2 개구(162)에 의해 상기 게이트 전극들(180a)은 상기 제3 방향으로 서로 이격될 수 있다. 따라서, 상기 셀 구조물들(50) 내에는 상기 제3 방향으로 배열되는 복수의 게이트 전극들(180a)이 포함될 수 있다. 상기 제2 개구(162)는 상기 베이스 패턴(116)의 부위까지 연장될 수 있다. 예시적인 실시예에서, 상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치할 수 있다. 상기 제2 개구(162)의 내부에도 상기 제2 절연 패턴(190)이 채워질 수 있다.
상기 게이트 전극(180a)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들을 포함할 수 있다. 이때, 제1 게이트 전극은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 최하층에 형성되고, 제3 게이트 전극은 최상층 및 그 하부의 적어도 1층에 형성되며, 제2 게이트 전극은 제1 게이트 전극 및 제3 게이트 전극 사이에서 복수의 층들에 형성될 수 있다. 상기 제3 게이트 전극들 사이에는 제3 개구(164)가 구비되고 상기 제3 게이트 전극을 제3 방향으로 분리할 수 있다. 상기 제3 개구(164)는 셀 선택 라인(SSL) 컷팅 영역으로 제공될 수 있다. 상기 제3 개구(164) 내에는 절연 패턴이 채워질 수 있다. 일부 실시예에서, 상기 제2 및 제3 게이트 전극들의 제1 방향 사이에 1개 또는 복수의 더미 라인이 더 포함될 수도 있다.
상기 채널 구조물(140)은 전하 저장 구조물(132), 채널(134), 매립 절연 패턴(136) 및 캡핑 패턴(138)을 포함할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(140)은 상기 게이트 전극들(180a) 및 제1 절연 패턴들(120a)을 관통하여 상기 베이스 패턴(116) 내부까지 연장될 수 있다.
일 예로, 상기 채널(134)은 상기 베이스 패턴(116) 내부까지 연장되고, 컵 형상을 가질 수 있다. 상기 전하 저장 구조물(132)은 상기 채널의 외측벽을 둘러싸는 형상을 가질 수 있다. 상기 전하 저장 구조물(132)은 순차적으로 적층된 제1 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 포함할 수 있다. 상기 매립 절연 패턴(136)은 상기 채널(134)에 의해 형성되는 내부 공간을 채우도록 필러(pillar) 형상을 가질 수 있다. 상기 캡핑 패턴(138)상기 매립 절연 패턴(136) 및 채널(134) 상에 형성되고, 폴리실리콘을 포함할 수 있다. 상기 캡핑 패턴(138)의 저면은 최상부의 게이트 전극(180a)의 상부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 캡핑 패턴(138)의 상부면은 상기 제1 층간 절연막(130) 상부면과 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 스트링 선택 라인(SSL)에 해당하는 제3 게이트 전극들은 가장자리 부위가 계단 형상을 갖고 상기 제1 영역(A) 내에 위치할 수 있다. 즉, 상기 제3 게이트 전극들은 상기 제2 영역(B)까지 연장되지 않을 수 있다. 상기 제3 게이트 전극들의 계단의 노출부는 SSL의 패드로 제공될 수 있다.
상기 병합 패턴 구조물(52)은 게이트 전극들(180a)로부터 연장된 도전 패턴들과 제1 절연 패턴들(120a)이 반복 적층되는 제1 구조물과 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물이 병합된 형상을 가질 수 있다. 상기 병합 패턴 구조물들(52) 내부에는 상기 제2 방향으로 연장되는 트렌치들 또는 개구들이 포함되지 않을 수 있다. 따라서, 상기 병합 패턴 구조물들은 제3 방향으로 서로 이격되는 부위를 포함하지 않을 수 있다. 즉, 하나의 셀 블록 구조물에는 하나의 병합 패턴 구조물(52)이 구비될 수 있다.
상기 병합 패턴 구조물(52)의 제2 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 따라서, 상기 병합 패턴 구조물(52)의 제2 방향의 가장자리 부위는 각 층별로 서로 다른 평면을 가질 수 있다.
상기 병합 패턴 구조물(52)에 포함되는 제1 절연 패턴(120a)은 상기 셀 구조물에 포함되는 제1 절연 패턴들(120a)과 동일한 물질로 구성될 수 있다. 즉, 상기 병합 패턴 구조물 및 셀 구조물의 제1 절연 패턴들(120a)은 서로 병합되어 제2 방향으로 연장된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 병합 패턴 구조물(52)의 각 층을 평면에서 볼 때, 상기 각 층은 도전 라인 영역 및 절연 구조물 영역을 포함할 수 있다.
이하에서는, 도 4 내지 도 7을 함께 참조하면서 상기 병합 패턴 구조물의 각 층에 대해 상세하게 설명한다.
도 4 내지 도 7에 도시된 것과 같이, 상기 각 층의 도전 라인 영역에는 도전 라인(180b), 패드 패턴 (180c) 및 연결 라인(180d)이 포함될 수 있다.
상기 도전 라인(180b)은 상기 병합 패턴 구조물(52)의 제3 방향의 양 측 가장자리에 배치되고, 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 패드 패턴(180c)은 상기 병합 패턴 구조물(52)의 각 층의 노출된 제2 방향의 가장자리 부위인 계단 부위에만 위치할 수 있다. 즉, 상기 패드 패턴(180c)은 상기 병합 패턴 구조물(52)에서 상기 상부층에 의해 커버되어 노출되지 않는 부위에는 위치하지 않을 수 있다.
도 4 및 도 5에 도시된 것과 같이, 상기 패드 패턴(180c)은 상기 도전 라인(180b)의 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 형상을 가질 수 있다. 상기 패드 패턴(180c)은 상기 게이트 전극(180a)과 연결되어 하부 배선과 접촉하기 위한 실재 패드 영역이 될 수 있다. 예시적인 실시예에서, 상기 각 도전 라인들(180b)로부터 돌출되는 패드 패턴들(180c)은 서로 접촉하지 않을 수 있다. 따라서, 각 층의 패드 패턴들(180c)의 제3 방향의 사이는 절연 구조물 영역이 될 수 있다. 즉, 각 층의 패드 패턴들(180c)의 제3 방향의 사이에는 상기 제2 구조물이 배치될 수 있다. 상기 병합 패턴 구조물(52)의 각 층의 계단 부위에는 패드 패턴(180c) 및 제2 희생 패턴(128b)이 노출될 수 있다.
상기 연결 라인(180d)은 상기 제1 영역(A)과 인접하는 제2 영역(B)에 구비되며 상기 제3 방향으로 연장될 수 있다. 따라서, 상기 연결 라인(180d)은 상기 셀 블록 구조물에 포함되는 동일한 층의 게이트 전극들(180a)과 상기 도전 라인(180b)을 서로 연결시킬 수 있다.
따라서, 동일한 층의 게이트 전극들(180a)은 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)과 전기적으로 연결되는 구조를 가질 수 있다.
예시적인 실시예에서, 상기 각 층의 상기 연결 라인(180d) 및 도전 라인(180b)은 평면도에서 볼 때, ㄷ자 형상을 가질 수 있다.
예시적인 실시예에서, 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 상기 제1 영역(A)에 형성되는 게이트 전극들(180a)과 실질적으로 동일한 도전 물질을 포함할 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 패드 패턴(180c)은 제2 방향의 계단 끝부분에서는 직선 형상을 갖고, 상기 제2 방향의 계단 끝부분과 대향하는 부위에서는 사선 형상을 가지거나 라운드된 형상을 가질 수 있다. 일부 실시예에서, 평면도에서 볼 때, 상기 패드 패턴(180c)은 제2 방향의 계단 끝부분과 대향하는 부위 및 이와 대향하는 부위는 직선 형상을 가질 수 있다. 이 경우, 도 6에 도시된 것과 같이, 평면도에서 볼 때, 상기 패드 패턴(180c)은 직사각형 형상을 가질 수 있다. 그러나, 상기 패드 패턴(180c)의 평면 형상은 이에 한정되지는 않는다.
예시적인 실시예에서, 상기 각 층의 절연 구조물 영역에는 제1 희생 패턴이 구비될 수 있다. 각 층의 절연 구조물 영역의 상기 제1 방향의 아래에는 상기 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물이 배치될 수 있다. 상기 제1 희생 패턴(122a)은 상기 제1 절연 패턴들(120a)과 식각 선택비가 높은 물질을 포함할 수 있다. 예를들어, 상기 제1 절연 패턴(120a)은 실리콘 산화물을 포함하고 상기 제1 희생 패턴(122a)은 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 각 층의 상기 패드 패턴(180c)의 제1 방향의 아래는 상기 제2 구조물이 구비될 수 있다. 즉, 상기 패드 패턴(180c)의 제1 방향의 아래에는 제1 희생 패턴(122a) 및 제1 절연 패턴(120a)이 번갈아 반복 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 패드 패턴(180c)은 동일한 층에 형성되는 게이트 전극들(180a)에 비해 상면의 높이가 높고 상대적으로 두꺼운 두께를 가질 수 있다.
상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 병합 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)가 포함될 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 상기 병합 패턴 구조물의 제3 방향의 가장자리에 위치하는 계단 부위를 관통할 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 상기 베이스 절연막(118) 내부까지 연장될 수 있다.
예시적인 실시예에서, 상기 지지대(150)는 실리콘 산화물을 포함하는 필러 형상을 가질 수 있다. 일부 실시예에서, 상기 지지대(150)는 상기 제1 영역(A)에 형성되는 채널 구조물(140)과 실질적으로 동일한 형상을 가질 수도 있다.
예시적인 실시예에서, 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 패턴(180d)은 동일한 금속 물질을 포함할 수 있다. 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 패턴(180d)은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어 패턴은 상기 금속 패턴의 표면을 둘러싸는 형상을 가질 수 있다. 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금, 코발트 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 베리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 CSL(206)은 상기 제2 방향으로 연장될 수 있다. 또한, 상기 CSL(206)은 상기 제1 방향으로 연장되어 상기 베이스 패턴(116)의 하부에 형성되는 하부 도전 패턴(112)과 연결될 수 있다. 일부 실시예에서, 상기 CSL(206)은 상기 베이스 패턴(116)과 연결될 수도 있다. 상기 CSL(206)의 상부면은 상기 제2 층간 절연막(146) 상부면과 동일한 평면에 위치할 수 있다. 상기 CSL(206)은 상기 제2 절연 패턴(190)을 관통하므로, 상기 CSL(206)의 측벽은 상기 제2 절연 패턴(190)에 의해 둘러싸여 있을 수 있다.
예시적인 실시예에서, 도 6 및 도 7에 도시된 것과 같이, 상기 셀 콘택 플러그(202)는 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 상기 패드 패턴(180c)과 그 하부의 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여, 상기 하부 층간 절연막(110) 내에 위치하는 상기 하부 패드 패턴(108a)의 상부면과 접촉할 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)을 관통하므로, 상기 패드 패턴(180c) 내에는 홀이 구비될 수 있다. 또한, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c) 내에 구비되는 홀의 측벽과 접촉할 수 있다.
이와같이, 각 층의 패드 패턴(180c)의 제1 방향으로 위에는 제1 및 제2 층간 절연막들(130, 146)이 위치할 수 있고, 상기 각 층의 패드 패턴의 제1 방향으로 아래에는 상기 병합 패턴 구조물에서 제1 희생 패턴(122a) 및 제1 절연 패턴(120)이 반복 적층되는 제2 구조물이 위치할 수 있다. 따라서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)의 상,하부에 위치하는 절연 물질들을 관통하면서, 상기 패드 패턴(180c) 및 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. 그러므로, 상기 셀 콘택 플러그(202)에 의해 상기 각 층의 게이트 전극들(180a)과 하부의 페리 회로들이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202) 상에는 별도의 상부 배선들이 구비되지 않을 수 있다. 상기 셀 콘택 플러그(202)의 상부면은 단지 절연 물질, 예를들어 제3 층간 절연막(210)과 접촉할 수 있다. 즉, 상기 셀 블록 구조물의 각 층 게이트 전극들(180a)과 연결되는 셀 콘택 플러그(202)는 하부에 위치하는 하부 패드 패턴(108a)과 직접 접촉할 수 있다.
따라서, 상기 게이트 전극들(180a)과 연결되는 배선들이 매우 간단해질 수 있다.
예시적인 실시예에서, 상기 병합 패턴 구조물(52)에서, 상기 연결 라인(180d)의 측방으로 상기 도전 라인들(180b)의 제3 방향의 사이 부위는 상기 제2 구조물이 위치할 수 있다. 즉, 상기 부위에는 절연 물질만이 구비되고, 도전 패턴들이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 제2 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 상기 하부 배선(108)과 접촉하는 관통 비아 콘택(204)을 더 포함할 수 있다.
예시적인 실시예에서, 상기 제2 영역(B)에서 상기 병합 패턴 구조물(52)의 측방으로 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 상기 하부 배선(108)과 접촉하는 비아 콘택(208)을 더 포함할 수 있다.
상기 관통 비아 콘택(204) 및 비아 콘택(208)은 상기 게이트 전극들(180a)과 전기적으로 연결되지 않을 수 있다. 상기 관통 비아 콘택(204) 및 비아 콘택(208)은 상기 게이트 전극(180a) 이외의 구성요소들과 하부의 페리 회로를 서로 연결시키는 콘택일 수 있다.
상기 제2 층간 절연막(146) 상에는 제3 층간 절연막(210)이 구비될 수 있다.
상기 제3 층간 절연막(210)을 관통하여 제1 상부 콘택(222) 및 제2 상부 콘택(224)이 구비될 수 있다. 또한, 상기 제3 층간 절연막(210) 및 제2 층간 절연막(146)을 관통하여 제3 상부 콘택(228)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 상부 콘택(222)은 상기 CSL(206)의 상부면과 접촉할 수 있다. 상기 제2 상부 콘택(224)은 상기 관통 비아 콘택(204) 및 비아 콘택(208)의 상부면과 접촉할 수 있다. 상기 제3 상부 콘택(228)은 상기 캡핑 패턴(138)의 상부면과 접촉할 수 있다.
상기 제1 상부 콘택(222)은 제1 상부 배선(232)과 연결될 수 있다. 상기 제2 상부 콘택(224)은 제2 상부 배선(234)과 연결될 수 있다. 또한, 상기 제3 상부 콘택(228)은 제3 상부 배선(238)과 전기적으로 연결될 수 있다. 상기 제3 상부 배선(238)은 비트 라인으로 제공될 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(210), 제2 층간 절연막(146), 제1 층간 절연막(130)을 관통하여 상기 제3 게이트 전극들의 패드 부위와 접촉하는 SSL 콘택(240)이 더 구비될 수 있다. 또한, 상기 SSL 콘택과 접촉하는 제4 상부 배선(242)이 더 구비될 수 있다.
이 때, 상기 셀 콘택 플러그(202) 상에는 콘택 및 배선이 형성되지 않을 수 있다.
도시하지는 않았지만, 상기 제1 내지 제4 상부 배선들(232, 234, 238, 242)을 덮는 제4 층간 절연막이 더 구비될 수 있다.
상기 수직형 메모리 장치는 각 층 메모리 셀의 게이트 전극과 하부의 회로 패턴은 상기 셀 콘택 플러그를 통해 전기적으로 연결될 수 있다. 즉, 상기 셀 콘택 플러그는 하나의 층의 게이트 전극과 연결된 패드 패턴을 관통함으로써 상기 게이트 전극과 하부의 회로 패턴을 전기적으로 연결할 수 있다. 이 때, 상기 패드 패턴의 상, 하부에는 절연 물질만이 적층되므로, 상기 셀 콘택 플러그는 상기 절연 물질들을 관통할 수 있다. 따라서, 상기 셀 콘택 플러그는 상기 절연 물질들에 의해 다른 층의 게이트 전극들과는 서로 전기적으로 연결되지 않을 수 있다.
도 8 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 12, 18, 21 및 24는 평면도들이고, 도 8-11, 13-17, 19, 20, 22, 23 및 25-30은 단면도들이다.
이때, 도 8-11, 13-16, 19, 22, 25, 27 및 29는 도 1의 I-I' 부위 및 II-II' 부위의 단면도들이고, 도 17, 20, 23, 26, 28 및 30은 도 1의 III-III' 부위의 단면도들이다.
도 8을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다.
상기 기판(100)에 트렌치 소자 분리 공정을 수행하여, 상부에 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역을 형성할 수 있다.
상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 상기 하부 트랜지스터들(104)은 게이트 구조물(104b) 및 불순물 영역들(104a)을 포함할 수 있다. 상기 하부 콘택 플러그들(106)은 상기 게이트 구조물(104b) 및/또는 불순물 영역(104a)과 접촉하도록 형성될 수 있다. 상기 하부 배선들(108)은 상기 하부 콘택 플러그들(106)과 전기적으로 연결될 수 있다.
상기 하부 배선들(108) 중에 일부는 이 후에 설명하는 패드 패턴들과 제1 방향으로 대향하도록 배치될 수 있고, 이는 하부 패드 패턴들(108a)로 칭할 수 있다. 도시하지는 않았지만, 상기 하부 콘택 플러그들(106), 하부 배선들(108)은 다층으로 형성될 수도 있다.
도 9를 참조하면, 상기 제1 영역(A)과 대향하는 하부 층간 절연막(110) 상에 순차적으로 적층되는 하부 도전 패턴(112) 및 베이스 패턴(116)을 형성한다. 상기 제2 영역(B)과 대향하는 하부 층간 절연막(110) 상에는 상기 하부 도전 패턴(112) 및 베이스 패턴(116)의 측벽을 커버하는 베이스 절연막(118)을 형성한다. 예시적인 실시예에서, 상기 베이스 패턴(116) 및 베이스 절연막(118)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다.
도 10을 참조하면, 상기 베이스 패턴(116) 및 베이스 절연막(118) 상에 제1 절연막(120) 및 제1 희생막(122)을 교대로 반복적으로 적층할 수 있다. 상기 제1 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(122)은 상기 제1 절연막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 절연막(120) 및 제1 희생막(122)이 반복 적층된 구조물을 패터닝함으로써, 상기 제2 영역(B)에서 계단 형상을 갖는 예비 몰드 구조물(126)을 형성할 수 있다.
상기 예비 몰드 구조물(126)의 계단 구조를 형성하기 위하여, 최상부의 제1 절연막(120) 상에 포토레지스트 패턴을 형성하고, 이를 이용하여 한 층의 제1 절연막(120) 및 제1 희생막(122)을 식각한다. 이 후, 상기 포토레지스트 패턴의 가장자리를 일부 제거한 후, 이를 식각 마스크로 사용하여 노출되는 제1 절연막(120) 및 제1 희생막(122)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 복수개의 계단들을 포함하는 상기 예비 몰드 구조물(126)이 형성될 수 있다.
예시적인 실시예에서, 상기 예비 몰드 구조물(126)의 각 층의 계단들은 상기 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 적층되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 예비 몰드 구조물(126)의 각 계단의 상부면에는 상기 제1 희생 패턴들(122a)이 노출될 수 있다.
일부 실시예에서, 상기 제1 영역(A)의 상기 제2 방향의 가장자리에는 SSL 및/또는 더미 라인과 전기적으로 연결되는 패드로 제공되기 위한 계단들이 형성될 수 있다. 즉, 상기 예비 몰드 구조물의 최상부에 위치하는 복수개의 계단(예를들어, 2개 내지 4개의 계단)은 상기 제1 영역(A)에 위치할 수 있다. 또한, 도 12에서 보여지듯이, 상기 제1 및 제2 영역(A, B)에 형성된 계단들 사이에 위치하는 계단의 상부면은 상대적으로 넓은 제2 방향의 폭을 가질 수 있다.
도 13을 참조하면, 상기 예비 몰드 구조물(126)의 표면 상에 제2 희생막(128)을 형성할 수 있다. 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 동일한 실리콘 질화물 계열의 물질을 포함하지만, 상기 제1 희생 패턴(122a)에 비해 높은 식각율을 갖도록 형성한다. 즉, 동일한 습식 식각 공정에서, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)보다 빠르게 식각될 수 있다. 일 예로, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 다른 전구체를 사용하여 형성할 수 있다. 다른 예로, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 다른 증착 공정을 사용하여 형성할 수도 있다.
상기 제2 희생막(128)은 상기 예비 몰드 구조물(126)의 최상부면, 상기 계단의 상부면 및 계단의 측벽 상에 컨포멀하게 형성될 수 있다.
도 14를 참조하면, 상기 제2 희생막(128)의 표면 상에 플라즈마 표면 처리 공정을 수행한다. 상기 플라즈마 표면 처리 공정은 상기 제2 희생막(128)의 상부 표면의 일부 두께만큼 데미지가 가해지도록 수행할 수 있다.
상기 플라즈마 표면 처리 공정을 수행하면, 상기 플라즈마가 상기 제1 방향으로 직진성을 가지면서 인가될 수 있다. 이에따라, 상기 계단의 측벽 부위에 형성되는 제2 희생막(128)에는 플라즈마 데미지가 거의 발생되지 않을 수 있다.
한편, 상기 계단의 상부면에 노출되는 제2 희생막(128)의 상부는 플라즈마 데미지가 가해진 제3 희생 패턴(128b)으로 제공되고, 상기 계단의 상부면에 형성되는 제2 희생막(128)의 하부는 플라즈마 데미지가 가해지지 않은 제2 희생 패턴(128a)으로 제공될 수 있다.
플라즈마 처리된 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)에 비해 막의 밀도가 높고 막 내의 불순물 농도가 증가될 수 있다. 따라서, 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)보다 낮은 식각율을 가질 수 있다. 즉, 동일한 습식 식각 공정에서, 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)보다 느리게 식각될 수 있다.
도 15를 참조하면, 상기 각 계단의 측벽에 형성되는 제2 희생막(128)을 선택적으로 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 각 계단의 측벽에 형성되는 제2 희생막(128)은 상기 제3 희생 패턴(128b)보다 식각율이 높기 때문에 상기 식각 공정에서 빠르게 식각될 수 있다. 따라서, 상기 제3 희생 패턴(128b) 및 그 하부의 제2 희생 패턴(128a)은 거의 식각되지 않도록 하면서 상기 각 계단의 측벽에 형성되는 제2 희생막(128)만을 선택적으로 식각할 수 있다.
상기 공정을 수행하면, 상기 예비 몰드 구조물(126)에서 계단 부위, (즉, 노출된 가장자리 부위)는 제1 절연 패턴(120a), 제1 희생 패턴(122a), 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 적층되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 희생 패턴(122a)은 제1 식각율을 갖고, 상기 제2 희생 패턴(128a)은 상기 제1 식각율보다 높은 제2 식각율을 갖고, 상기 제3 희생 패턴(128b)은 상기 제1 식각율보다 낮은 제3 식각율을 가질 수 있다.
한편, 상기 제2 영역(B)의 상기 예비 몰드 구조물(126)에서, 상부에 위치하는 막에 의해 커버되어 외부에 노출되지 않는 부위, 즉, 상기 계단 부위의 제1 방향의 아래에 위치하는 부위는 상기 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 적층되는 형상을 가질 수 있다.
이와같이, 상기 제1 희생 패턴(122a)의 제2 방향의 가장자리 부위 상에는 상기 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 더 적층됨으로써 다른 부위에 비해 상면의 높이가 더 높을 수 있다.
도 16을 참조하면, 상기 예비 몰드 구조물(126)을 덮는 절연막을 형성하고 평탄화함으로써 제1 층간 절연막(130)을 형성한다. 이 후, 상기 제1 층간 절연막(130) 및 예비 몰드 구조물(126)을 관통하여 상기 베이스 패턴(116)까지 연장되는 채널 구조물(140)을 형성한다. 예시적인 실시예에서, 상기 채널 구조물(140)은 상기 제1 영역(A)에 위치하는 예비 몰드 구조물(126)을 관통하도록 형성될 수 있다. 상기 채널 구조물(140)은 전하 저장 구조물(132), 채널(134), 매립 절연 패턴(136) 및 캡핑 패턴(138)을 포함할 수 있다.
구체적으로, 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 식각하고 상기 베이스 패턴(116)도 일부 식각하여 상기 베이스 패턴(116)의 내부까지 연장되는 채널홀들(hole)을 형성할 수 있다.
상기 채널홀들 측벽 상에 터널 절연 패턴, 전하 저장 패턴 및 블로킹 패턴을 포함하는 전하 저장 구조물(132)을 형성할 수 있다. 이 후, 상기 전하 저장 구조물(132) 및 베이스 패턴(116) 상에 채널막을 형성하고, 상기 채널막 상에 상기 채널홀을 채우도록 매립 절연막을 형성한다. 상기 매립 절연막 및 채널막을 평탄화하여 상기 채널홀 내에 채널 패턴 및 매립 절연막을 형성할 수 있다. 이 후, 상기 매립 절연막 및 채널막의 상부를 일부를 제거하여 상기 매립 절연 패턴(136) 및 채널(134)을 형성하고, 상기 매립 절연 패턴(136) 및 채널(134) 상에 생성되는 리세스 내부에 캡핑 패턴(138)을 형성할 수 있다. 상기 캡핑 패턴(138)은 폴리실리콘을 포함할 수 있다.
도 17 및 도 18을 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146) 및 제1 층간 절연막(130) 및 예비 몰드 구조물(126)을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다.
구체적으로, 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 식각함으로써 상기 베이스 절연막(118)의 내부까지 연장되는 더미홀들을 형성할 수 있다.
예시적인 실시예에서, 상기 더미홀들은 셀 블록 구조물이 형성되는 부위의 제2 방향의 가장자리에 배치될 수 있다. 즉, 상기 더미홀들은 블록 컷 영역, 즉 CSL형성 영역과 인접할 수 있다. 상기 더미홀들은 상기 제2 방향으로 나란하게 배치될 수 있다. 일부 실시예에서, 상기 더미홀들은 상기 워드 라인 컷 영역과 인접하는 부위의 SSL의 패드 부위에도 추가적으로 형성될 수도 있다.
이 후, 상기 더미홀들 내부를 채우도록 절연막을 형성하고, 상기 제2 층간 절연막(146)의 상부가 노출되도록 상기 절연막을 평탄화하여 상기 더미홀 내부에 상기 지지대(150)를 형성할 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 실리콘 산화물을 포함하고 필러 형상을 가질 수 있다.
일부 실시예에서, 상기 지지대를 형성하는 공정을 별도로 수행하지 않을 수도 있다. 이 경우, 상기 채널 구조물(140)은 상기 제1 및 제2 영역(A,B)에 위치하는 예비 몰드 구조물(126)에 각각 형성될 수 있다. 상기 제2 영역(B)에 형성되는 채널 구조물은 실재 메모리 셀로 동작되지 않고 계단 형상의 구조물을 지지하는 지지대의 역할을 할 수 있다.
도 19 내지 도 21을 참조하면, 상기 제2 층간 절연막(146) 상에 식각 마스크를 형성하고, 이를 사용하여 하부의 제1 및 제2 층간 절연막들(130, 146), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 관통하는 제1 개구(160) 및 제2 개구(162)를 형성한다. 상기 공정을 수행함으로써, 예비 몰드 구조물은 몰드 구조물(170)로 변환될 수 있다.
상기 제1 개구(160)는 상기 제1 영역(B) 및 제2 영역(B)을 따라 제2 방향으로 연장될 수 있다. 상기 제1 개구(160)는 셀 블록을 구분하기 위한 블록 컷팅 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 개구(160)는 상기 제1 및 제2 층간 절연막들(130, 146), 베이스 패턴(116), 제1 절연 패턴들(120a), 제1 희생 패턴들(122a) 및 베이스 절연막(118)을 식각하여 형성되며, 상기 제1 개구(160)에 의해 상기 하부 도전 패턴(112)의 상부면이 노출될 수 있다.
상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치하며 제2 방향으로 연장될 수 있다. 상기 제2 개구(162)는 워드 라인으로 제공되는 게이트 전극들을 분리하기 위한 워드 라인 컷팅 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 제2 개구(162)는 상기 제1 및 제2 층간 절연막들(130, 146), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 관통하여 상기 베이스 패턴(116)의 내부까지 연장되도록 형성될 수 있다. 따라서, 상기 제2 개구(162)에 의해 상기 베이스 패턴(116)이 노출될 수 있다.
설명한 것과 같이, 상기 제1 개구(160)에 의해 하나의 셀 블록이 구분될 수 있다. 상기 셀 블록 내에는 상기 제2 개구(162)에 의해 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)이 상기 제3 방향으로 분리된 형상을 가질 수 있다. 그러나, 상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치하므로, 상기 제2 영역(B) 내에 위치하는 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)은 서로 분리되지 않고 병합된 형상을 가질 수 있다.
한편, 일부 실시예에서, 최상부에 위치하는 복수개의 제1 절연 패턴(120a) 및 제1 희생 패턴들(122a)을 식각함으로써 제3 개구(164)를 형성할 수 있다. 상기 제3 개구(164)는 상기 제2 방향으로 연장되는 트렌치 형상을 가질 수 있다. 또한, 상기 제3 개구(164) 사이에는 절연 패턴(도시안됨)이 형성될 수 있다. 상기 제3 개구(164)는 최상부에 위치하는 SSL을 형성하기 위한 SSL 컷팅 영역일 수 있다. 그러나, 상기 제3 개구(164)는 상기 제3 방향으로 SSL만을 분리하기 때문에, 상기 SSL 아래에 위치하는 워드 라인에 해당하는 제1 희생 패턴들(122a)은 서로 분리되지 않을 수 있다.
도 22 내지 도 24를 참조하면, 상기 제1 및 제2 개구들(160, 162)에 의해 노출된 제1 희생 패턴들(122a)의 적어도 일부를 제거하여, 각 층의 제1 절연 패턴들(120a) 사이에 제1 내지 제4 갭들(172, 174, 176, 178)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
구체적으로, 상기 제1 영역(A)에서는 상기 제1 개구(160)의 측벽 및 제2 개구(162)의 측벽에 의해 제1 희생 패턴들(122a)이 노출될 수 있다. 상기 식각 공정에서, 상기 제1 영역(A)에 형성된 상기 제1 희생 패턴들(122a)은 모두 제거될 수 있다. 따라서, 상기 제1 영역(A)에 위치하는 상기 제1 절연 패턴(120a)들 사이에는 상기 제1 갭(172)이 형성될 수 있다.
상기 제2 영역(B)에는 상기 제2 개구들(162)이 형성되지 않기 때문에, 상기 제1 개구(160)의 측벽에 의해서만 상기 제1 희생 패턴(122a)이 노출될 수 있다. 또한, 상기 제1 개구(160)의 측벽에서 상기 계단의 상부면에 해당하는 부위에는 제1 내지 제3 희생 패턴들(122a, 128a. 128b)이 노출될 수 있다.
상기 제1 개구들(160) 사이의 제3 방향의 간격이 상대적으로 넓기 때문에, 상기 제거 공정을 수행하면 상기 제1 개구들(160) 사이의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 모두 제거되지 않고 일부만 제거될 수 있다. 따라서, 상기 식각 공정에 의해 상기 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 상기 제3 방향으로 일부 식각됨으로써, 상기 제2 및 제3 갭(174, 176)이 각각 형성될 수 있다.
상기 제2 갭(174)은 상기 몰드 구조물(170)의 양 측의 제1 희생 패턴들(122a)이 제거됨으로써 형성될 수 있다. 상기 제3 갭(176)은 상기 몰드 구조물 양 측에서 노출되는 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 제거됨으로써 형성될 수 있다.
상기 제2 갭(174)은 상기 몰드 구조물(170)의 제3 방향의 양측 가장자리에 각각 형성될 수 있다. 상기 제2 갭들(174)의 제3 방향 사이에는 적층된 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 남아있을 수 있다.
상기 제3 갭(176)은 상기 제2 갭(174)보다 상기 제1 방향으로의 높이가 더 클 수 있다. 또한, 상기 식각 공정에서 상기 제1 개구(160) 측벽에 노출되는 제2 희생 패턴(128a)은 상기 제1 및 제3 희생 패턴들(122a, 128b)에 비해 더 빠르게 제거되고, 이에 따라 상기 제2 희생 패턴(128a) 부위는 제3 방향으로 더 길게 갭이 형성될 수 있다. 이에 더하여, 상기 제2 희생 패턴(128a)이 제거된 갭 부위로부터 상기 제1 방향으로 식각액이 추가적으로 침투할 수 있어 상기 제2 희생 패턴(128a)의 상, 하부에 형성되는 상기 제1 및 제3 희생 패턴들(122a, 128b)도 추가적으로 식각될 수 있다. 따라서, 상기 제3 갭(176)은 상기 제2 갭(174)에 비해 상기 제3 방향으로 더 돌출되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제3 갭(176)은 상기 몰드 구조물(170)의 제3 방향의 양 측 가장자리에 각각 형성될 수 있다. 따라서, 상기 제3 갭의 제3 방향의 사이에는 적층된 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 남아있을 수 있다.
한편, 상기 제2 영역(B)에서 상기 제2 개구(162)의 제2 방향의 끝부분과 인접하는 부위에는 상기 제2 개구(162)로부터 상기 제1 방향으로 식각액이 유입되어 식각됨으로써 상기 제4 갭(178)이 형성될 수 있다. 즉, 상기 제1 영역(A)과 인접하는 제2 영역(B)에는 상기 제4 갭(178)이 형성될 수 있다. 각 층에 형성되는 상기 제4 갭(178)은 상기 몰드 구조물(170)을 상기 제3 방향으로 관통하는 형상을 가질 수 있다. 따라서, 동일한 층에서 볼 때, 상기 제1 갭(172) 내지 제4 갭(178)은 서로 연통할 수 있다.
도 25 및 도 26을 참조하면, 제1 및 제2 개구들(160, 162)의 내부, 제1 내지 제4 갭들(172, 174, 176, 178)의 내부를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 제1 도전막을 형성하기 이 전에 상기 제1 및 제2 개구(160, 162) 및 제1 내지 제4 갭들(172, 174, 176, 178)의 표면 상에 베리어 금속막을 더 형성할 수도 있다.
이 후, 제1 및 제2 개구들(160, 162) 내부에 형성되는 제1 도전막을 제거하여, 제1 내지 제4 갭들(172, 174, 176, 178) 내부에 도전 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 갭(172)에 형성되는 도전 패턴은 게이트 전극(180a)으로 제공될 수 있다. 상기 게이트 전극(180a)은 상기 제2 방향으로 연장될 수 있다.
상기 제2 갭(174)에 형성되는 도전 패턴은 상기 제2 영역(B)에서 상기 셀 블록의 제2 방향 양 측의 가장자리에서 제2 방향으로 연장되는 도전 라인(180b, 도 3 참조)으로 제공될 수 있다.
상기 제3 갭(176)에 형성되는 도전 패턴은 상기 도전 라인(180b)의 상기 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 패드 패턴(180c)으로 제공될 수 있다.
상기 제4 갭(178)에 형성되는 도전 패턴은 상기 제1 영역(A)과 인접하는 상기 제2 영역(B)에서 상기 셀 블록 내에 포함되는 동일한 층의 상기 게이트 전극들(180a)과 도전 라인을 서로 연결시키는 연결 라인(180d, 도 3 참조)으로 제공될 수 있다.
따라서, 동일한 층의 상기 제1 내지 제4 갭들(172, 174, 176, 178) 내에 각각 형성되는 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 라인(180d)은 서로 연결되는 형상을 가질 수 있다.
상기 제2 영역(B)의 각 층에서 상기 도전 라인(180b), 패드 패턴(180c) 및 연결 라인(180d)이 형성되는 부위는 도전 라인 영역이 될 수 있다. 상기 패드 패턴은 실재 패드 영역이 될 수 있다.
반면에, 상기 제2 영역(B)의 각 층에서, 상기 제2 갭 내지 제4 갭(174, 176, 178)이 형성되지 않는 부위에는 도전 물질로 대체되지 않으므로 상기 제1 절연 패턴(120a) 및 희생 패턴(122a)이 적층된 형태로 남아있을 수 있다. 따라서, 상기 제2 영역(B)의 각 층에서, 상기 도전 라인 영역 이외의 영역은 절연 물질들이 적층되는 절연 구조물 영역일 수 있다.
상기 공정에 의해, 상기 제2 영역(B)에는 병합 패턴 구조물이 형성될 수 있다. 상기 병합 패턴 구조물의 각 층은 상기 도전 라인 영역 및 절연 구조물 영역을 포함할 수 있다. 상기 병합 패턴 구조물은 게이트 전극들(180a)로부터 연장된 도전 패턴들과 제1 절연 패턴들(120a)이 반복 적층되는 제1 구조물과 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물을 포함할 수 있다.
이 후, 제1 및 제2 개구들(160, 162)을 채우도록 제2 절연 패턴(190)을 형성한다.
도 27 및 도 28을 참조하면, 상기 제1 및 제2 층간 절연막들(130, 146) 및 병합 패턴 구조물의 패드 패턴(180c)을 관통하는 제1 관통홀들(192)을 형성한다. 또한, 상기 제1 개구(160) 내부에 구비되는 상기 제2 절연 패턴(190)을 관통하는 제4 개구(196)를 형성한다.
일부 실시예에서, 상기 제1 및 제2 층간 절연막들(130, 146) 및 병합 패턴 구조물의 제2 구조물만을 관통하는 제2 관통홀들(194)을 더 형성할 수 있다. 일부 실시예에서, 상기 병합 패턴 구조물의 측방으로 상기 제1 및 제2 층간 절연막들(130, 146)만을 관통하는 제3 관통홀(198)을 추가적으로 형성할 수도 있다.
상기 제1 관통홀들(192)은 상기 제1 방향으로 연장되어 하부에 대응하는 하부 패드 패턴(108a)의 상부면을 노출할 수 있다. 예시적인 실시예에서, 상기 제1 관통홀(192)은 상기 패드 패턴(180c) 및 상기 패드 패턴(180c) 상, 하부에 위치하는 절연 물질막들을 관통할 수 있다.
예시적인 실시예에서, 상기 셀 블록에서 각 층의 패드 패턴(180c)은 상기 제3 방향의 양 측에 각각 구비될 수 있다. 상기 제1 관통홀(192)은 각 층의 패드 패턴들(180c) 중에서 적어도 1개의 패드 패턴을 관통하여 상기 하부 패드 패턴(108a)의 상부면을 노출할 수 있다.
상기 제2 및 제3 관통홀들(194, 198)은 상기 제1 방향으로 연장되어 하부의 페리 회로와 연결되는 하부 배선(108)의 상부면을 노출할 수 있다. 상기 제2 및 제3 관통홀들(194, 198)은 절연 물질들만을 관통하며, 도전 물질은 관통하지 않을 수 있다.
상기 제4 개구(196)는 CSL을 형성하기 위한 것으로 저면에 상기 하부 도전 패턴(112)이 노출될 수 있다.
도 29 및 도 30을 참조하면, 상기 제1 관통홀(192), 제2 관통홀(194), 제4 개구(196) 및 제3 관통홀들(198) 내에 도전막을 형성하고 이를 평탄화함으로써, 상기 제1 관통홀(192), 제2 관통홀(194), 제4 개구(196) 및 제3 관통홀들(198) 내에 각각 셀 콘택 플러그(202), 관통 비아 콘택(204), CSL(206) 및 비아 콘택(208)을 형성할 수 있다. 도시하지는 않았으나, 도전막을 형성하기 이전에, 제2 베리어막을 더 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(206)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)과 전기적으로 연결되면서 상기 병합 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 하부 패드 패턴(108a)과 연결될 수 있다. 상기 패드 패턴(180c) 아래에는 절연 물질들만을 포함하는 제2 구조물이 배치되므로, 상기 셀 콘택 플러그(202)는 다른 층의 게이트 전극 또는 도전 패턴과는 연결되지 않을 수 있다. 따라서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c), 도전 라인(180b) 및 연결 라인(180d)을 통해 상기 패드 패턴(180c)에 해당하는 층의 게이트 전극들(180a)과 전기적으로 연결되며, 그 하부의 게이트 전극들과는 전기적으로 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 관통 비아 콘택(204)은 상기 병합 패턴 구조물의 제2 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110)내에 구비되는 페리 회로와 연결되는 배선과 연결될 수 있다. 일 예로, 상기 관통 비아 콘택(204)은 메모리 셀의 게이트 전극 이외의 구성요소와 하부의 페리 회로를 전기적으로 연결시키기 위한 콘택일 수 있다.
예시적인 실시예들에 있어서, 상기 비아 콘택(208)은 상기 제1 및 제2 층간 절연막(130, 146) 및 베이스 절연막(118)을 관통하여, 상기 하부 층간 절연막(110) 내에 구비되는 페리 회로와 연결되는 배선과 연결될 수 있다.
다시, 도 1 내지 도 3을 참조하면, 상기 제2 층간 절연막(146), 셀 콘택 플러그(202), 관통 비아 콘택(204), CSL(206) 및 비아 콘택(208) 상에 제3 층간 절연막(210)을 형성한다.
상기 제3 층간 절연막(210)을 관통하여 상기 CSL(206)과 접촉하는 제1 상부 콘택(222)과 상기 관통 비아 콘택(204) 및 상기 비아 콘택(208)과 접촉하는 제2 상부 콘택들(224)을 형성한다. 또한, 상기 제2 및 제3 층간 절연막들(146, 210)을 관통하여 상기 캡핑 패턴(138) 상면과 접촉하는 제3 상부 콘택(228)을 형성한다. 또한, 상기 제3 층간 절연막(210)을 관통하여 상기 CSL(206)과 접촉하는 제1 상부 콘택(222)과 상기 관통 비아 콘택(204)과 접촉하는 제2 상부 콘택(224) 및 상기 비아 콘택(208)과 접촉하는 제3 상부 콘택(228)을 각각 형성한다.
이 때, 상기 셀 콘택 플러그(202) 상에는 상부 콘택이 형성되지 않을 수 있다.
이후, 상기 제1 상부 콘택(222), 제2 상부 콘택(224) 및 제3 상부 콘택(228)과 각각 전기적으로 연결되는 제1 내지 제3 상부 배선(232, 234, 238)을 형성할 수 있다.
일부 실시예에서, 상기 제1 및 제2 층간 절연막들(130, 146)을 관통하여 상기 SSL에 대응하는 게이트 전극들의 상부면과 접촉하는 SSL콘택(240)을 형성할 수 있다. 또한, 상기 SSL콘택(240)과 연결되는 제4 상부 배선(242)을 형성할 수 있다.
또한, 도시하지는 않았지만, 상기 제3 층간 절연막(210) 상에 상기 제1 내지 제3 상부 배선들(232, 234, 238)을 덮는 제4 층간 절연막(도시안됨)을 형성할 수 있다.
이후, 추가적인 상부 배선들을 더 형성함으로써, 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, COP 구조의 수직형 메모리 장치에서, 상기 셀 콘택 플러그는 각각 하나의 게이트 전극을 연결하면서 하부의 페리 회로와 연결되는 하부 패드 전극과 직접 연결될 수 있다. 따라서, 상기 셀 콘택 플러그의 상부에는 별도의 추가적인 배선 또는 콘택들이 구비되지 않을 수 있다. 이에따라, 메모리 셀 내에 요구되는 배선들의 배치가 간단해질 수 있다.
상기에서는 셀 콘택 플러그가 상기 패드 패턴을 관통하여 하부 패드 패턴과 연결되는 것으로 설명하였지만, 상기 셀 콘택 플러그의 형상은 이에 한정되지 않는다.
이하에서 설명하는 예시적인 실시예들에 따른 각 수직형 메모리 장치들은 상기 셀 블록에 형성되는 셀 콘택 플러그의 형상을 제외하고는 도 1 내지 도 7에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에 대한 설명은 생략하고, 셀 콘택 플러그, 패드 패턴 및 하부 패드 패턴에 대해서만 주로 설명한다. 또한, 각 평면도에서, 병합 패턴 구조물에 포함되는 패드 패턴은 직사각형의 형상을 갖는 것으로 도시하였으나, 이에 한정되지는 않는다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 33a는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 33b는 일부 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 33a 및 33b는 각각 도 32의 a-a'선을 따라 절단한 단면도이다.
도 31 내지 도 33a를 참조하면, 셀 콘택 플러그(202a)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 패드 패턴(108a)의 상부면까지 연장될 수 있다.
상기 셀 콘택 플러그(202a)는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 패드 패턴(180c)과 제3 방향으로 인접하는 부위의 병합 패턴 구조물(52) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다. 그러므로, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)을 관통하지 않고, 이에 따라 상기 패드 패턴(180c) 내에는 홀이 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 저면은 상기 하부 패드 패턴(108a)과 접촉하는 제1 저면부(270a)와 상기 하부 패드 패턴(108b)과 접촉되지 않는 제2 저면부(270b)를 포함할 수 있다. 상기 제2 저면부(270b)는 상기 제1 저면부(270a)보다 높게 위치할 수 있다. 상기 셀 콘택 플러그(202a)는 상기 제2 저면부(270b)보다 위에 위치하는 상부와 상기 제2 저면부(270b)보다 아래에 위치하는 하부로 구분될 수 있다. 상기 셀 콘택 플러그(202a)의 상부는 적어도 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고, 상기 패드 패턴(180c) 및 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물 부위와 오버랩될 수 있다. 상기 셀 콘택 플러그(202a)의 하부는 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물 내에 형성될 수 있다. 따라서, 상기 셀 콘택 플러그(202a)의 상부는 상기 셀 콘택 플러그(202a)의 하부보다 더 넓은 내부폭을 가질 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)의 상부면 및 측벽과 접촉하여 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다.
일부 실시예에서, 도 33b에 도시된 것과 같이, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 예를들어, 상기 제2 저면부(270b)는 상기 패드 패턴(180c) 아래의 병합 패턴 구조물의 어느 한 층 또는 베이스 절연막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)의 측벽과 접촉하여 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다.
도 31 내지 도 33a에 도시된 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 것과 동일한 방법으로 제조할 수 있다.
다만, 도 27 및 도 28을 참조로 설명한 공정에서, 상기 제1 관통홀을 형성하기 위한 식각 마스크는 상기 패드 패턴(180c)의 상부면 및 상기 패드 패턴(180c)과 제3 방향으로 인접하는 제2 구조물과 대향하는 부위를 노출할 수 있다. 상기 식각 마스크를 사용하여 제1 관통홀을 형성하기 위한 식각 공정을 수행하면, 도전 물질로 이루어지는 패드 패턴(180c)에 비해 절연 물질막만을 포함하는 제2 구조물이 더 빠르게 식각될 수 있으므로, 상기 제2 구조물을 관통하여 상기 하부 패드 패턴(108a)까지 연장되는 제1 관통홀(192)을 형성할 수 있다.
따라서, 상기 제1 관통홀(192)은 상기 패드 패턴(180c)의 상부면을 노출하면서 상기 패드 패턴(180c)과 제3 방향으로 인접하는 제2 구조물을 관통하도록 형성할 수 있다. 이 경우, 도 33a에 도시된 수직형 메모리 장치를 제조할 수 있다.
일부 실시예에서, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어, 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수 있다. 이 경우, 도 33b에 도시된 수직형 메모리 장치를 제조할 수 있다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 34의 수직형 메모리 장치의 셀 콘택 플러그 부위의 평면도는 도 32와 실질적으로 동일할 수 있다.
도 34를 참조하면, 상기 셀 콘택 플러그(202a)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 제1 방향으로 상기 하부 패드 패턴(108a)의 상부면까지 연장될 수 있다.
상기 셀 콘택 플러그(202a)는 패드 패턴(180c)의 상부면, 측벽 및 하부면과 접촉하면서, 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 상기 패드 패턴(180c)과 제3 방향으로 인접하는 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 상, 하부 폭은 실질적으로 유사할 수 있다. 일부 실시예에서, 상기 셀 콘택 플러그(202a)는 하방으로 갈수록 점진적으로 폭이 감소하는 형상을 가질 수 있다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 35의 수직형 메모리 장치의 셀 콘택 플러그 부위의 평면도는 도 32와 실질적으로 동일할 수 있다.
도 35를 참조하면, 상기 셀 콘택 플러그(202a)는 패드 패턴(180c)의 상부면, 측벽 및 하부면과 접촉하면서, 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 상기 패드 패턴(180c)과 상기 제3 방향으로 인접하는 병합 패턴 구조물(52) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다. 상기 셀 콘택 플러그(202a)의 하부 측벽은 상기 패드 패턴(180c)의 저면 아래 부위에서 사선 방향으로 경사를 가질 수 있다.
도 34 및 도 35에 도시된 수직형 메모리 장치는 도 31 내지 도 33a 에 도시된 수직형 메모리 장치와 동일한 방법으로 제조될 수 있다. 다만, 상기 제1 관통홀을 형성하는 식각 공정에서, 상기 패드 패턴(180c) 아래에 위치하는 병합 패턴 구조물 및/또는 베이스 절연막(118)과 하부 층간 절연막(110)을 추가적으로 식각하여 상기 제1 관통홀의 형상을 변경할 수 있다.
도 36은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 37a는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 37b는 일부 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 36 및 도 37a를 참조하면, 상기 셀 콘택 플러그(202b)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 제1 방향으로 상기 하부 패드 패턴(108c)의 상부면까지 연장될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202b)의 일 측과 접하고 상기 패드 패턴(180c)을 관통하는 제2 지지대(150a)가 더 포함될 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다.
예시적인 실시예에서, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202b)의 일부 및 상기 제2 지지대(150a)가 형성될 수 있다. 일 예로, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202b)의 제3 방향의 측벽에 위치할 수 있다.
상기 셀 콘택 플러그(202b)의 저면은 상기 하부 패드 패턴(108a)과 접촉하는 제1 저면부(270a)와 상기 하부 패드 패턴(108a)과 접촉되지 않는 제2 저면부(270b)를 포함할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202b)에서, 상기 제2 저면부(270b)보다 위에 위치하는 셀 콘택 플러그(202b)의 상부는 적어도 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고, 상기 패드 패턴(180c) 및 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)과 오버랩될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)의 상부면, 상기 홀에 의해 노출되는 상기 패드 패턴(180c)의 측벽 및 상기 패드 패턴(180c)의 제3 방향의 가장자리 측벽과 접촉할 수 있다. 이에 따라, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다.
일부 실시예에서, 도 37b에 도시된 것과 같이, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202b)는 상기 홀에 의해 노출되는 상기 패드 패턴(180c)의 측벽과 접촉할 수 있다. 이에 따라, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c) 내에 형성되는 홀을 관통하여 제1 방향으로 연장되는 제1 부분(201a)과 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물을 관통하여 제1 방향으로 연장되는 제2 부분(201b)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 부분(201a)과 제2 부분(201b) 중 적어도 하나는 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 일 예로, 도시된 것과 같이 상기 제1 부분(201a) 및 제2 부분(201b)은 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다.
즉, 상기 셀 콘택 플러그(202b)는 상기 제1 및 제2 부분(201a, 201b)과 상기 제1 및 제2 부분(201a, 201b)의 상부를 서로 연결하는 제3 부분을 포함할 수 있다.
도 38 내지 도 41은 도 36 및 도 37a에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 36 및 도 37에 도시된 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 것과 유사한 방법으로 제조할 수 있다. 다만, 상기 지지대를 형성하는 공정에서 예비 제2 지지대를 추가적으로 형성할 수 있다. 또한, 상기 제1 관통홀을 형성하는 공정에서, 상기 제1 관통홀은 상기 예비 제2 지지대의 적어도 일부분을 관통하도록 형성할 수 있다. 보다 상세히 설명하면, 먼저 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 38 및 도 39 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 상기 지지대(150)를 형성하는 공정에서, 상기 제1 관통홀이 형성될 부위와 적어도 일부가 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다. 즉, 상기 예비 제2 지지대(149)는 후속 공정에서 패드 패턴이 형성될 부위에 해당하는 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 형성할 수 있다. 또한, 상기 예비 제2 지지대(149)는 상기 하부 패드 패턴(108a)의 상부면과 접촉하도록 형성할 수 있다.
계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다.
이 후, 도 40 및 도 41을 참조하면, 상기 패드 패턴(180c)을 관통하는 예비 제2 지지대(149)의 일부분, 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)과 상기 패드 패턴(180c)과 제3 방향으로 인접하는 병합 패턴 구조물(52)의 제2 구조물을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 상기 식각 공정에서 상기 예비 제2 지지대(149)가 일부 식각되어, 제2 지지대(150a)가 형성될 수 있다.
이와같이, 상기 예비 제2 지지대(149)의 일부를 식각함으로써, 상기 패드 패턴(180c)을 직접 식각하지 않으면서도 상기 패드 패턴(180c)을 관통하는 상기 제1 관통홀(192)이 형성될 수 있다.
예시적인 실시예에서, 도 41에 도시된 것과 같이, 상기 제1 관통홀(192)이 상기 패드 패턴(180c)의 상부면을 노출하도록 형성할 수 있다. 이 경우, 제1 관통홀(192)의 제1 저면부(268a)는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부(268b)는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다. 따라서, 후속 공정들을 수행함으로써 도 37a에 도시된 수직형 메모리 장치를 제조할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수 있다. 이 경우, 상기 제1 관통홀(192)의 제1 저면부는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막을 노출할 수 있다. 따라서. 후속 공정들을 수행함으로써 도 37b에 도시된 수직형 메모리 장치를 제조할 수 있다.상기 식각 공정에서, 실리콘 산화물을 포함하는 예비 제2 지지대(149)는 도전 물질(예를들어, 금속)을 포함하는 패드 패턴(180c)에 비해 빠르게 식각될 수 있다. 또한, 절연 물질들을 포함하는 상기 제2 구조물은 상기 패드 패턴(180c)에 비해 빠르게 식각될 수 있다.
설명한 것과 같이, 상기 제1 관통홀(192)을 형성하기 이 전에 상기 제1 관통홀(192)이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 형성함으로써, 상기 제1 관통홀(192)을 용이하게 형성할 수 있다.
상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 형성될 수 있다.
이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
도 42는 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 43은 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
상기 수직형 메모리 장치는 상기 제2 지지대의 위치를 제외하고는 도 36 및 37에 도시된 수직형 메모리 장치와 유사하다.
도 42 및 도 43을 참조하면, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202c)의 일부 및 제2 지지대(150a)가 구비될 수 있다. 상기 제2 지지대(150a)는 상기 셀 콘택 플러그의 상기 제2 방향의 양 측에 위치할 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202c)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다.
일부 실시예에서, 도 33b에 도시된 것 유사하게, 상기 셀 콘택 플러그(202c)의 제2 저면부는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다.
상기 수직형 메모리 장치는 도 38 내지 도 41을 참조로 설명한 것과 유사한 공정으로 제조할 수 있다. 다만, 상기 예비 제2 지지대를 형성하는 공정에서, 상기 예비 제2 지지대가 상기 패드 패턴과 교차하도록 형성할 수 있다.
도 44는 예시적인 실시예들에 따른 수직형 메모리 장치에서 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 44에 도시된 수직형 메모리 장치의 a-a' 단면도는 도 43에 도시된 것과 동일할 수 있다.
상기 수직형 메모리 장치는 상기 제2 지지대가 구비되지 않는 것을 제외하고는 도 36 및 37에 도시된 수직형 메모리 장치와 유사하다.
도 44를 참조하면, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202c)의 일부가 형성될 수 있다. 본 실시예에서, 상기 홀 내에 제2 지지대가 구비되지 않을 수 있다.
도 45 및 도 46은 도 44에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
먼저, 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 45를 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 또한, 상기 제1 관통홀이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다. 즉, 상기 예비 제2 지지대(149)는 후속 공정에서 패드 패턴이 형성될 부위의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 형성할 수 있다. 또한, 상기 예비 제2 지지대(149)는 상기 하부 패드 패턴(108a)의 상부면과 접촉하도록 형성할 수 있다.
계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 46을 참조하면, 상기 패드 패턴(180c)을 관통하는 예비 제2 지지대(149), 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)과 상기 패드 패턴(180c)과 제3 방향으로 인접하는 절연 구조물을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 즉, 상기 식각 공정에서 사용하는 식각 마스크의 노출 부위는 상기 예비 제2 지지대와 완전히 오버랩될 수 있다. 따라서, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 모두 식각될 수 있다.
예시적인 실시예에서, 상기 제1 관통홀(192)의 제1 저면부(268a)는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부(268b)는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수도 있다. 따라서, 상기 제1 관통홀(192)의 제1 저면부는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막의 상부면을 노출할 수 있다. 이와같이, 상기 예비 제2 지지대(149)를 제거함으로써, 상기 패드 패턴(180c)을 관통하는 상기 제1 관통홀(192)이 형성될 수 있다.
상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 각각 형성할 수 있다.
이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
도 47은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 47 및 도 48을 참조하면, 상기 패드 패턴(180c) 내에 복수의 홀이 포함되고, 상기 복수의 홀 내에는 제2 지지대(150a) 및 셀 콘택 플러그(202d)의 일부가 형성될 수 있다.
예시적인 실시예에서, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202d)의 측벽과 접하고 상기 패드 패턴(180c)을 관통할 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제2 지지대는 구비되지 않을 수도 있다. 이 경우, 상기 패드 패턴 내의 복수의 홀 내에 각각 셀 콘택 플러그(202d)의 일부가 형성될 수 있다.
상기 셀 콘택 플러그(202d)의 제1 저면부(270a)는 상기 하부 패드 패턴(108a)과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽 및 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)는 상기 홀과 인접하는 부위의 패드 패턴(180c)의 상부면과 접촉될 수 있다.
일부 실시예에서, 도 33b에 도시된 것 유사하게, 상기 셀 콘택 플러그(202d)의 제2 저면부는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 상부는 상기 제1 및 제2 층간 절연막(130, 140)을 관통하고, 상기 패드 패턴(180c)의 상부면과 오버랩될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 하부는 상기 패드 패턴(180c) 내에 형성되는 복수의 홀을 관통하여 제1 방향으로 연장되는 제1 부분(201a)들을 포함할 수 있다. 상기 제1 부분들 중 적어도 하나는 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 일 예로, 도시된 것과 같이 상기 제1 부분(201a)들은 모두 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c)과 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물의 제2 구조물과 오버랩되지 않고 상기 패드 패턴(180c) 내에만 위치할 수 있다.
도 49 및 도 50은 도 47 및 도 48에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
먼저, 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 49 및 도 50을 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 또한, 상기 제1 관통홀들이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다.
도시된 것과 같이, 상기 예비 제2 지지대(149)는 상기 패드 패턴이 형성될 부위의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 복수개가 형성될 수 있다.
계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 50을 참조하면, 상기 예비 제2 지지대(149)의 일부 또는 전부, 상기 예비 제2 지지대(149) 사이에 위치하는 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다.
일부 실시예에서, 상기 제1 관통홀(192)을 형성할 때, 상기 예비 제2 지지대(149) 사이에 위치하는 상기 패드 패턴(180c) 및 그 하부의 막도 일부 식각될 수 있다. 이 경우, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108a) 사이의 어느 하나의 막을 노출할 수 있다.
예시적인 실시예에서, 상기 제1 관통홀(192)을 형성하기 위한 식각 공정에서 사용되는 식각 마스크의 노출 부위는 상기 예비 제2 지지대(149)의 일부 및 상기 예비 제2 지지대(149) 사이 부위와 오버랩될 수 있다. 따라서, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 일부 제거되어 제2 지지대(150a)가 형성될 수 있다.
일부 실시예에서, 상기 제1 관통홀(192)을 형성하기 위한 식각 공정에서 사용되는 식각 마스크의 노출 부위는 상기 예비 제2 지지대(149)의 상부면 전체 및 예비 제2 지지대(149) 사이 부위와 오버랩될 수 있다. 이 경우, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 모두 제거되어 제2 지지대가 형성되지 않을 수도 있다.
상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 각각 형성할 수 있다.
이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
도 51은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 51 및 도 52를 참조하면, 상기 패드 패턴(180c) 내에 홀이 포함되고, 상기 홀 내에는 제2 지지대(150a) 및 셀 콘택 플러그(202e)의 일부가 형성될 수 있다.
예시적인 실시예에서, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202e)의 측벽과 접하고 상기 패드 패턴(180c)을 관통할 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다. 일부 실시예에서, 상기 제2 지지대는 구비되지 않을 수도 있다.
상기 셀 콘택 플러그(202e)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽 및 상기 패드 패턴(180c)의 상부면 및 상기 패드 패턴의 제3 방향의 측벽과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 홀과 제2 방향으로 인접하는 부위의 패드 패턴(180c)의 상부면과 접촉될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고 상기 패드 패턴(180c)의 상부면과 오버랩될 수 있다. 따라서, 상기 셀 콘택 플러그(202e)는 패드 패턴(180c)의 상부면 일부와 접촉될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 패드 패턴(180c) 내에 형성되는 홀을 관통하여 제1 방향으로 연장될 수 있다.
이와같이, 상기 셀 콘택 플러그(202e)는 상기 병합 패턴 구조물의 제2 구조물과 오버랩되지 않고 상기 패드 패턴(180c) 내에만 위치할 수 있다.
도 53은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 54는 일부 층의 도전 패턴을 나타내는 평면도이다. 도 55는 도전 라인 및 패드 패턴의 일부를 나타내는 사시도이다.
상기 수직형 메모리 장치는 패드 패턴의 형상을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 53 내지 도 55를 참조하면, 상기 패드 패턴(180c)은 상기 도전 라인(180b)의 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 각 도전 라인들(180b)로부터 돌출되는 상기 패드 패턴들(180c)은 서로 접촉됨으로써 제3 방향으로 연결된 형상을 가질 수 있다. 따라서, 상기 병합 패턴 구조물의 각 층의 계단 부위에는 패드 패턴들(180c)만이 구비될 수 있다.
따라서, 동일한 층의 게이트 전극들(180a)은 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 전기적으로 연결되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 각 층의 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 평면도에서 볼 때, 링 형상을 가질 수 있다.
상기 셀 콘택 플러그(202)는 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 상기 패드 패턴(180c)과 그 하부의 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부에 위치하는 상기 하부 패드 패턴(108a)의 상부면과 접촉할 수 있다.
예시적인 실시예에서, 상기 패드 패턴(180c)의 제3 방향의 사이에는 절연 물질이 구비되지 않으므로, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)을 관통하도록 형성할 수 있다. 상기 셀 콘택 플러그(202)는 다양한 형상을 가질 수 있다. 일 예로, 상기 셀 콘택 플러그는 도 6 및 7에 도시된 구조, 도 47 및 48에 도시된 구조 또는 도 51 및 52에 도시된 구조를 가질 수 있다.
상기 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 방법과 동일하거나 유사할 수 있다. 다만, 도 22 및 도 23을 참조로 설명한 공정을 수행할 때, 각 층에서 상기 제2 갭은 상기 제3 방향으로 서로 이격되도록 셀 블록 양 측에 구비될 수 있다. 반면에, 상기 제3 갭은 제3 방향으로 연통되도록 형성할 수 있다. 따라서, 후속 공정들을 통해, 상기 제3 갭 내에서 상기 제3 방향으로 연결되는 형상을 갖는 패드 패턴을 형성할 수 있다.
도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 COP 구조가 아니라는 점을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 56을 참조하면, 상기 수직형 메모리 장치는 COP 구조를 갖지 않으며, 이에 따라 기판(100)의 제1 및 제2 영역들(A, B)을 둘러싸는 제3 영역(C)에 주변 회로 패턴들이 형성될 수 있다.
즉, 기판(100)의 제3 영역(C) 상에는 페리 회로를 구성하는 트랜지스터들(104) 및 하부 배선들이 형성될 수 있다.
한편, 상기 제2 영역(B)에 해당하는 기판에는 소자 분리 패턴(102)이 형성되어, 필드 영역으로 제공될 수 있다. 상기 소자 분리 패턴(102) 상에는 상기 셀 콘택 플러그(202)와 상기 제1 방향으로 대향하는 부위에 각각 하부 배선(250) 또는 저항 패턴과 같은 도전 물질이 배치될 수 있다.
상기 셀 콘택 플러그(202)는 패드 패턴(180c)의 적어도 일부분과 접촉하면서 상기 하부 배선(252) 또는 저항 패턴의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 하부 배선(252)은 페리 회로의 게이트 구조물과 동일한 적층 구조를 가질 수 있다. 일 예로, 상기 하부 배선(252)은 제1 도전 패턴(252a) 및 제2 도전 패턴(252b)이 적층되는 구조를 가질 수 있다.
상기 셀 콘택 플러그(202)의 상부면에는 상부 배선이 형성되지 않을 수 있다. 즉, 상기 셀 콘택 플러그(202)의 상부면에는 절연 물질만이 접촉될 수 있다.
상기 하부 배선(252) 또는 저항 패턴은 상기 페리 회로들과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 제3 영역(C)에는 상기 하부 배선(252) 또는 저항 패턴과 전기적으로 연결되는 비아 콘택(208) 또는 상부 배선들(224, 234)이 더 구비될 수 있다.
이와같이, 상기 기판의 제2 영역(B)의 하부에 상기 페리 회로들과 전기적으로 연결되는 하부 배선(252) 또는 저항 패턴들이 포함됨으로써 메모리 셀의 수평 면적이 감소될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 하부 층간 절연막
104 : 하부 트랜지스터 106 : 하부 콘택 플러그,
108 : 하부 배선 108a : 하부 패드 패턴
120a : 제1 절연 패턴 122a 제1 희생 패턴
128a : 제2 희생 패턴 128b : 제3 희생 패턴
130 : 제1 층간 절연막 140 : 채널 구조물
146 : 제2 층간 절연막 150 : 지지대
180a :게이트 전극 180b : 도전 라인
180c : 패드 패턴 180d : 연결 라인
190 : 제2 절연 패턴 202 : 셀 콘택 플러그
204 : 관통 비아 콘택 206 : CSL
208 : 비아 콘택 210 : 제3 층간 절연막
222 : 제1 상부 콘택 224 : 제2 상부 콘택
228 : 제3 상부 콘택

Claims (10)

  1. 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물;
    상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물; 및
    상기 병합 패턴 구조물의 한 층의 패드 패턴과 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 연결되는 패드 패턴 이외의 다른 층의 게이트 전극과는 절연되는 셀 콘택 플러그를 포함하고,
    상기 셀 콘택 플러그은 상기 한 층의 패드 패턴보다 하부에 위치하는 도전 물질과 접촉하고, 상기 셀 콘택 플러그의 상부면은 단지 절연 물질만 접촉되는 수직형 메모리 장치.
  2. 제1 항에 있어서, 상기 병합 패턴 구조물은,
    상기 각 층의 게이트 전극들과 전기적으로 연결되는 연결 패턴, 도전 라인 및 패드 패턴을 포함하는 도전 패턴 구조물; 및
    상기 각 층의 게이트 전극들과 동일 평면 상에 배치되고 절연 물질로 이루어지는 희생 패턴을 포함하는 절연 구조물을 포함하는 수직형 메모리 장치.
  3. 제2 항에 있어서, 상기 연결 패턴은 상기 게이트 전극들의 단부를 연결하면서 제3 방향으로 연장되고, 상기 도전 라인은 상기 연결 패턴의 제2 방향 단부로부터 상기 제2 방향으로 연장되고, 상기 패드 패턴은 상기 도전 라인의 제2 방향 단부로부터 제3 방향으로 돌출되는 수직형 메모리 장치.
  4. 제2 항에 있어서, 상기 패드 패턴은 상기 병합 패턴 구조물의 계단의 노출 부위의 제3 방향의 가장자리에 배치되는 수직형 메모리 장치.
  5. 제2 항에 있어서, 상기 셀 콘택 플러그는 상기 병합 패턴 구조물의 한 층의 패드 패턴의 적어도 일부와 접촉하면서 상기 패드 패턴 아래에 위치하는 병합 패턴 구조물의 절연 구조물을 관통하는 수직형 메모리 장치.
  6. 제1 항에 있어서, 상기 셀 콘택 플러그는 상기 병합 패턴 구조물의 한 층의 패드 패턴을 관통하고, 적어도 상기 패드 패턴을 관통하는 홀의 측벽과 접촉하는 수직형 메모리 장치.
  7. 제1 항에 있어서, 상기 셀 콘택 플러그는 상기 병합 패턴 구조물의 한 층의 패드 패턴의 상부면 및 일 측벽과 접촉하면서, 상기 패드 패턴과 제3 방향으로 인접하는 병합 패턴 구조물의 절연 물질들을 관통하는 수직형 메모리 장치.
  8. 제1 항에 있어서, 상기 셀 콘택 플러그는 상기 도전 물질과 접촉하는 제1 저면부와 상기 도전 물질과 상기 패드 패턴 사이의 막과 접촉하는 제2 저면부를 포함하는 수직형 메모리 장치.
  9. 제1 항에 있어서,
    상기 기판 상에 형성되는 회로 패턴; 및
    상기 회로 패턴과 전기적으로 연결되고, 상기 최하부 게이트 전극들보다 아래에 배치되는 하부 패드 패턴을 포함하고,
    상기 셀 콘택 플러그는 상기 하부 패드 패턴과 접촉하는 수직형 메모리 장치.
  10. 제1 영역 및 제2 영역을 포함하는 기판 상에 형성되는 회로 패턴;
    상기 제1 영역 상에 위치하는 회로 패턴 상에 구비되고, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물;
    상기 제2 영역 상에 구비되고, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 절연 물질들 및 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물; 및
    상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 상기 패드 패턴들 중 단지 하나의 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 셀 콘택 플러그를 포함하는 수직형 메모리 장치.
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