CN117979685A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底；堆叠结构，堆叠结构包括沿第一方向间隔排布的多个存储层，存储层包括沿第二方向间隔排布的多个存储单元；多条信号线，沿第一方向间隔排布，信号线沿第二方向延伸且与存储层中的多个存储单元电连接；多个着陆垫，着陆垫沿第三方向凸出设置于信号线且与信号线电连接，与相邻的两条信号线电连接的两个着陆垫在第二方向上间隔设置；多条引线，引线沿第一方向延伸，且多条引线分别位于多个着陆垫上。本公开减小了相邻引线之间的电容耦合效应，实现半导体结构中RC延迟最小化和电容密度最大化。

Description

半导体结构及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

台阶工艺在具有三维结构的DRAM等半导体结构中具有广泛的应用，台阶形状的信号线能够很好的辅助实现半导体结构整体的三维工艺。但是，对于具有三维结构的DRAM等半导体结构来说，台阶形状的信号线中存在较大的电容耦合效应，从而导致半导体结构性能的下降。

因此，如何减少半导体结构内部的电容耦合效应，从而改善半导体结构的性能，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的半导体结构及其形成方法，用于减少半导体结构内部的电容耦合效应，从而改善半导体结构的电性能。

根据一些实施例，本公开提供了一种半导体结构，包括：

衬底；

堆叠结构，位于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；

多条信号线，沿所述第一方向间隔排布，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

多个着陆垫，所述着陆垫沿第三方向凸出设置于所述信号线且与所述信号线电连接，与相邻的两条所述信号线电连接的两个所述着陆垫在所述第二方向上间隔设置，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；

多条引线，所述引线沿所述第一方向延伸，且多条所述引线分别位于多个所述着陆垫上。

在一些实施例中，还包括：

多个伪着陆垫，所述伪着陆垫沿所述第三方向凸出于所述信号线且与所述信号线电连接，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫在所述第二方向上间隔设置。

在一些实施例中，所述半导体结构还包括：

与最顶层的所述信号线电连接的顶层引线，所述顶层引线位于最顶层的所述信号线上；

与相邻的两条其他信号线电连接的两个所述着陆垫沿所述第二方向分布于所述顶层引线的相对两侧，其中，所述其他信号线是指除最顶层的所述信号线之外的所述信号线。

在一些实施例中，全部所述引线在所述衬底的顶面上的投影沿所述第二方向间隔排布；

沿所述第二方向分布于所述顶层引线的同一侧的多条所述引线中，任意相邻的两条所述引线在所述衬底的顶面上的投影沿所述第二方向的间隔距离相等。

在一些实施例中，沿所述第一方向相邻的两条所述信号线中，与其中一条所述信号线电连接的所述着陆垫和与另一条所述信号线电连接的所述伪着陆垫沿所述第一方向对齐排布。

在一些实施例中，对于沿所述第一方向相邻且对齐的所述着陆垫和所述伪着陆垫，所述着陆垫沿所述第二方向的长度大于或者等于所述伪着陆垫沿所述第二方向的长度。

在一些实施例中，沿所述第二方向分布于所述顶层引线的同一侧、且沿所述第一方向相邻的两个所述着陆垫中，较靠近所述衬底的所述着陆垫沿所述第二方向的长度大于较远离所述衬底的所述着陆垫沿所述第二方向的长度。

在一些实施例中，所述信号线的数量为N；

与从下至上第M条的所述信号线电连接的所述着陆垫下方设置有与M-1条的所述信号线一一电连接、且沿所述第一方向对准的M-1个所述伪着陆垫，其中，N为大于3的整数，2＜M＜N且M为整数。

在一些实施例中，所述着陆垫沿所述第二方向的长度与所述伪着陆垫沿所述第二方向的长度相等。

根据另一些实施例，本公开还提供了一种半导体结构的形成方法，包括：

于衬底的顶面上形成堆叠结构，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；

形成多条信号线和多个着陆垫，多条所述信号线沿所述第一方向间隔排布，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接，所述着陆垫沿第三方向凸出设置于所述信号线且与所述信号线电连接，与相邻的两条所述信号线电连接的两个所述着陆垫在所述第二方向上间隔设置，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；

形成多条引线，所述引线沿所述第一方向延伸，且多条所述引线分别位于多个所述着陆垫上。

在一些实施例中，形成多条信号线和多个着陆垫，包括：

于所述衬底的顶面上形成位于所述堆叠结构沿所述第三方向的一侧的初始叠层结构，所述初始叠层结构包括沿所述第一方向间隔排布的多个初始导电层，且多个所述初始导电层沿所述第二方向的长度相等，且多个所述初始导电层沿所述第三方向的宽度相等；

刻蚀所述初始叠层结构，形成第一叠层、以及位于所述第一叠层沿所述第三方向的端部的第二叠层，所述第一叠层包括沿所述第一方向间隔排布的多条所述信号线，所述第二叠层包括沿所述第一方向间隔排布的多个所述导电层，其中，刻蚀后保留的部分所述初始导电层作为一条所述信号线、以及位于所述信号线沿所述第三方向的一侧的另一部分作为所述导电层；

刻蚀所述导电层，形成所述着陆垫。

在一些实施例中，刻蚀所述初始叠层结构，包括：

在所述初始叠层结构上形成掩膜层；

交替采用修整工艺修整所述掩膜层及采用刻蚀工艺刻蚀所述初始叠层结构中的所述初始导电层；刻蚀后得到的多个所述导电层沿所述第二方向的长度不相等，且较靠近所述衬底的所述导电层沿所述第二方向的长度大于较远离所述衬底的所述导电层沿所述第二方向的长度。

在一些实施例中，形成所述着陆垫，包括：

形成覆盖所述第二叠层的覆盖层；

刻蚀所述覆盖层和所述导电层，保留的至少部分所述导电层作为所述着陆垫。

在一些实施例中，形成所述着陆垫，包括：

刻蚀所述第二叠层中每一层的所述导电层，形成位于所述信号线沿所述第三方向的一侧的所述着陆垫和伪着陆垫，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫间隔设置。

在一些实施例中，所述叠层结构包括N层所述初始导电层，其中，N为大于3的整数；形成位于所述信号线沿所述第三方向的一侧的所述着陆垫和伪着陆垫，包括：

刻蚀从下至上第N层和第N-1层的所述导电层，形成暴露第N-2层的所述导电层的第一沟槽、并形成与第N-1条的所述信号线电连接的所述着陆垫，第N层的所述导电层全部去除；

依次刻蚀第N层所述导电层下方的各个所述导电层，形成多个所述着陆垫和多个所述伪着陆垫，且第N条所述信号线下方的所述信号线中，与相邻的两条所述信号线电连接的两个所述着陆垫沿所述第二方向分布于所述第一沟槽的相对两侧，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫沿所述第二方向位于所述第一沟槽的相对两侧。

在一些实施例中，依次刻蚀第N层所述导电层下方的各个所述导电层，包括：

以第N-2层的所述导电层作为第M层的导电层开始进行多次循环步骤，直至所述第一沟槽沿所述第一方向贯穿所述第二叠层，2＜M＜N且M为整数；所述循环步骤包括：

去除所述第一沟槽下方第M层的所述导电层、并去除所述第一沟槽沿所述第二方向两侧的部分第M层的所述导电层，形成与第M条的所述信号线电连接的所述着陆垫和所述伪着陆垫，所述第一沟槽暴露第M-1层的所述导电层；

形成覆盖已形成的所述着陆垫的保护层，并以第M-1层的所述导电层作为下一次循环步骤的第M层的导电层。

在一些实施例中，形成与第M条的所述信号线电连接的所述着陆垫和所述伪着陆垫，还包括：

去除所述第一沟槽沿所述第二方向两侧的部分第M-1层的所述导电层，减小第M-1层的所述导电层沿所述第二方向的长度。

在一些实施例中，形成多条引线，包括：

刻蚀所述保护层，形成暴露多个所述着陆垫的多个引线沟槽；

于所述引线沟槽内形成与多个所述着陆垫一一对应电连接的所述引线、并于第N条的所述信号线上形成与第N条的所述信号线电连接的顶层引线。

在一些实施例中，形成所述着陆垫，包括：

形成沿所述第一方向贯穿所述第二叠层的多个第二沟槽，多个所述第二沟槽将所述第二叠层分隔为沿所述第二方向间隔排布的多个子叠层，每个所述子叠层中位于最顶层的所述导电层作为一个所述着陆垫，每个所述子叠层中除最顶层的所述导电层之外的所述导电层作为伪着陆垫。

在一些实施例中，形成沿所述第一方向贯穿所述第二叠层的多个第二沟槽，包括：

去除最顶层的所述导电层，形成第三沟槽；

沿所述第三沟槽向下刻蚀部分的所述第二叠层、并去除所述第三沟槽沿所述第二方向一侧的部分所述第二叠层，形成位于所述第三沟槽沿所述第二方向一侧的多个所述第二沟槽，多个所述第二沟槽将所述第二叠层沿所述第三沟槽的一侧分隔为多个子叠层；

沿所述第三沟槽继续向下刻蚀部分的所述第二叠层、并去除所述第三沟槽沿所述第二方向另一侧的部分所述第二叠层，形成沿所述第一方向贯穿所述第二叠层的所述第三沟槽、并形成位于所述第三沟槽沿所述第二方向另一侧的多个所述第二沟槽，多个所述第二沟槽将所述第二叠层沿所述第三沟槽的另一侧分隔为多个子叠层。

本公开一些实施例提供的半导体结构及其形成方法，通过在堆叠结构沿第三方向的端部设置与堆叠结构中的多个存储层一一电连接的多条信号线，每条信号线沿第二方向延伸，且在多条信号线沿所述第三方向的端部设置一一设置多个着陆垫，且在所述着陆垫上设置引线，使得所述引线通过所述着陆垫与所述信号线电连接，与相邻的两条所述信号线电连接的两个所述着陆垫错开设置，一方面，增大了与相邻两条所述信号线电连接的所述引线之间的距离，从而减小了相邻引线之间的电容耦合效应，实现半导体结构中RC(Resistor-Capacitance，电阻电容)延迟最小化和电容密度最大化，改善了半导体结构的电性能；另一方面，本公开将所述引线通过着陆垫设置在所述信号线沿所述第三方向的一侧，能够在减小引线排布密度的同时、缩小半导体结构的尺寸，从而有助于半导体结构尺寸的进一步微缩。

附图说明

附图1是本公开具体实施方式的一实施例中半导体结构的立体结构示意图；

附图2是本公开具体实施方式的一实施例中半导体结构的截面示意图；

附图3是本公开具体实施方式的另一实施例中半导体结构的立体结构示意图；

附图4是本公开具体实施方式的另一实施例中半导体结构的截面示意图；

附图5是本公开具体实施方式中半导体结构的形成方法流程图；

附图6-附图28是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。

具体实施方式

下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体结构，附图1是本公开具体实施方式的一实施例中半导体结构的立体结构示意图，附图2是附图1中半导体结构的截面示意图。如图1和图2所示，半导体结构，包括：

衬底20；

堆叠结构，位于衬底20的顶面上，堆叠结构包括沿第一方向D1间隔排布的多个存储层，存储层包括沿第二方向D2间隔排布的多个存储单元，第一方向D1与衬底20的顶面垂直，第二方向D2与衬底20的顶面平行；

多条信号线10，沿第一方向D1间隔排布，信号线10沿第二方向D1延伸且与存储层中的多个存储单元电连接；

多个着陆垫12，着陆垫12沿第三方向D3凸出设置于信号线10且与信号线10电连接，与相邻的两条信号线10电连接的两个着陆垫12在第二方向D2上间隔设置，第三方向D3与衬底20的顶面平行，且第二方向D2与第三方向D3相交；

多条引线14，引线14沿第一方向D1延伸，且多条引线14分别位于多个着陆垫12上。

半导体结构可以是但不限于DRAM。本具体实施方式以半导体结构为DRAM为例进行说明。衬底20可以是但不限于硅衬底，本具体实施方式以衬底20为硅衬底为例进行说明。在其他实施例中，衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。衬底20用于支撑在其上方的器件结构。衬底20的顶面是指衬底20朝向堆叠结构的表面。

信号线10可以是DRAM中的字线、位线或者其他信号传输线。以信号线10位DRAM中的位线为例，半导体结构中可以包括沿第一方向D1和第二方向D2呈阵列排布的多个存储单元，从而形成存储阵列。存储单元包括晶体管和电容器15。晶体管包括沟道区、以及沿第三方向D3分布于沟道区相对两侧的源极区和漏极区，电容器与漏极区电连接。半导体结构还包括多条沿第一方向D1延伸、且沿第二方向D2间隔排布的字线11，每条字线11与沿第一方向D1间隔排布的多个存储单元电连接。多条信号线10(即位线)沿第二方向D2延伸、且沿第一方向D1间隔排布，每条信号线10电连接一个存储层中全部的存储单元。

本具体实施方式通过在信号线10沿第三方向D3的端部设置着陆垫12，且将引线14设置在着陆垫12上，使得信号线10中的电信号顺序通过着陆垫12和引线14引入或者引出。与相邻的两条信号线10电连接的两个着陆垫12在第二方向D2上间隔设置，一方面，可以使得与相邻两条信号线10电连接的两条引线14沿第一方向D1错开设置，增大了相邻信号线电连接的引线14沿第二方向D2的距离，从而减小两条引线14之间的正对面积，从而减小两条引线14之间的电容耦合效应，实现半导体结构中RC延迟最小化和电容密度最大化，改善了半导体结构的电性能；另一方面，本具体实施方式仅需在信号线10沿第三方向D3的端部设置用于电连接引线14的着陆垫12，多条信号线10沿第二方向D2的长度可以相等，无需形成由不同长度的信号线构成的台阶状结构，从而简化了半导体结构的制造工艺，降低了半导体结构的制造成本，而且有助于实现半导体结构尺寸的进一步微缩。

在一些实施例中，半导体结构还包括：

多个伪着陆垫13，伪着陆垫13沿第三方向D3凸出于信号线10且与信号线10电连接，与同一条信号线10电连接的着陆垫12和伪着陆垫13在第二方向D2上间隔设置。

本具体实施方式中的着陆垫12与引线14直接接触电连接，伪着陆垫13上不设置引线14。具体来说，半导体结构中包括多个伪着陆垫13，同一条信号线10沿第三方向D3的端部可设置有着陆垫12和伪着陆垫13，且与同一条信号线10电连接的着陆垫12和伪着陆垫13沿第二方向D2间隔排布，一方面，可以简化半导体结构的制造工艺；另一方面，还能够增大信号线10所在区域的图形密度，减少后续负载效应(Loading Effect)的影响，例如减少后续形成覆盖堆叠结构、信号线10、着陆垫12和伪着陆垫13的介质层之后、进行化学机械研磨等平坦化工艺时负载效应的影响，从而进一步改善半导体结构的制造良率，提高半导体结构的性能。

在一示例中，伪着陆垫13和着陆垫12的形状可以相同、也可以不同，伪着陆垫13和着陆垫12的材料可以相同、也可以不同。

在一些实施例中，半导体结构还包括：

与最顶层的信号线10电连接的顶层引线17，顶层引线17位于最顶层的信号线10上；

与相邻的两条其他信号线电连接的两个着陆垫12沿第二方向D2分布于顶层引线17的相对两侧，其中，其他信号线是指除最顶层的信号线10之外的信号线10。

具体来说，半导体结构中包括沿第一方向D1间隔排布的多条信号线10，其中，位于最顶层的信号线10沿第三方向D3的端部没有设置着陆垫12，即最顶层的信号线10的顶面(即信号线10背离衬底20的表面)直接与一条顶层引线17接触电连接。位于最顶层的信号线10下方的其他信号线沿第三方向D3的端部均设置有着陆垫12，且与相邻的两条其他信号线电连接的两个着陆垫12沿第二方向D2分布于与最顶层的信号线10电连接的顶层引线17的相对两侧，从而增大与相邻的两条信号线电连接的两条引线14之间沿第二方向D2的距离，从而进一步减小半导体结构内部的电容耦合效应。

为了进一步简化半导体结构的制造工艺，在一些实施例中，全部引线14在衬底20的顶面上的投影沿第二方向D2间隔排布；

对于沿第二方向D2分布于顶层引线17的同一侧的多条引线14中，任意相邻的两条引线14在衬底20的顶面上的投影沿第二方向D2的间隔距离相等。

举例来说，多条信号线10沿自底层到顶层的方向依次排序，其中，对于除最顶层的信号线10之外的其他信号线，与第奇数位的信号线10电连接的引线14位于顶层引线17沿第二方向D2的一侧、与第偶数位的信号线10电连接的引线14位于顶层引线17沿第二方向D2的另一侧。与任意相邻的两条第奇数位的信号线10电连接的两条引线14之间沿第二方向D2的距离相等，与任意相邻的两条第偶数位的信号线10电连接的两条引线14之间沿第二方向D2的距离也相等。

在一些实施例中，沿第一方向D1相邻的两条信号线10中，与其中一条信号线10电连接的着陆垫12和与另一条信号线10电连接的伪着陆垫13沿第一方向D1对齐排布。

具体来说，如图1和图2所示，衬底20上还包括衬底隔离层21、以及位于衬底隔离层21上的导电层和层间隔离层22、以及覆盖衬底隔离层21、导电层和层间隔离层22的介质层16。其中，导电层与层间隔离层22在衬底隔离层21上方沿第一方向D1交替排布，其中，与引线14接触电连接的导电层作为着陆垫12，不与引线14接触电连接的导电层作为伪着陆垫13。在与最顶层的信号线电连接的顶层引线17沿第二方向D2的同一侧，着陆垫12与伪着陆垫13沿第一方向D1交替排布，且着陆垫12与伪着陆垫13沿第一方向D1对齐排布，以便于简化着陆垫12和伪着陆垫13的制造工艺。

在一示例中，与其中一条信号线10电连接的着陆垫12和与另一条信号线10电连接的伪着陆垫13沿第一方向D1对齐排布是指，与其中一条信号线10电连接的着陆垫12沿第二方向D2一侧的端面和与另一条信号线10电连接的伪着陆垫13沿第二方向D一侧的端面沿第一方向D1对齐。

在另一示例中，与其中一条信号线10电连接的着陆垫12和与另一条信号线10电连接的伪着陆垫13沿第一方向D1对齐排布是指，与其中一条信号线10电连接的着陆垫12沿第一方向D1延伸的轴线和与另一条信号线10电连接的伪着陆垫13沿第一方向D1延伸的轴线沿第一方向D1对齐。

在一些实施例中，如图1和图2所示，对于沿第一方向D1相邻且对齐的着陆垫12和伪着陆垫13，着陆垫12沿第二方向D2的长度大于或者等于伪着陆垫13沿第二方向D2的长度。采用这种结构，使得着陆垫12沿第二方向D2凸出于伪着陆垫13，便于将引线14设置在着陆垫12凸出于伪着陆垫13的端部，从而能够进一步增大与相邻的两条信号线10电连接的两条引线14沿第二方向D2的距离。

在一些实施例中，如图1和图2所示，沿第二方向D2分布于顶层引线17的同一侧、且沿第一方向D1相邻的两个着陆垫12中，较靠近衬底20的一个着陆垫12沿第二方向D2的长度大于较远离衬底20的一个着陆垫12沿第二方向D2的长度。采用这种结构，能够增大位于最顶层的信号线10电连接的引线14的同一侧且相邻的两条引线14之间沿第二方向D2的距离，从而进一步减小半导体结构内部的电容耦合效应。

附图3是本公开具体实施方式的另一实施例中半导体结构的立体结构示意图，附图4是本公开具体实施方式的另一实施例中半导体结构的截面示意图。为了进一步简化半导体结构的制造工艺，在另一些实施例中，如图3和图4所示，信号线10的数量为N；

与从下至上第M条的信号线10电连接的着陆垫12下方设置有与M-1条的信号线10一一电连接、且沿第一方向D1对准的M-1个伪着陆垫13，其中，N为大于3的整数，2＜M＜N且M为整数。

在另一些实施例中，着陆垫12沿第二方向D2的长度与伪着陆垫13沿第二方向D2的长度相等，以进一步简化半导体结构的制造工艺。

以半导体结构包括如图3和图4所示的六条信号线为例进行说明。举例来说，如图3和图4所示，半导体结构包括沿第一方向D1且由底层到顶层(即由下至上)依次排布的第1条的信号线10、第2条的信号线10、第3条的信号线10、第4条的信号线10、第5条的信号线10和第6条的信号线10，其中，第6条的信号线10为最顶层的信号线10。与第5条的信号线10电连接的着陆垫12下方设置有沿第一方向D1间隔排布、且沿第一方向D1和与第5条的信号线10电连接的着陆垫12对准的4个伪着陆垫；且4个伪着陆垫13与第1条的信号线10至第4条的信号线10一一电连接。与第4条的信号线10电连接的着陆垫12下方设置有沿第一方向D1间隔排布、且沿第一方向D1和与第4条的信号线10电连接的着陆垫12对准的3个伪着陆垫；且3个伪着陆垫13与第1条的信号线10至第3条的信号线10一一电连接。与第3条的信号线10电连接的着陆垫12下方设置有沿第一方向D1间隔排布、且沿第一方向D1和与第3条的信号线10电连接的着陆垫12对准的2个伪着陆垫；且2个伪着陆垫13与第1条的信号线10和第2条的信号线10一一电连接。

本具体实施方式还提供了一种半导体结构的形成方法，附图5是本公开具体实施方式中半导体结构的形成方法流程图，附图6-附图28是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。本具体实施方式形成的半导体结构的示意图可以参见图1-图4。如图5-图28所示，半导体结构的形成方法，包括如下步骤：

步骤S51，于衬底20的顶面上形成堆叠结构，堆叠结构包括沿第一方向D1间隔排布的多个存储层，存储层包括沿第二方向D2间隔排布的多个存储单元，第一方向D1与衬底20的顶面垂直，第二方向D2与衬底20的顶面平行；

步骤S52，形成多条信号线10和多个着陆垫12，多条信号线10沿第一方向D1间隔排布，信号线10沿第二方向D1延伸且与存储层中的多个存储单元电连接，着陆垫12沿第三方向D3凸出设置于信号线10且与信号线10电连接，与相邻的两条信号线10电连接的两个着陆垫12在第二方向D2上间隔设置，第三方向D3与衬底20的顶面平行，且第二方向D2与第三方向D3相交；

步骤S53，形成多条引线14，引线14沿第一方向D1延伸，多条引线14分别位于多个着陆垫12上。

在一些实施例中，形成多条信号线10和多个着陆垫12，包括：

于衬底20的顶面上形成位于堆叠结构沿第三方向D3的端部一侧的初始叠层结构，初始叠层结构包括沿第一方向D1间隔排布的多个初始导电层60，且多个初始导电层60沿第二方向D2的长度相等，且多个初始导电层60沿第三方向D3的宽度相等，如图6所示；

刻蚀初始叠层结构，形成第一叠层、以及位于第一叠层沿第三方向D2的端部的第二叠层，第一叠层包括沿第一方向D1间隔排布的多条信号线10，第二叠层包括沿第一方向D1间隔排布的多个导电层70，刻蚀后保留的部分初始导电层作为一条信号线10、以及位于信号线10沿第三方向D3的一侧的另一部分作为导电层70，如图7所示；

刻蚀导电层70，形成着陆垫12，如图19或图28所示。

在一些实施例中，刻蚀初始叠层结构，包括：

在初始叠层结构上形成掩膜层；

交替采用修整工艺修整掩膜层及采用刻蚀工艺刻蚀初始叠层结构中的初始导电层60；刻蚀后得到的多个导电层70沿第二方向D2的长度不相等，且较靠近衬底20的导电层70沿第二方向D2的长度大于较远离衬底20的导电层70沿第二方向D2的长度。

在一些实施例中，形成着陆垫，包括：

形成覆盖第二叠层的覆盖层23；

刻蚀覆盖层23和导电层70，保留的至少部分导电层70作为着陆垫12。

在一些实施例中，形成着陆垫12，包括：

刻蚀第二叠层中每一层的导电层70，形成位于信号线10沿第三方向D3的一侧的着陆垫12和伪着陆垫13，与同一条信号线10电连接的着陆垫12和伪着陆垫13间隔设置。

在一些实施例中，叠层结构包括N层初始导电层60，其中，N为大于3的整数；形成位于信号线10沿第三方向D3的一侧的着陆垫12和伪着陆垫13，包括：

刻蚀从下至上第N层和第N-1层的导电层70，形成暴露第N-2层的导电层70的第一沟槽91、并形成与第N-1条的信号线10电连接的着陆垫12，第N层的导电层70全部去除；

依次刻蚀第N层导电层70下方的各个导电层70，形成多个着陆垫12和多个伪着陆垫13，且第N条信号线10下方的信号线10中，与相邻的两条信号线10电连接的两个着陆垫12沿第二方向D2分布于第一沟槽91的相对两侧，与同一条信号线10电连接的着陆垫12和伪着陆垫13沿第二方向D2位于第一沟槽91的相对两侧。

在一些实施例中，依次刻蚀第N层导电层下方的各个导电层，包括：

以第N-2层的导电层70作为第M层的导电层70开始进行多次如下循环步骤，直至第一沟槽91沿第一方向D1贯穿第二叠层，2＜M＜N且M为整数；循环步骤包括：

去除第一沟槽91下方第M层的导电层70、并去除第一沟槽91沿第二方向D2两侧的部分第M层的导电层70，形成与第M条的信号线10电连接的着陆垫12和伪着陆垫13，第一沟槽91暴露第M-1层的导电层70；

形成覆盖已形成的着陆垫12的保护层，并以第M-1层的导电层70作为下一次循环步骤的第M层的导电层70。保护层用于保护已形成的着陆垫12，避免后续工艺对着陆垫12造成损伤。

在一些实施例中，形成与第M条的信号线10电连接的着陆垫12和伪着陆垫13，还包括：

去除第一沟槽91沿第二方向D2相对两侧的部分第M-1层的导电层70，减小第M-1层的导电层70沿第二方向D2的长度。

在一些实施例中，形成多条引线14，包括：

刻蚀保护层，形成暴露多个着陆垫12的多个引线沟槽；

于引线沟槽内形成与多个着陆垫12一一对应电连接的引线14、并于第N条的信号线10上形成与第N条的信号线10电连接的顶层引线17。

以半导体结构为DRAM、且半导体结构包括沿第一方向D1间隔排布的六个存储层、信号线为位线为例进行说明。举例来说，每个存储层包括沿第二方向D2间隔排布的多个存储单元，每个存储单元包括晶体管、以及与晶体管电连接的电容器15。半导体结构中还包括沿第一方向D1延伸、且沿第二方向D2间隔排布的多条字线11。在形成包括沿第一方向D1间隔排布的六个存储层的堆叠结构和多条字线11之后，于衬底20的顶面上形成衬底隔离层21、并形成位于堆叠结构沿第三方向D3的端部的初始叠层结构，初始叠层结构包括沿第一方向D1交替堆叠的初始导电层60和层间隔离层22(参加图8)，其中，初始导电层60的层数为6层。接着，采用修整-刻蚀工艺刻蚀初始导电层60，形成第一叠层、以及位于第一叠层沿第三方向D2的端部的第二叠层。第一叠层包括沿第一方向D1交替排布的层间隔离层22和信号线10，第二叠层包括沿第一方向D1交替排布的导电层70和层间隔离层22，刻蚀后保留的一个初始导电层60部分作为一条信号线10、部分作为信号线10沿第三方向D3的端部的一个导电层70，如图7所示。然后，沉积氧化物等介质材料，形成至少覆盖台阶状的第二叠层的覆盖层23，如图8所示。第一叠层中包括沿第一方向D1自底层向顶层依次排布的第1条的信号线10、第2条的信号线10、第3条的信号线10、第4条的信号线10、第5条的信号线10和第6条的信号线10，其中，第6条的信号线10位最顶层的信号线10。第二叠层中包括沿第一方向D1自底层向顶层依次排布的第1层的导电层70、第2层的导电层70、第3层的导电层70、第4层的导电层70、第5层的导电层70和第6层的导电层70，其中，第6层的导电层70为最顶层的导电层70。图8中示出了与台阶状的第二叠层中的多个台阶一一对应的多个子覆盖层231，便于后续介绍着陆垫12的形成过程，在实际的工艺中，覆盖层23为一个整体、并没有分为多个子覆盖层231。

之后，形成覆盖所第二叠层的第一掩膜层90，并沿第一掩膜层90中的掩膜图案刻蚀第二叠层，去除全部的第6层的导电层70、部分第5层的导电层70，形成暴露第4层的导电层70的第一沟槽91，如图9所示。之后，形成填充满第一沟槽91的第一保护层100，并形成覆盖第二叠层和第一保护层100的第二掩膜层101，如图10所示。图案化第二掩膜层101，并沿图案化的第二掩膜层101刻蚀第一保护层100和部分的第二叠层，形成第一刻蚀槽110和第二刻蚀槽111，第一刻蚀槽110暴露第4层的导电层70和第3层的导电层70，第二刻蚀槽111暴露第3层的导电层70和第2层的导电层70，如图11所示。本次刻蚀形成了与第5条的信号线10电连接的着陆垫12、以及与第4条的信号线10连接的着陆垫12和伪着陆垫13，如图11所示。

接着，形成填充满第一刻蚀槽110和第二刻蚀槽111的第二保护层121，并形成覆盖第二叠层和第二保护层121的第三掩膜层120，如图12所示。图案化第三掩膜层120，并沿图案化的第三掩膜层120刻蚀部分的第二保护层121和部分的第二叠层，形成第三刻蚀槽130、第四刻蚀槽131，并暴露第一沟槽91且延伸第一沟槽91的底面至第2层的导电层70表面。本次刻蚀形成了与第3条的信号线10连接的着陆垫12和伪着陆垫13，如图13所示。

然后，形成填充满第三刻蚀槽130、第四刻蚀槽131和第一沟槽91的第三保护层141，并形成覆盖第二叠层、第二保护层121和第三保护层141的第四掩膜层140，如图14所示。图案化第四掩膜层140，并沿图案化的第四掩膜层140刻蚀部分的第三保护层141和部分的第二叠层，形成第五刻蚀槽150和第六刻蚀槽151，并暴露第一沟槽91并延伸第一沟槽91的底面至第1层的导电层70表面。本次刻蚀形成了与第2条的信号线10连接着陆垫12和伪着陆垫13，如图15所示。

之后，形成填充满第五刻蚀槽150和第六刻蚀槽151的第四保护层160，并形成覆盖第二叠层、第二保护层121、第三保护层141和第四保护层160的第五掩膜层161，如图16所示。图案化第五掩膜层161，并沿图案化的第五掩膜层161刻蚀部分的第四保护层160和部分的第二叠层，形成第六刻蚀槽170，并暴露第一沟槽91并延伸第一沟槽91的底面至衬底隔离层21的表面，如图17所示。本次刻蚀形成了与第1条的信号线10连接着陆垫12和伪着陆垫13。

接着，形成填充满第六刻蚀槽170和第一沟槽91的第五保护层180，如图18所示。刻蚀覆盖层23、第二保护层121、第三保护层141，形成多个引线沟槽。填充金属钨等导电材料于引线沟槽内，形成多条引线14和顶层引线17，如图19所示。

在另一些实施例中，形成着陆垫12，包括：

形成沿第一方向D1贯穿第二叠层的多个第二沟槽，多个第二沟槽将第二叠层分隔为沿第二方向D2间隔排布的多个子叠层，每个子叠层中位于最顶层的导电层70作为一个着陆垫12，每个子叠层中除最顶层的导电层70之外的导电层70作为伪着陆垫13。

在另一些实施例中，形成沿第一方向D1贯穿第二叠层的多个第二沟槽，包括：

去除最顶层的导电层70，形成第三沟槽；

沿第三沟槽向下刻蚀部分的第二叠层、并去除第三沟槽沿第二方向D2一侧的部分第二叠层，形成位于第三沟槽沿第二方向一侧的多个第二沟槽，多个第二沟槽将第二叠层沿第三沟槽的一侧分隔为多个子叠层；

沿第三沟槽继续向下刻蚀部分的第二叠层、并去除第三沟槽沿第二方向D2另一侧的部分第二叠层，形成沿第一方向D1贯穿第二叠层的第三沟槽、并形成位于第三沟槽沿第二方向D2另一侧的多个第二沟槽，多个第二沟槽将第二叠层沿第三沟槽的另一侧分隔为多个子叠层。

以半导体结构为DRAM、且半导体结构包括沿第一方向D1间隔排布的六个存储层、信号线为位线为例进行说明。举例来说，在形成如图8所示的结构之后，形成图案化的第一光阻层200于第二叠层上，并沿第一光阻层200中的刻蚀图案刻蚀覆盖层23和部分的第二叠层，形成第三沟槽201、以及沿第二方向位于第三沟槽201相对两侧的两个第二沟槽(即左侧第1位的第二沟槽203和右侧第1位的第二沟槽202)，如图20所示。本次刻蚀之后形成了与第5条的信号线10电连接的着陆垫12，如图20所示。之后，形成填充满第二沟槽和第三沟槽201的第一填充层211，并形成覆盖第二叠层和第一填充层211的第二光阻层210，如图21所示。

图案化第二光阻层210，并沿图案化的第二光阻层210中的刻蚀图案刻蚀部分的第一填充层211和部分的第二叠层，暴露第三沟槽201且延伸第三沟槽201的底面至第3层的导电层70表面，并形成位于第三沟槽201沿第二方向D2一侧且沿第一方向D1贯穿第二叠层的两个第二沟槽(即左侧第1位的第二沟槽203和左侧第2位的第二沟槽220)，如图22所示。本次刻蚀形成了与第1条的信号线10电连接的着陆垫12、以及与第3条的信号线10电连接的着陆垫12，如图22所示。

接着，形成填充满第二沟槽和第三沟槽201的第二填充层231，并形成覆盖第二叠层、第二填充层231和第一填充层211的第三光阻层230，如图23所示。图案化第三光阻层230，并沿图案化的第三光阻层230中的刻蚀图案刻蚀部分的第一填充层211、部分的第二填充层231和部分的第二叠层，暴露第三沟槽201且延伸第三沟槽201的底面至第1层的导电层70表面，并形成位于第三沟槽201沿第二方向D2另一侧且沿第一方向D1贯穿第二叠层的另两个第二沟槽(即右侧第1位的第二沟槽202和右侧第2位的第二沟槽241)，如图24所示。本次刻蚀形成了与第2条的信号线10电连接的着陆垫12、以及与第4条的信号线10电连接的着陆垫12。

之后，形成填充满暴露的第二沟槽和第三沟槽201的第三填充层251，并形成覆盖第二叠层、第二填充层231和第三填充层251的第四光阻层250，如图25所示。图案化第四光阻层250，并沿图案化的第四光阻层250中的图案刻蚀部分的第三填充层251和部分的第二叠层，暴露第三沟槽201并延伸第三沟槽201至衬底隔离层201，如图26所示。接着，形成填充满第三沟槽201的第四填充层271，如图27所示。之后，刻蚀部分的覆盖层23，形成引线沟槽。填充金属钨等导电材料于引线沟槽内，形成与多个着陆垫12一一对应电连接的引线12、并同时形成与最顶层的信号线10直接接触电连接的顶层引线17，如图28所示。

本具体实施方式一些实施例提供的半导体结构及其形成方法，通过在堆叠结构沿第三方向的端部设置与堆叠结构中的多个存储层一一电连接的多条信号线，每条信号线沿第二方向延伸，且在多条信号线沿第三方向的端部设置一一设置多个着陆垫，且在着陆垫上设置引线，使得引线通过着陆垫与信号线电连接，与相邻的两条信号线电连接的两个着陆垫错开设置，一方面，增大了与相邻两条信号线电连接的引线之间的距离，从而减小了相邻引线之间的电容耦合效应，实现半导体结构中RC(Resistor-Capacitance，电阻电容)延迟最小化和电容密度最大化，改善了半导体结构的电性能；另一方面，本具体实施方式将引线通过着陆垫设置在信号线沿第三方向的一侧，能够在减小引线排布密度的同时、缩小半导体结构的尺寸，从而有助于半导体结构尺寸的进一步微缩。

以上仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (20)

1.一种半导体结构，其特征在于，包括：

衬底；

堆叠结构，位于所述衬底的顶面上，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；

多条信号线，沿所述第一方向间隔排布，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接；

多个着陆垫，所述着陆垫沿第三方向凸出设置于所述信号线且与所述信号线电连接，与相邻的两条所述信号线电连接的两个所述着陆垫在所述第二方向上间隔设置，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；

多条引线，所述引线沿所述第一方向延伸，且多条所述引线分别位于多个所述着陆垫上。

2.根据权利要求1所述的半导体结构，其特征在于，还包括：

多个伪着陆垫，所述伪着陆垫沿所述第三方向凸出于所述信号线且与所述信号线电连接，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫在所述第二方向上间隔设置。

3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：与最顶层的所述信号线电连接的顶层引线，所述顶层引线位于最顶层的所述信号线上；

与相邻的两条其他信号线电连接的两个所述着陆垫沿所述第二方向分布于所述顶层引线的相对两侧，其中，所述其他信号线是指除最顶层的所述信号线之外的所述信号线。

4.根据权利要求3所述的半导体结构，其特征在于，全部所述引线在所述衬底的顶面上的投影沿所述第二方向间隔排布；

沿所述第二方向分布于所述顶层引线的同一侧的多条所述引线中，任意相邻的两条所述引线在所述衬底的顶面上的投影沿所述第二方向的间隔距离相等。

5.根据权利要求4所述的半导体结构，其特征在于，沿所述第一方向相邻的两条所述信号线中，与其中一条所述信号线电连接的所述着陆垫和与另一条所述信号线电连接的所述伪着陆垫沿所述第一方向对齐排布。

6.根据权利要求5所述的半导体结构，其特征在于，对于沿所述第一方向相邻且对齐的所述着陆垫和所述伪着陆垫，所述着陆垫沿所述第二方向的长度大于或者等于所述伪着陆垫沿所述第二方向的长度。

7.根据权利要求6所述的半导体结构，其特征在于，沿所述第二方向分布于所述顶层引线的同一侧、且沿所述第一方向相邻的两个所述着陆垫中，较靠近所述衬底的所述着陆垫沿所述第二方向的长度大于较远离所述衬底的所述着陆垫沿所述第二方向的长度。

8.根据权利要求2所述的半导体结构，其特征在于，所述信号线的数量为N；与从下至上第M条的所述信号线电连接的所述着陆垫下方设置有与M-1条的所述信号线一一电连接、且沿所述第一方向对准的M-1个所述伪着陆垫，其中，N为大于3的整数，2＜M＜N且M为整数。

9.根据权利要求8所述的半导体结构，其特征在于，所述着陆垫沿所述第二方向的长度与所述伪着陆垫沿所述第二方向的长度相等。

10.一种半导体结构的形成方法，其特征在于，包括：

于衬底的顶面上形成堆叠结构，所述堆叠结构包括沿第一方向间隔排布的多个存储层，所述存储层包括沿第二方向间隔排布的多个存储单元，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；形成多条信号线和多个着陆垫，多条所述信号线沿所述第一方向间隔排布，所述信号线沿所述第二方向延伸且与所述存储层中的多个所述存储单元电连接，所述着陆垫沿第三方向凸出设置于所述信号线且与所述信号线电连接，与相邻的两条所述信号线电连接的两个所述着陆垫在所述第二方向上间隔设置，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；

形成多条引线，所述引线沿所述第一方向延伸，且多条所述引线分别位于多个所述着陆垫上。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成多条信号线和多个着陆垫，包括：

于所述衬底的顶面上形成位于所述堆叠结构沿所述第三方向的一侧的初始叠层结构，所述初始叠层结构包括沿所述第一方向间隔排布的多个初始导电层，且多个所述初始导电层沿所述第二方向的长度相等，且多个所述初始导电层沿所述第三方向的宽度相等；

刻蚀所述初始叠层结构，形成第一叠层、以及位于所述第一叠层沿所述第三方向的端部的第二叠层，所述第一叠层包括沿所述第一方向间隔排布的多条所述信号线，所述第二叠层包括沿所述第一方向间隔排布的多个所述导电层，其中，刻蚀后保留的部分所述初始导电层作为所述信号线、以及位于所述信号线沿所述第三方向的一侧的另一部分作为所述导电层；

刻蚀所述导电层，形成所述着陆垫。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，刻蚀所述初始叠层结构，包括：

在所述初始叠层结构上形成掩膜层；

交替采用修整工艺修整所述掩膜层及采用刻蚀工艺刻蚀所述初始叠层结构中的所述初始导电层；刻蚀后得到的多个所述导电层沿所述第二方向的长度不相等，且较靠近所述衬底的所述导电层沿所述第二方向的长度大于较远离所述衬底的所述导电层沿所述第二方向的长度。

13.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述着陆垫，包括：

形成覆盖所述第二叠层的覆盖层；

刻蚀所述覆盖层和所述导电层，保留的至少部分所述导电层作为所述着陆垫。

14.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述着陆垫，包括：

刻蚀所述第二叠层中每一层的所述导电层，形成位于所述信号线沿所述第三方向的一侧的所述着陆垫和伪着陆垫，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫间隔设置。

15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述叠层结构包括N层所述初始导电层，其中，N为大于3的整数；形成位于所述信号线沿所述第三方向的一侧的所述着陆垫和伪着陆垫，包括：

刻蚀从下至上第N层和第N-1层的所述导电层，形成暴露第N-2层的所述导电层的第一沟槽、并形成与第N-1条的所述信号线电连接的所述着陆垫，第N层的所述导电层全部去除；

依次刻蚀第N层所述导电层下方的各个所述导电层，形成多个所述着陆垫和多个所述伪着陆垫，且第N条所述信号线下方的所述信号线中，与相邻的两条所述信号线电连接的两个所述着陆垫沿所述第二方向分布于所述第一沟槽的相对两侧，与同一条所述信号线电连接的所述着陆垫和所述伪着陆垫沿所述第二方向位于所述第一沟槽的相对两侧。

16.根据权利要求15所述的半导体结构的形成方法，其特征在于，依次刻蚀第N层所述导电层下方的各个所述导电层，包括：

以第N-2层的所述导电层作为第M层的导电层开始进行多次循环步骤，直至所述第一沟槽沿所述第一方向贯穿所述第二叠层，2＜M＜N且M为整数；所述循环步骤包括：

去除所述第一沟槽下方第M层的所述导电层、并去除所述第一沟槽沿所述第二方向两侧的部分第M层的所述导电层，形成与第M条的所述信号线电连接的所述着陆垫和所述伪着陆垫，所述第一沟槽暴露第M-1层的所述导电层；

形成覆盖已形成的所述着陆垫的保护层，并以第M-1层的所述导电层作为下一次循环步骤的第M层的导电层。

17.根据权利要求16所述的半导体结构的形成方法，其特征在于，形成与第M条的所述信号线电连接的所述着陆垫和所述伪着陆垫，还包括：

去除所述第一沟槽沿所述第二方向两侧的部分第M-1层的所述导电层，减小第M-1层的所述导电层沿所述第二方向的长度。

18.根据权利要求16所述的半导体结构的形成方法，其特征在于，形成多条引线，包括：

刻蚀所述保护层，形成暴露多个所述着陆垫的多个引线沟槽；

于所述引线沟槽内形成与多个所述着陆垫一一对应电连接的所述引线、并于第N条的所述信号线上形成与第N条的所述信号线电连接的顶层引线。

19.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述着陆垫，包括：

形成沿所述第一方向贯穿所述第二叠层的多个第二沟槽，多个所述第二沟槽将所述第二叠层分隔为沿所述第二方向间隔排布的多个子叠层，每个所述子叠层中位于最顶层的所述导电层作为一个所述着陆垫，每个所述子叠层中除最顶层的所述导电层之外的所述导电层作为伪着陆垫。

20.根据权利要求19所述的半导体结构的形成方法，其特征在于，形成沿所述第一方向贯穿所述第二叠层的多个第二沟槽，包括：

去除最顶层的所述导电层，形成第三沟槽；

沿所述第三沟槽向下刻蚀部分的所述第二叠层、并去除所述第三沟槽沿所述第二方向一侧的部分所述第二叠层，形成位于所述第三沟槽沿所述第二方向一侧的多个所述第二沟槽，多个所述第二沟槽将所述第二叠层沿所述第三沟槽的一侧分隔为多个子叠层；

沿所述第三沟槽继续向下刻蚀部分的所述第二叠层、并去除所述第三沟槽沿所述第二方向另一侧的部分所述第二叠层，形成沿所述第一方向贯穿所述第二叠层的所述第三沟槽、并形成位于所述第三沟槽沿所述第二方向另一侧的多个所述第二沟槽，多个所述第二沟槽将所述第二叠层沿所述第三沟槽的另一侧分隔为多个子叠层。