KR20210015422A - 반도체 메모리 장치 - Google Patents

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KR20210015422A
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disposed
mask pattern
memory device
semiconductor memory
opening holes
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KR1020190094230A
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오성래
김진호
박상우
성상현
정수남
최창운
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에스케이하이닉스 주식회사
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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 기판 상에 교대로 적층된 복수의 전극막들 및 복수의 층간절연막들을 포함하는 전극 구조체; 상기 전극 구조체 상에 배치되며 상기 연결 영역들에서 복수의 개구홀들을 구비하는 하드마스크 패턴; 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 각각 노출하는 복수의 컨택홀들;을 포함할 수 있다. 상기 개구홀들은 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행에 분산 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 제조 시간 및 제조 비용을 줄일 수 있고, 제조 공정 동안 발생되는 불량을 줄이어 수율 향상에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 전술한 반도체 메모리 장치의 제조방법을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 기판 상에 교대로 적층된 복수의 전극막들 및 복수의 층간절연막들을 포함하는 전극 구조체; 상기 전극 구조체 상에 배치되며 상기 연결 영역들에서 복수의 개구홀들을 구비하는 하드마스크 패턴; 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 각각 노출하는 복수의 컨택홀들;을 포함할 수 있다. 상기 개구홀들은 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행에 분산 배치될 수 있다.
상기 개구홀들 중에서 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들은 하나의 홀 그룹을 구성할 수 있다. 상기 하나의 홀 그룹에 포함된 상기 개구홀들은 상기 제1 방향을 따라서 연속적으로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 기판 상에 배치된 메모리 구조체;및 제2 기판 상에 배치되며 로직 회로를 포함하는 로직 구조체;를 포함할 수 있다. 상기 메모리 구조체는, 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 상기 제1 기판 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체; 상기 전극 구조체 상에 배치되며 상기 연결 영역들에서 복수의 개구홀들을 구비하는 하드마스크 패턴;및 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 각각 노출하는 복수의 컨택홀들;을 포함할 수 있다. 상기 개구홀들은 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행에 분산 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법은, 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 기판 상에 복수의 제1 물질막들과 복수의 제2 물질막들을 교대로 적층하여 적층체를 마련하는 단계; 상기 적층체 상에 상기 연결 영역들에서 복수의 개구홀들을 갖는 하드마스크 패턴을 형성하되, 상기 개구홀들을 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행들에 분산 배치하는 단계; 상기 개구홀들에 의해 노출된 상기 적층체의 상측에 복수의 컨택홀들을 형성하는 단계; 상기 적층체 상에 상기 복수의 행들의 하나를 노출하는 개구를 갖는 마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴 및 상기 마스크 패턴을 식각 마스크로 이용한 함몰 식각 공정으로 상기 적층체를 식각하여 상기 마스크 패턴에 의해 노출된 행에 배치된 컨택홀들의 깊이를 증가시키는 단계;및 트리밍 공정으로 상기 마스크 패턴의 개구 면적을 늘리어 상기 복수의 행들의 하나를 추가로 노출시키는 단계;를 포함할 수 있다. 상기 함몰 식각 공정과 상기 트리밍 공정이 번갈아 반복적으로 수행될 수 있다.
본 발명의 실시예들에 의하면, 반도체 메모리 장치의 제작에 사용되는 마스크의 개수를 줄일 수 있다. 따라서, 마스크 형성에 필요한 제조 단계들을 줄이어 공정을 단순화함으로써 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄일 수 있다.
본 발명의 실시예들에 의하면, 반도체 메모리 장치의 사이즈를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 평면도이다.
도 4는 도 3의 A-A'라인에 따른 단면도이다.
도 5 내지 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타낸 평면도들이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타낸 단면도들이다.
도 9a 내지 도 18a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 공정 단계별로 도시한 평면도들이다.
도 9b 내지 도 18b는 도 9a 내지 도 18a의 B-B'라인에 따른 단면도들이다.
도 14c 내지 도 16c는 도 14a 내지 도 16a의 C-C'라인에 따른 단면도들이다.
도 19a 내지 도 22a는 본 발명과 관련된 반도체 메모리 장치를 제조 공정 단계별로 도시한 평면도들이다.
도 19b 내지 도 22b는 도 19a 내지 도 22a의 D-D'라인에 따른 단면도들이다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 평면도이고, 도 4는 도 3의 A-A'라인에 따른 단면도이다.
도 3 내지 도 4를 참조하면, 기판(10) 또는 반도체 메모리 장치는 셀 영역들(CAR1,CAR2) 및 연결 영역들(CNR1-CNR8)을 포함할 수 있다. 셀 영역들(CAR1,CAR2)은 제1 방향(FD)을 따라서 배치되는 제1 셀 영역(CAR1) 및 제2 셀 영역(CAR2)을 포함할 수 있다. 연결 영역들(CNR1-CNR8)은 제1 셀 영역(CAR1)과 제2 셀 영역(CAR2) 사이에 배치될 수 있다. 연결 영역들(CNR1-CNR8)은 제1 방향(FD)을 따라서 배치되는 제1 내지 제8 연결 영역(CNR1-CNR8)을 포함할 수 있다. 제1 내지 제8 연결 영역(CNR1-CNR8)은 제1 셀 영역(CAR1)과 제2 셀 영역(CAR2) 사이에서 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다.
기판(10)은 예를 들어 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 다른 예로, 기판(10)은 절연 물질로 이루어질 수 있으며, 기판(10)은 단일막 또는 복수개의 박막들을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화막, 실리콘 질화막 또는 저유전막 등일 수 있다.
기판(10) 상에 전극 구조체들(ES)이 배치될 수 있다. 전극 구조체들(ES) 각각은 번갈아 적층된 복수의 전극막들(20) 및 복수의 층간절연막들(22)을 포함할 수 있다.
전극막들(20)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(22)은 실리콘 산화물을 포함할 수 있다.
전극막들(20)은 도 1을 참조로 하여 설명된 로우 라인들(RL)을 구성할 수 있다. 전극막들(20) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(20)은 워드 라인들을 구성할 수 있다.
제1,제2 셀 영역(CAR1,CAR2)에서 전극 구조체들(ES)을 관통하는 수직 채널들(CH)이 마련될 수 있다. 수직 채널들(CH)은 전극막들(20) 및 층간절연막들(22)을 관통하여 기판(10)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(30) 및 게이트절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(30)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 채널층(30)은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층(30)의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트절연층(32)은 채널층(30)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(32)은 도시하지 않았지만 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(20)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
전극 구조체들(ES)은 제1 방향(FD)으로 연장되는 라인 형태의 분리 패턴들(ISP)에 의해 분리될 수 있다. 전극 구조체들(ES) 각각은 서로 인접하는 한 쌍의 분리 패턴들(ISP) 사이에 배치될 수 있다. 분리 패턴(ISP)은 절연막을 포함할 수 있다. 분리 패턴(ISP)은 도전막 및 도전막과 전극 구조체(ES) 사이를 절연하는 측벽 절연막을 포함할 수 있다. 도전막은 기판(10)에 연결될 수 있다. 도전막은 공통 소스 라인(도 2의 CSL)을 구성할 수 있다.
전극 구조체들(ES)은 제1 방향(FD)으로 연장되며 제2 방향(SD)을 따라서 배치될 수 있다. 하나의 전극 구조체(ES) 및 이를 관통하는 수직 채널들(CH)은 하나의 메모리 블록(도 1의 BLK)을 구성할 수 있다. 전극 구조체(ES)가 제2 방향(SD)을 따라서 반복적으로 배치됨으로써 도 1에 도시된 메모리 셀 어레이(110)가 구성될 수 있다.
전극 구조체들(ES) 상에 하드마스크 패턴(HM)이 배치될 수 있다. 하드마스크 패턴(HM)은 수직 채널들(CH)에 의해 관통될 수 있다. 하드마스크 패턴(HM)은 분리 패턴들(ISP)에 의해 분리될 수 있다.
연결 영역들(CNR1-CNR8)에서 하드마스크 패턴(HM)에 복수의 개구홀들(OP)이 마련될 수 있다. 개구홀들(OP)은 제2 방향(SD)을 따라서 배치되는 복수의 행(R1-R4)에 분산 배치될 수 있다. 개구홀들(OP)은 복수의 홀 그룹들(GH)로 그룹핑(grouping)될 수 있다. 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들(OP)은 하나의 홀 그룹(GH)을 구성할 수 있다. 단일 홀 그룹(GH)에 포함된 개구홀들(OP)은 제1 방향(FD)을 따라서 일정한 피치를 갖고 연속적으로 배치될 수 있다. 홀 그룹들(GH)은 복수의 행들(R1-R4)에 분산 배치될 수 있다. 도 3 내지 도 4에 도시된 실시예는 8개의 홀 그룹들(GH)이 2개씩 4개의 행(R1-R4)에 분산 배치되는 경우를 나타낸다.
각 전극 구조체(ES) 상에서 홀 그룹들(GH)은 서로 다른 연결 영역에 배치될 수 있다. 전극 구조체(ES) 상에서 8개의 홀 그룹들(GH)이 제1 내지 제8 연결 영역(CNR1-CNR8)에 각각 배치될 수 있다. 본 실시에에서는, 단일 연결 영역에서 전극 구조체(ES) 상에 하나의 홀 그룹(GH)이 배치되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 단일 연결 영역에서 전극 구조체(ES) 상에 두 개 이상의 홀 그룹(GH)이 배치될 수도 있다. 이러한 구조는 도 5를 참조로 하는 이하의 설명을 통해서 보다 명백해질 것이다.
본 실시예에서는, 홀 그룹들(GH)이 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향을 따라서 배치되는 경우를 나타내나, 본 발명은 이에 한정되는 것은 아니다. 홀 그룹들(GH)의 배치 형태는 다양하게 변경 가능하다.
개구홀들(OP) 하부의 전극 구조체(ES)에 전극막들(20)을 노출하는 컨택홀들(H)이 마련될 수 있다. 컨택홀들(H)은 하드마스크 패턴(HM)을 식각 마스크로 이용하여 형성될 수 있다. 평면적인 관점에서, 컨택홀들(H)은 하드마스크 패턴(HM)의 개구홀들(OP)과 동일한 형태를 가질 수 있다. 전극들(20) 각각은 적어도 하나의 컨택홀(H)에 의해 노출되는 패드 영역(LP)을 가질 수 있다.
동일 홀 그룹(GH)에 포함된 개구홀들(OP) 하부의 컨택홀들(H)은 서로 다른 깊이를 가질 수 있다. 동일 홀 그룹(GH)에 포함된 개구홀들(OP) 하부의 컨택홀들(H)은 제1 깊이(d1)만큼의 차이를 갖고 순차적으로 깊어 질 수 있다. 제1 깊이(d1)는 전극막들(20)의 수직적 피치(vertical pitch)에 해당하는 크기를 가질 수 있다. 전극막들(20)의 수직적 피치는 전극막들(20)의 하나의 두께와 층간절연막들(22)의 하나의 두께의 합으로 정의될 수 있다. 서로 다른 홀 그룹(GH)에 포함된 개구홀들(OP) 하부에 배치되는 컨택홀들(H)의 깊이는 서로 다를 수 있다. 예를 들어, 제5 내지 제8 연결 영역들(CNR5-CNR8)에 배치된 컨택홀들(H)의 깊이는 제1 내지 제4 연결 영역들(CNR1-CNR4)에 배치된 컨택홀들(H)의 깊이보다 클 수 있다. 제1 내지 제4 연결 영역들(CNR1-CNR4)에서 컨택홀들(H)의 깊이는 행 번호(R#)가 증가할수록 커질 수 있다. 제5 내지 제8 연결 영역들(CNR5-CNR8)에서 컨택홀들(H)의 깊이는 행 번호(R#)가 증가할수록 커질 수 있다.
도 5 내지 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 도시한 평면도들이다.
도 5를 참조하면, 연결 영역들(CNR1-CNR4) 각각에서 하나의 전극 구조체(ES) 상에 2개의 홀 그룹들(GH)이 배치될 수 있다. 예를 들어, 제1 연결 영역(CNR1)에서 전극 구조체(ES) 상에 제1 행(R1)의 홀 그룹(GH) 및 제2 행(R2)의 홀 그룹(GH)이 배치될 수 있다. 제2 연결 영역(CNR2)에서 전극 구조체(ES) 상에 제3 행(R3)의 홀 그룹(GH) 및 제4 행(R4)의 홀 그룹(GH)이 배치될 수 있다.
비록, 도 5를 참조로 하는 실시예는 각 연결 영역들(CNR1-CNR4)에서 전극 구조체(ES) 상에 홀 그룹(GH)이 2개씩 배치되는 경우를 나타내나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 본 발명은 연결 영역들(CNR1-CNR4)의 적어도 하나에서 전극 구조체(ES) 상에 2개 또는 그 이상의 홀 그룹들(GH)이 배치되는 모든 경우를 포함할 수 있다.
전술한 바와 같이, 컨택홀들(H)은 전극막들(20)의 패드 영역들(LP)을 정의할 수 있다. 컨택홀들(H)은 평면적인 관점에서 하드마스크 패턴(HM)의 개구홀들(OP)과 동일한 형태를 가지며, 하드마스크 패턴(HM)의 개구홀들(OP)은 복수의 홀 그룹들(GH)로 그룹핑되어 배치될 수 있다. 따라서, 패드 영역들(LP)을 정의하는데 필요한 면적을 줄이기 위해서는 홀 그룹들(GH)이 배치되는 영역의 면적을 줄어야 할 것이다. 본 실시예에 의하면, 연결 영역들(CNR1-CNR4) 각각에 2개 또는 그 이상의 홀 그룹들(GH)이 배치된다. 따라서, 홀 그룹들(GH)의 배치에 필요한 연결 영역의 수가 감소되어 반도체 메모리 장치의 제1 방향(FD) 길이를 줄이어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 6을 참조하면, 복수의 셀 영역들(CAR1-CAR5)과 복수의 연결 영역들(CNR1-CNR4)이 제1 방향(FD)을 따라서 교대로 배치될 수 있다. 셀 영역들(CAR1-CAR5)은 제1 내지 제5 셀 영역을 포함할 수 있고, 연결 영역들(CNR1-CNR4)은 제1 내지 제4 연결 영역을 포함할 수 있다.
도시하지 않았지만, 컨택홀들(H)에 컨택 플러그들이 형성되어 전극막들(도 4의 20)에 연결될 수 있다. 컨택 플러그들은 배선들을 통해서 패스 트랜지스터들에 연결될 수 있으며, 이에 따라 전극막들과 패스 트랜지스터들 간을 연결하는 전기적 경로가 구성될 수 있다. 전극막은 컨택 플러그 및 배선에 의해 구성되는 전기적 경로를 통해서 패스 트랜지스터로부터 동작 전압을 제공받을 수 있다.
PUC(Peri Under Cell) 또는 POC(Peri Over Cell) 구조에서 패스 트랜지스터들은 기판(10) 및 전극 구조체(ES)의 하부 또는 상부에 배치될 수 있다. 패스 트랜지스터들을 통해 전달되는 동작 전압들은 고전압일 수 있다. 고전압을 전달하기 위하여 패스 트랜지스터들은 고내압의 특성을 갖도록 일정 사이즈 이상으로 제작될 수 있다. 패스 트랜지스터의 사이즈로 인하여 모든 패스 트랜지스터들을 연결 영역들 내에 배치하는 것이 불가능할 수 있으며, 셀 영역에도 패스 트랜지스터들이 배치될 수 있다.
반도체 메모리 장치의 집적도가 증가함에 따라서 전극막들(20)의 개수 및 전극막들(20)에 동작 전압을 전달하는 패스 트랜지스터들의 개수가 증가하고 있다. 이에 따라, 연결 영역들로부터 멀리 떨어진 셀 영역에도 패스 트랜지스터가 배치될 수 있다.
패스 트랜지스터가 연결 영역들 내부에 배치되거나 연결 영역들에 인접하여 배치되는 경우에는 패스 트랜지스터와 전극막 사이를 연결하는 배선을 짧은 길이로 구성할 수 있다. 한편, 패스 트랜지스터가 연결 영역들과 멀리 떨어져서 배치되는 경우에는 패스 트랜지스터와 전극막 간을 연결하는 배선은 긴 길이를 갖게 될 것이다. 이러한 배선 길이의 차이는 동작 전압 전달 속도의 편차를 초래하며 이에 따라서 반도체 메모리 장치의 동작 특성이 열화될 수 있다. 또한, 다른 배선을 피해서 긴 길이의 배선을 설계 및 제작하는 것은 용이하지 않다.
본 실시예에 의하면, 연결 영역들(CNR1-CNR4)이 연속적으로 배치되지 않고 셀 영역들(CAR1-CAR5) 사이 사이에 분산 배치되므로, 특정 연결 영역에 위치하는 컨택들을 통해서 전극막들(20)에 연결되는 패스 트랜지스터들을 해당 연결 영역 및 이에 인접한 셀 영역들에 배치하는 것이 가능하여 패스 트랜지스터와 전극막들 간을 연결하는 배선의 길이를 단축시킬 수 있고, 배선들의 길이 편차를 줄일 수 있다. 따라서, 배선 길이 차이에 따른 동작 전압 전달 속도의 편차를 줄이어 반도체 메모리 장치의 동작 특성을 개선할 수 있고, 배선 설계 및 제작을 용이하게 할 수 있다.
도 7을 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(P)가 메모리 구조체(C) 하부에 배치될 수 있다.
메모리 구조체(C)는 제1 기판(10) 상에 배치될 수 있다. 로직 구조체(P)는 제2 기판(11) 상에 배치될 수 있다. 제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제1 기판(10)은 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 제2 기판(11)과 달리, 제1 기판(10)은 로직 구조체(PERI) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
메모리 구조체(C)는 도 3 내지 도 6을 참조로 하여 설명된 바와 같이, 제1 기판(10) 상에 배치된 전극 구조체(ES), 전극 구조체(ES)를 관통하는 수직 채널들(CH) 및 하드마스크 패턴(HM)을 포함할 수 있다. 하드마스크 패턴(HM)에는 도 3 내지 도 6을 참조로 하여 설명된 개구홀들(OP)이 마련될 수 있다. 전극 구조체(ES)에는 도 3 내지 도 6을 참조로 하여 설명된 컨택홀들(H)이 마련될 수 있다.
제1 기판(10) 상에 절연막(40)이 배치되어 전극 구조체(ES) 및 하드마스크막(HM)의 상부면 및 측면을 덮고, 수직 채널들(CH)의 측면을 덮을 수 있다. 절연막(40) 상에 절연막(42)이 배치되어 수직 채널들(CH)의 상부면을 덮을 수 있다. 절연막들(40,42)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
절연막(42) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 복수로 제공될 수 있다. 비트 라인(BL)의 하부에는 절연막(42)을 관통하는 비트 라인 컨택(BLC)이 배치되어 비트 라인(BL)과 수직 채널(CH)의 채널층(30) 간을 연결할 수 있다.
절연막(42) 상에 복수의 배선들(W1)이 배치될 수 있다 배선들(W1) 하부에는 절연막들(42,40)을 관통하는 컨택들(CNT)이 배치될 수 있다. 컨택들(CNT)은 컨택홀들(H)에 의해 노출되는 전극막들(20)의 패드 영역들에 각각 연결될 수 있다.
로직 구조체(P)는 로직 회로(50), 절연막(60) 및 배선들(70)을 포함할 수 있다. 로직 회로(50)는 소자분리막(11A)에 의해 정의된 제2 기판(11)의 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(50)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(50)는 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 구성할 수 있다.
절연막(60)은 제2 기판(11) 상에 배치되어 로직 회로(50)를 덮을 수 있다. 절연막(60)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
배선들(70)은 절연막(60) 내부에 배치될 수 있다. 배선들(70)은 수직적으로 서로 다른 위치에 있는 복수의 배선층들에 배치될 수 있다. 제1 절연막(60)을 관통하는 컨택들(72)이 형성되어 로직 회로(50)와 배선들(70) 사이 및 서로 다른 배선층에 배치된 배선들(70) 사이를 연결할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 즉, 로직 구조체(P)가 메모리 구조체(C)의 상부에 배치될 수 있다.
메모리 구조체(C)와 로직 구조체(P)는 서로 다른 기판 상에서 제작된 후에 본딩될 수 있다. 메모리 구조체(C)는 제1 기판(10) 상에 제작될 수 있다. 로직 구조체(P)를 제2 기판(11) 상에 제작될 수 있다. 제1 기판(10) 및 제2 기판(11)은 서로 동일한 물질로 구성될 수 있다. 제1 기판(10) 및 제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
절연막(42) 상에 절연막(44)이 마련되어 비트 라인들(BL) 및 배선들(W1)을 덮을 수 있다. 절연막(44) 상에 수직 비아들(Vd)을 통해서 비트 라인들(BL) 및 배선들(W1)에 각각 연결되는 제1 패드들(PAD1)이 마련될 수 있다. 절연막(44) 상에 절연막(46)이 마련되어 제1 패드들(PAD1)의 측면을 덮고 상부면을 노출할 수 있다. 절연막(46) 및 제1 패드들(PAD1)은 메모리 구조체(C)의 일측면을 구성할 수 있다.
로직 구조체(P)의 절연막(60) 상에 제2 패드들(PAD2)이 마련될 수 있다. 제2 패드들(PAD2)은 메모리 구조체(C)의 제1 패드들(PAD1)에 각각 대응할 수 있다. 제2 패드들(PAD2)은 수직 비아들(Ve)을 통해 배선들(70)에 연결될 수 있다. 절연막(60) 상에 절연막(62)이 마련되어 제2 패드들(PAD2)의 측면을 덮고 상부면을 노출할 수 있다. 절연막(62) 및 제2 패드들(PAD2)은 로직 구조체(P)의 일측면을 구성할 수 있다.
메모리 구조체(C)의 일측면 상에 제1 로직 구조체(P)의 일측면이 본딩되고 제1 패드들(PAD1)과 제2 패드들(PAD2)이 서로 연결될 수 있다. 이에 따라, 메모리 구조체(C)와 로직 구조체(P) 사이를 연결하는 전기적 경로가 구성될 수 있다.
도 9a 내지 도 18a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 단계별로 도시한 평면도들이고, 도 9b 내지 도 18b는 도 9a 내지 도 18a의 B-B'라인에 따른 단면도들이고, 도 14c 내지 도 16c는 도 14a 내지 도 16a의 C-C'라인에 따른 단면도들이다.
도 9a 내지 도 9b를 참조하면, 제1 방향(FD)을 따라서 셀 영역들(CAR1,CAR2) 및 연결 영역들(CNR1-CNR8)이 정의된 기판(10) 상에 제1 물질막들(22)과 제2 물질막들(24)이 교대로 적층되어 적층체(ML)가 형성될 수 있다.
제1 물질막들(22)과 제2 물질막들(24)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(22)은 층간절연막용 절연물질로 형성될 수 있고, 제2 물질막들(24)은 희생막으로서 이용되며 제1 물질막들(22)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(22)은 실리콘 산화물로 형성될 수 있다. 제2 물질막들(24)은 실리콘 질화물로 형성될 수 있다.
그 다음, 적층체(ML) 상에 복수의 개구홀들(OP)을 갖는 하드마스크 패턴(HM)이 형성될 수 있다. 하드마스크 패턴(HM)은 제1.제2 물질막들(22,24)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 하드마스크 패턴(HM)은 금속으로 형성될 수 있다.
개구홀들(OP)은 제2 방향(SD)을 따라서 정의되는 복수의 행(R1-R4)에 분산 배치될 수 있다. 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들(OP)은 하나의 홀 그룹(GH)을 구성할 수 있다. 단일 홀 그룹(GH)에 포함된 개구홀들(OP)은 제1 방향(FD)을 따라서 일정한 피치를 갖고 연속적으로 배치될 수 있다.
하드마스크 패턴(HM)은 복수의 홀 그룹들(GH)을 포함할 수 있다. 홀 그룹들(GH)은 제2 방향(SD)을 따라서 배열되는 복수의 행들(R1-R4)에 분산 배치될 수 있다. 도 9a 내지 도 18a은 2개의 전극 구조체들이 형성되는 영역을 도시한 것으로, 전극 구조체 형성 영역마다 4개의 행들(R1-R4)이 정의될 수 있다. 본 실시예는 8개의 홀 그룹들(GH)이 4개의 행들(R1-R4) 각각에 2개씩 배치되는 경우를 나타낸다.
도 10a 내지 도 10b를 참조하면, 하드마스크 패턴(HM) 상에 마스크 패턴(PRS1)이 형성될 수 있다. 마스크 패턴(PRS1)에 의해서 홀 그룹들(GH) 각각에 포함된 개구홀들(OP)의 하나가 노출될 수 있다.
그 다음, 마스크 패턴(PRS1) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 제1 단위 식각 공정이 수행될 수 있다. 제1 단위 식각 공정의 식각 깊이는 제1 깊이(d1)일 수 있으며, 이는 제2 물질막들(24)의 수직적 피치와 동일할 수 있다. 제2 물질막들(24)의 수직적 피치는 제2 물질막들(24)의 하나의 두께와 제1 물질막들(22)의 하나의 두께의 합으로 정의될 수 있다.
제1 단위 식각 공정에 의해서 적층체(ML)에 제1 컨택홀들(H1)이 형성될 수 있다. 마스크 패턴(PRS1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 단위 식각 공정 이후에 제거될 수 있다.
도 11a 내지 도 11b를 참조하면, 하드마스크 패턴(HM) 상에 마스크 패턴(PRS2)이 형성될 수 있다. 마스크 패턴(PRS2)에 의해서 홀 그룹들(GH) 각각에 포함된 개구홀들(OP)이 2개씩 노출될 수 있다. 예컨대, 각각의 홀 그룹들(GH)에서 제1 컨택홀(H1)과 중첩된 개구홀(OP)과 이에 인접한 개구홀(OP)이 노출될 수 있다.
그 다음, 마스크 패턴(PRS2) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 제2 단위 식각 공정이 수행될 수 있다. 제2 단위 식각 공정의 식각 깊이는 제1 깊이(d1)일 수 있다. 제2 단위 식각 공정에 의해서 적층체(ML)에 제2 컨택홀들(H2)이 형성되고, 제1 컨택홀들(H1)의 깊이가 깊어질 수 있다. 마스크 패턴(PRS2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제2 단위 식각 공정 이후에 제거될 수 있다.
도 12a 내지 도 12b를 참조하면, 하드마스크 패턴(HM) 상에 마스크 패턴(PRS3)이 형성될 수 있다. 마스크 패턴(PRS3)에 의해서 홀 그룹들(GH) 각각에 포함된 개구홀들(OP)이 3개씩 노출될 수 있다. 예컨대, 제1,제2 컨택홀(H1,H2)과 중첩된 개구홀들(OP) 및 이들과 인접한 개구홀(OP)이 노출될 수 있다.
그 다음, 마스크 패턴(PRS3) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 제3 단위 식각 공정이 수행될 수 있다. 제3 단위 식각 공정의 식각 깊이는 제1 깊이(d1)일 수 있다. 제3 단위 식각 공정에 의해서 적층체(ML)에 제3 컨택홀들(H3)이 형성되고, 제1 컨택홀들(H1) 및 제2 컨택홀들(H2)의 깊이가 깊어질 수 있다. 마스크 패턴(PRS3)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제3 단위 식각 공정 이후에 제거될 수 있다.
도 13a 내지 도 13b를 참조하면, 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 제4 단위 식각 공정이 수행될 수 있다. 제4 단위 식각 공정의 식각 깊이는 제1 깊이(d1)와 동일할 수 있다. 제4 단위 식각 공정에 의해서 적층체(ML)에 제4 컨택홀들(H4)이 형성되고, 제1 내지 제3 컨택홀들(H1-H3)의 깊이가 깊어질 수 있다.
이상의 공정을 통해서, 적층체(ML)에 컨택홀들(H1-H4)이 마련될 수 있다. 하드마스크 패턴(HM)을 식각 마스크로 이용한 식각 공정에 의해서 컨택홀들(H1-H4)이 형성되므로, 평면적 관점에서 컨택홀들(H1-H4)은 하드마스크 패턴(HM)의 개구홀들(OP)와 실질적으로 동일한 형태를 가질 수 있다.
도 14a 내지 도 14c를 참조하면, 적층체(ML) 상에 제4 행(R4)을 노출하는 개구를 갖는 마스크 패턴(PR1)이 형성될 수 있다. 마스크 패턴(PR1)에 의해서 제4 행(R4)에 배치된 홀 그룹들(GH)이 노출될 수 있다.
마스크 패턴(PR1) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 함몰 식각 공정이 수행될 수 있다. 함몰 식각 공정의 식각 깊이는 제2 깊이(d2)일 수 있다. 제2 깊이(d2)는 제1 깊이(d1)보다 클 수 있다. 제2 깊이(d2)는 제2 물질막들(24)의 수직적 피치(d1)의 K(여기서, K는 2 이상의 자연수)배일 수 있다. 본 실시예는 제2 깊이(d2)가 d1의 4배에 해당하는 경우를 나타낸다. 함몰 식각 공정에 의해서 제4 행(R4)에 배치된 컨택홀들(H1-H4)의 깊이가 제2 깊이(d2)만큼 깊어질 수 있다.
도 15a 내지 도 15c를 참조하면, 마스크 패턴(PR1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 마스크 패턴(PR1)에 대해서 등방성 식각 공정이 수행될 수 있다. 트리밍 공정은 마스크 패턴(PR1)을 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이에 따라, 마스크 패턴(PR1)의 높이 및 폭이 줄어들 수 있고, 마스크 패턴(PR1)의 폭이 감소함으로 인하여 개구의 폭이 넓어지게 되어 제3 행(R3)에 배치된 홀 그룹들(GH)이 노출될 수 있다.
앞서 도 14a 내지 도 15c를 참조로 하여 설명한 단계들은 하나의 사이클을 구성할 수 있다. 즉, 상기 사이클은 마스크 패턴(PR1) 및 하드마스크 패턴(HM)을 식각 마스크로 사용하여 마스크 패턴(PR1) 및 하드마스크 패턴(HM)에 의해 노출된 개구홀들(OP) 하부의 적층체(ML)를 제2 깊이(d2)만큼 식각하는 함몰 식각 공정과, 하나의 행이 추가적으로 노출되도록 마스크 패턴(PR1)의 폭을 줄이는 트리밍 공정을 포함할 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 사이클은 N회(N은 2 이상의 자연수) 반복될 수 있다. 본 실시예는 N이 3회인 경우를 나타낸다. N회의 사이클이 수행되는 동안에, 제4 행(R4)에서는 N번의 함몰 식각 공정이 이루어질 수 있다. 행 번호(R#)가 작아질수록 함몰 식각 공정의 실시 횟수가 감소할 수 있으며 제1 행(R1)에서는 함몰 식각 공정이 실시되지 않을 수 있다.
도 17a 내지 도 17b를 참조하면, 적층체(ML) 및 하드마스크 패턴(HM) 상에 마스크 패턴(PR2)이 형성될 수 있다. 마스크 패턴(PR2)에 의해서 연결 영역들(CNR1-CNR8)의 일부가 노출될 수 있다. 예컨대, 제5 내지 제8 연결 영역 (CNR5-CNR8)이 마스크 패턴(PR2)에 의해 노출될 수 있다.
마스크 패턴(PR2) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 함몰 식각 공정이 수행될 수 있다. 함몰 식각 공정의 식각 깊이는 제3 깊이(d3)를 가질 수 있다. 제3 깊이(d3)는 제2 물질막들(24)의 수직적 피치(d1)의 M(여기서, M는 2 이상의 자연수)배일 수 있다. 제3 깊이(d3)는 제2 깊이(d2)보다 클 수 있다.
제2 함몰 식각 공정에 의해서 제5 내지 제8 연결 영역(CNR5-CNR8)에서 컨택홀들(H1-H4)의 깊이가 증가될 수 있다. 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 함몰 식각 공정 이후에 제거될 수 있다.
도 18a 내지 도 18b를 참조하면, 기판(10) 상에 절연막(40)이 형성되어 적층체(ML)를 덮을 수 있다. 절연막(40)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다. 그 다음, 셀 영역들(CAR1,CAR2)에 절연막(40) 및 적층체(ML)를 수직적으로 관통하는 수직 채널들(CH)이 형성될 수 있다.
그 다음, 사진 식각 공정으로 절연막(40), 하드마스크 패턴(HM) 및 적층체(ML)에 슬릿(SI)이 형성될 수 있다. 슬릿(SI)은 제1 방향(FD)으로 연장될 수 있다. 슬릿(SI)은 절연막(40), 하드마스크 패턴(HM) 및 적층체(ML)를 분할할 수 있다.
도시하지 않았지만, 슬릿(SI)을 통해서 식각액을 주입하여 희생막으로 사용된 제2 물질막들(24)을 제거하고, 제2 물질막들(24)의 제거로 형성된 공간에 도전 물질을 채워 넣어 전극막들(도 4의 20)을 형성할 수 있다. 이에 따라, 제2 물질막들(24)이 전극막들(20)로 치환될 수 있다. 그 다음, 슬릿(SI) 내에 분리 패턴(도 4의 ISP)를 형성하여 도 3 내지 도 4에 도시된 구조의 반도체 메모리 장치가 형성될 수 있다.
도 19a 내지 22a는 본 발명과 관련된 반도체 메모리 장치를 제조 공정 단계별로 도시한 나타낸 평면도들이고, 도 19b 내지 도 22b는 도 19a 내지 22a의 D-D'라인에 따른 단면도들이다.
도 19a 및 도 19b를 참조하면, 적층체(ML) 상에 복수의 개구홀들(OP)을 갖는 하드마스크 패턴(HM)이 형성될 수 있다.
연결 영역들(CNR1-CNR8)에서 개구홀들(OP)은 제1 방향(FD)을 따라서 하나의 행에 연속적으로 배치될 수 있다. 도면에 도시된 실시예는 인접한 2개의 전극 구조체들이 형성되는 영역들을 나타낸 것으로, 개구홀들(OP)의 행은 전극 구조체가 형성되는 영역마다 하나씩 제공될 수 있다. 그 다음, 앞서 도 10a 내지 도 13b를 참조로 하여 설명된 단위 식각 공정들을 통해서 적층체(ML)에 컨택홀들(H)이 형성될 수 있다.
도 20a 내지 도 20b를 참조하면, 하드마스크 패턴(HM) 및 적층체(HM) 상에 마스크 패턴(PR1')이 형성될 수 있다. 마스크 패턴(PR1')은 연결 영역들(CNR1-CNR8)의 일부, 예컨대 제2,제4,제6,제8 연결 영역(CNR2,CNR4,CNR6,CNR8)을 노출할 수 있다. 그 다음, 마스크 패턴(PR1') 및 하드마스크 패턴(HM)을 식각 마스크로 이용한 함몰 식각 공정으로 제2,제4,제6,제8 연결 영역(CNR2,CNR4,CNR6,CNR8)에서 개구홀들(OP) 하부의 적층체(ML)가 제2 깊이(d2)만큼 식각될 수 있다.
상기 함몰 식각 공정에 의하여 제2,제4,제6,제8 연결 영역(CNR2,CNR4,CNR6,CNR8)의 컨택홀들(H)은 제2 깊이(d2)만큼 깊어질 수 있다. 마스크 패턴(PR1')은 제1 함몰 식각 공정 이후에 제거될 수 있다.
도 21a 및 도 21b를 참조하면, 하드마스크 패턴(HM) 및 적층체(HM) 상에 마스크 패턴(PR2')이 형성될 수 있다. 마스크 패턴(PR2')의 개구 영역은 도 20a 및 도 20b에 도시된 공정에서 사용된 마스크 패턴(PR1')의 개구 영역과 다를 수 있다. 마스크 패턴(PR2')은 예컨대 제3,제4,제7,제8 연결 영역(CNR3,CNR4,CNR7,CNR8)을 노출할 수 있다. 그 다음, 마스크 패턴(PR2') 및 하드마스크 패턴(HM)을 식각 마스크로 이용한 함몰 식각 공정으로 제3,제4,제7,제8 연결 영역(CNR3,CNR4,CNR7,CNR8)에서 개구홀들(OP) 하부의 적층체(ML)가 제2 깊이(d2)만큼 식각될 수 있다. 함몰 식각 공정에 의하여 제3,제4,제7,제8 연결 영역(CNR3,CNR4,CNR7,CNR8)의 컨택홀들(H1-H4)은 제2 깊이(d2) 만큼 깊어질 수 있다. 마스크 패턴(PR7)은 함몰 식각 공정 이후에 제거될 수 있다.
도 22a 및 도 22b를 참조하면, 하드마스크 패턴(HM) 및 적층체(HM) 상에 마스크 패턴(PR3')이 형성될 수 있다. 마스크 패턴(PR3')의 개구 영역은 도 20a 및 도 21b에 도시된 공정에서 사용된 마스크 패턴들(PR1',PR2')의 개구 영역과 다를 수 있다. 마스크 패턴(PR3')은 예컨대 제5 내지 제8 연결 영역(CNR5-CNR8)을 노출할 수 있다. 그 다음, 마스크 패턴(PR3') 및 하드마스크 패턴(HM)을 식각 마스크로 이용한 함몰 식각 공정으로 제5 내지 제8 연결 영역(CNR5-CNR8)에서 개구홀들(OP) 하부의 적층체(ML)가 제3 깊이(d3)만큼 식각될 수 있다. 제3 깊이(d3)는 제2 깊이(d2)보다 클 수 있다. 함몰 식각 공정에 의하여 제4 내지 제8 연결 영역(CNR4-CNR8)의 컨택홀들(H1-H4)은 제3 깊이(d3)만큼 깊어질 수 있다. 마스크 패턴(PR3')은 함몰 식각 공정 이후에 제거될 수 있다.
전술한 바와 같이, 전극막들(도 4의 20)에 패드 영역(도 3의 LP)을 정의하기 위하여, 적층체(ML) 상부에 컨택홀들(H,H1-H4)을 형성하고, 함몰 식각 공정들을 통해서 컨택홀들(H)의 깊이를 늘리는 방식이 사용되고 있다.
도 19a 내지 도 22b를 참조로 하여 설명된 바와 같이, 연결 영역들(CNR1-CNR8)에서 하드마스크 패턴(HM)의 개구홀들(OP)이 제1 방향(FD)을 따라서 일렬로 배치되는 경우 함몰 식각 공정들 수행시에 각 식각 공정마다 새로운 마스크 패턴을 형성해야 할 것이다. 도 19a 내지 도 22b에서는 함몰 식각 공정들에서 3개의 마스크 패턴(PR1',PR2',PR3')이 사용되었다.
본 실시예에 의하면, 연결 영역들(CNR1-CNR8)에서 하드마스크 패턴(HM)의 개구홀들(OP)을 일렬로 배치되지 않고 복수의 행(R1-R4)에 분산 배치함으로써 트리밍 공정만으로 마스크 패턴이 노출하는 영역을 변화시킬 수 있다. 따라서, 하나의 마스크 패턴을 이용하여 여러 번의 함몰 식각 공정을 수행하는 것이 가능하다. 도 14a 내지 도 17b에 도시된 실시예에서는, 함몰 식각 공정들에서 2개의 마스크 패턴(PR1,PR2)이 사용되었다.
시장 요인의 결과로서 구매자들은 반도체 메모리 장치의 가격에 매우 민감하다. 제조 공정에 있어서 제조 단계들의 수를 줄이는 것은 제조 시간 및 제조 비용을 줄이는데 있어서 매우 중요한 요인이다. 그리고, 제조 단계들을 줄이어 공정을 단순화함으로써 제조 공정 동안에 생성되는 불량을 줄일 수 있다.
본 실시예들에 의하면, 패드 영역들(LP)을 정의하는 컨택홀들(H, H1-H4)을 형성하는 공정에서 사용되는 마스크 패턴의 개수를 줄일 수 있다. 따라서, 마스크 패턴을 형성하는데 필요한 제조 단계들을 생략할 수 있으며, 이에 따라 제조 시간 및 제조 비용을 줄일 수 있고, 제조 공정 동안 발생되는 불량을 줄이어 수율 향상에 기여할 수 있다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 24를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 기판 상에 교대로 적층된 복수의 전극막들 및 복수의 층간절연막들을 포함하는 전극 구조체;
    상기 전극 구조체 상에 배치되며 상기 연결 영역들에서 복수의 개구홀들을 구비하는 하드마스크 패턴;
    상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 각각 노출하는 복수의 컨택홀들;을 포함하며,
    상기 개구홀들은 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행에 분산 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 개구홀들 중에서 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들은 하나의 홀 그룹을 구성하며,
    상기 하나의 홀 그룹에 포함된 상기 개구홀들은 상기 제1 방향을 따라서 연속적으로 배치되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 동일한 홀 그룹의 개구홀들 하부에 배치된 컨택홀들은 제1 깊이 만큼의 차이를 갖고 순차적으로 깊어지며,
    상기 제1 깊이는 상기 전극막들의 수직적 피치와 동일한 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 연결 영역들 중 적어도 하나에 복수의 홀 그룹이 배치되는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 셀 영역들은 상기 제1 방향을 따라서 배치되는 제1 셀 영역 및 제2 셀 영역을 포함하고,
    상기 연결 영역들은 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치되는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 연결 영역들과 상기 셀 영역들은 상기 제1 방향을 따라서 교대로 배치되는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 셀 영역들에서 상기 전극 구조체를 관통하여 상기 기판에 연결되는 복수의 수직 채널들을 더 포함하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 하드마스크 패턴은 상기 수직 채널들에 의해 관통되는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 전극 구조체의 양측에 배치되는 분리 패턴들을 포함하며, 상기 하드마스크 패턴은 상기 분리 패턴에 의해 분리되는 반도체 메모리 장치.
  10. 제1 기판 상에 배치된 메모리 구조체;및
    제2 기판 상에 배치되며 로직 회로를 포함하는 로직 구조체;를 포함하며,
    상기 메모리 구조체는,
    제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 상기 제1 기판 상에 교대로 적층된 복수의 전극막들 및 복수의 층간절연막들을 포함하는 전극 구조체;
    상기 전극 구조체 상에 배치되며 상기 연결 영역들에서 복수의 개구홀들을 구비하는 하드마스크 패턴;및
    상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 각각 노출하는 복수의 컨택홀들;을 포함하며,
    상기 개구홀들은 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행에 분산 배치되는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 로직 구조체 상에 상기 제1 기판이 배치되는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 메모리 구조체는 일측면에 상기 컨택홀들에 배치되는 컨택들을 통해서 상기 전극막들에 연결되는 복수의 제1 패드들을 포함하고,
    상기 로직 구조체는 일측면에 상기 로직 회로에 연결되는 복수의 제2 패드들을 포함하고,
    상기 메모리 구조체의 일측면 상에 상기 로직 구조체의 일측면이 본딩되고 상기 제1 패드들과 상기 제2 패드들이 서로 연결되는 반도체 메모리 장치.
  13. 제10 항에 있어서, 상기 개구홀들 중에서 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들은 하나의 홀 그룹을 구성하며,
    상기 하나의 홀 그룹에 포함된 상기 개구홀들은 상기 제1 방향을 따라서 연속적으로 배치되는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 동일한 홀 그룹에 포함된 개구홀들의 아래에 위치하는 컨택홀들은 제1 깊이만큼의 차이를 갖고 순차적으로 깊어지며,
    상기 제1 깊이는 상기 전극막들의 수직적 피치와 동일한 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 연결 영역들 중 적어도 하나에 복수의 홀 그룹이 배치되는 반도체 메모리 장치.
  16. 제1 방향을 따라서 복수의 셀 영역들 및 복수의 연결 영역들이 정의된 기판 상에 복수의 제1 물질막들과 복수의 제2 물질막들을 교대로 적층하여 적층체를 마련하는 단계;
    상기 적층체 상에 상기 연결 영역들에서 복수의 개구홀들을 갖는 하드마스크 패턴을 형성하되, 상기 개구홀들을 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 행들에 분산 배치하는 단계;
    상기 개구홀들에 의해 노출된 상기 적층체의 상부측에 복수의 컨택홀들을 형성하는 단계;
    상기 적층체 상에 상기 복수의 행들의 하나를 노출하는 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴 및 상기 마스크 패턴을 식각 마스크로 이용한 함몰 식각 공정으로 상기 적층체를 식각하여 상기 마스크 패턴에 의해 노출된 행에 배치된 컨택홀들의 깊이를 증가시키는 단계;및
    트리밍 공정으로 상기 마스크 패턴의 개구 면적을 늘리어 상기 복수의 행들의 하나를 추가로 노출시키는 단계;를 포함하며,
    상기 함몰 식각 공정과 상기 트리밍 공정이 번갈아 반복적으로 수행되는 반도체 메모리 장치의 제조방법.
  17. 제16 항에 있어서, 상기 개구홀들 중에서 서로 동일한 연결 영역에 배치되고 서로 동일한 행에 배치되는 개구홀들은 상기 제1 방향을 따라서 연속적으로 배치되며 하나의 홀 그룹을 구성하는 반도체 메모리 장치의 제조방법.
  18. 제16 항에 있어서, 상기 컨택홀들을 형성하는 단계에서 서로 동일한 연결 영역에서 서로 동일한 행에 형성되는 컨택홀들이 제1 깊이만큼의 차이를 갖고 순차적으로 깊어지도록 하되, 상기 제1 깊이는 상기 제2 물질막들의 수직적 피치와 동일한 반도체 메모리 장치의 제조방법.
  19. 제16 항에 있어서, 상기 함몰 식각 공정에서 상기 적층체가 제2 깊이만큼 식각되되, 상기 제2 깊이는 상기 제2 물질막들의 수직적 피치의 K(상기 K는 2 이상의 자연수)배인 반도체 메모리 장치의 제조방법.
  20. 제16 항에 있어서, 상기 셀 영역들에서 상기 적층체를 관통하는 복수의 수직 채널들을 형성하는 단계;및
    상기 제2 물질막들을 전극막들로 치환하는 단계;를 더 포함하는 반도체 메모리 장치의 제조방법.
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