KR102005533B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 기판 상에 교대로 적층된 절연 패턴들 및 셀 워드 라인들; 상기 절연 패턴들 및 상기 셀 워드 라인들을 관통하는 셀 채널막들; 상기 셀 채널막들 각각에 연결되며 상기 셀 채널막들의 저항보다 높은 저항을 갖는 셀렉트 채널막들; 및 상기 셀렉트 채널막들을 감싸는 셀렉트 라인들을 포함한다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도를 높이기 위하여 메모리 셀 배열을 3차원으로 구현한 3차원 반도체 메모리 소자가 제안된 바 있다. 특히, 비휘발성 메모리 소자인 낸드 플래시 메모리 소자의 메모리 셀 배열을 3차원으로 구현하기 위한 다양한 기술들이 제안되고 있다.
낸드 플래시 메모리 소자는 제1 셀렉트 트랜지스터와 제2 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 구성된 메모리 스트링을 포함한다. 이러한 메모리 스트링 구조를 3차원으로 구현하기 위하여, 기판 상부로 돌출된 채널막을 따라 제1 셀렉트 트랜지스터, 메모리 셀들, 및 제2 셀렉트 트랜지스터를 형성한다.
3차원 비휘발성 메모리 소자의 채널막은 기판 상에 교대로 적층된 절연막들 및 도전막들을 관통하는 채널홀 표면을 따라 폴리 실리콘막을 증착하여 형성된다. 폴리 실리콘막은 단결정 실리콘에 비해 저항이 크다. 따라서, 비휘발성 메모리 소자의 동작시 폴리 실리콘막으로 형성된 채널막을 따라 흐르는 채널 전류가 낮아 비휘발성 메모리 소자의 신뢰성이 열화될 수 있다.
채널 전류 개선을 위하여, 채널홀 내부를 폴리 실리콘막으로 채워서 채널막을 형성할 수 있다. 이 경우 누설 전류가 증가하여 비휘발성 메모리 소자의 신뢰성이 열화될 수 있다.
본 발명의 실시 예는 3차원 비휘발성 메모리 소자의 신뢰성을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 기판 상에 교대로 적층된 절연 패턴들 및 셀 워드 라인들; 상기 절연 패턴들 및 상기 셀 워드 라인들을 관통하는 셀 채널막들; 상기 셀 채널막들 각각에 연결되며 상기 셀 채널막들의 저항보다 높은 저항을 갖는 셀렉트 채널막들; 및 상기 셀렉트 채널막들을 감싸는 셀렉트 라인들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 기판 상에 다수의 제1 및 제2 물질막들을 교대로 적층하여 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 셀 채널막들을 형성하는 단계; 및 상기 셀 채널막들 각각에 연결되며 상기 셀 채널막들의 저항보다 높은 저항을 갖는 셀렉트 채널막들을 형성하는 단계를 포함할 수 있다.
본 기술은 메모리 스트링 구조에서 셀렉트 채널막에 비해 길게 형성되는 셀 채널막의 저항을 셀렉트 채널막의 저항보다 낮게 형성하여 메모리 스트링 구조의 채널 전류를 높일 수 있다.
본 기술은 셀렉트 채널막의 저항을 셀 채널막의 저항보다 높게 형성하여 메모리 스트링의 누설 전류를 줄일 수 있다. 그 결과, 본 기술은 디스터브 현상을 줄일 수 있다.
본 기술은 채널 전류 향상과 누설 전류 감소를 통해 3차원 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 2a 내지 도 2e는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 5a 내지 도 5e는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제4 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 제1 및 제2 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 메모리 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다.
공통 소스 라인(CSL)은 반도체 기판 상에 배치된 도전막이거나, 반도체 기판 내에 형성되는 불순물 영역일 수 있다. 공통 소스 라인(CSL) 상에는 다수의 메모리 스트링들(CS11, CS12, CS21, CS22)이 연결된다.
비트 라인들(BL1, BL2) 각각은 다수의 메모리 스트링들(CS11, CS12, CS21, CS22) 상에 배치된 도전성 라인이다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 메모리 스트링들이 병렬로 연결된다.
다수의 메모리 스트링들(CS11, CS12, CS21, CS22) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(LST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(UST), 및 제1 셀렉트 트랜지스터(LST)와 제2 셀렉트 트랜지스터(UST) 사이에 적층된 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)를 포함한다. 다수의 메모리 스트링들(CS11, CS12, CS21, CS22) 각각은 제1 셀렉트 트랜지스터(LST)와 이에 인접한 메모리 셀 트랜지스터(MC1) 사이에 연결된 제1 더미 메모리 셀 트랜지스터(DMC1)를 더 포함할 수 있다. 다수의 메모리 스트링들(CS11, CS12, CS21, CS22) 각각은 제2 셀렉트 트랜지스터(UST)와 이에 인접한 메모리 셀 트랜지스터(MCn) 사이에 연결된 제2 더미 메모리 셀 트랜지스터(DMC2)를 더 포함할 수 있다. 다수의 메모리 스트링들(CS11, CS12, CS21, CS22) 각각을 구성하는 제1 셀렉트 트랜지스터(LST), 제1 더미 메모리 셀 트랜지스터(DMC1), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 제2 더미 메모리 셀 트랜지스터(DMC2), 및 제2 셀렉트 트랜지스터(UST)는 채널막을 통해 직렬로 연결된다.
제1 셀렉트 트랜지스터(LST)의 게이트는 제1 셀렉트 라인(LSL)에 연결되고, 제2 셀렉트 트랜지스터(UST)의 게이트는 제2 셀렉트 라인(USL1 또는 USL2)에 연결된다. 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 더미 메모리 셀 트랜지스터(DMC1)의 게이트는 제1 더미 워드 라인(DWL1)에 연결되고, 제2 더미 메모리 셀 트랜지스터(DMC2)의 게이트는 제2 더미 워드 라인(DWL2)에 연결된다. 제1 셀렉트 라인(LSL)에는 동일층에 배열된 다수의 제1 셀렉트 트랜지스터들(LST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인들(USL1 또는 USL2) 각각에는 동일한 층에서 동일한 열에 배열된 다수의 제2 셀렉트 트랜지스터들(UST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 동일층에 배열된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 제1 더미 워드 라인(DWL1)에는 동일층에 배열된 제1 더미 메모리 셀 트랜지스터들(DMC1)이 공통으로 연결될 수 있으며, 제2 더미 워드 라인(DWL2)에는 동일층에 배열된 제2 더미 메모리 셀 트랜지스터들(DMC2)이 공통으로 연결될 수 있다. 제1 셀렉트 라인(LSL), 제1 더미 워드 라인(DWL1), 워드 라인들(WL1 내지 WLn), 제2 더미 워드 라인(DWL2), 및 제2 셀렉트 라인(USL)은 기판 상에 순차로 적층된 도전막 패턴들로 형성된다.
도 2a 내지 도 2e는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 2e를 참조하여, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 메모리 스트링 구조에 대해 보다 구체적으로 설명한다.
도 2e를 참조하면, 본 발명의 제1 실시 예에 따른 메모리 스트링은 반도체 기판(101) 상부에 교대로 적층된 절연 패턴들(111A 내지 111I) 및 도전막 패턴들(113A 내지 113H)과, 기판(101) 상에 적층된 채널막들(125, 135, 145)을 포함한다. 채널막들(125, 135, 145)은 절연 패턴들(111A 내지 111I) 및 도전막 패턴들(113A 내지 113H) 중 적어도 어느 하나를 관통한다. 이에 따라, 절연 패턴들(111A 내지 111I) 및 도전막 패턴들(113A 내지 113H)은 채널막들(125, 135, 145) 중 적어도 어느 하나를 감싸는 구조로 형성될 수 있다.
기판(101) 내에는 공통 소스 라인이 되는 불순물 영역(101A)이 형성될 수 있다. 또는 공통 소스 라인은 기판(101)과 기판(101)에 인접한 절연 패턴(111A) 사이에 적층된 도전막으로 형성될 수 있다.
도전막 패턴들(113A 내지 113H) 중 반도체 기판(101)에 인접한 적어도 하나의 도전막 패턴(예를 들어, 113A)은 제1 셀렉트 라인이 될 수 있다. 제1 셀렉트 라인인 도전막 패턴(113A) 상부에 인접하여 적층된 도전막 패턴(예를 들어, 113B)은 제1 더미 워드 라인이 될 수 있다. 제1 더미 워드 라인인 도전막 패턴(113B) 상부에 인접하여 적층된 다수의 도전막 패턴들(예를 들어 113C 내지 113F)은 셀 워드 라인들이 될 수 있다. 셀 워드 라인들인 도전막 패턴들(113C 내지 113F) 상부에 인접하여 적층된 도전막 패턴(예를 들어, 113G)은 제2 더미 워드 라인이 될 수 있다. 제2 더미 워드 라인인 도전막 패턴(113G) 상부에 인접하여 적층된 적어도 하나의 도전막 패턴(예를 들어, 113H)은 제2 셀렉트 라인이 될 수 있다.
채널막들(125, 135, 145)은 제1 셀렉트 채널막(125), 제1 셀렉트 채널막(125) 상부에 연결된 셀 채널막(135), 및 셀 채널막(135) 상부에 형성된 제2 셀렉트 채널막(145)을 포함한다. 제1 셀렉트 채널막(125)은 제1 셀렉트 라인인 도전막 패턴(113A)과 그에 인접한 절연 패턴들(111A, 111B)을 관통하는 채널홀(121) 내부에 형성된다. 채널홀(121)은 제1 더미 워드 라인인 도전막 패턴(113B)과 그에 인접한 절연 패턴(111C)을 더 관통할 수 있으며, 이 경우 제1 셀렉트 채널막(125)은 제1 더미 워드 라인인 도전막 패턴(113B)과 그에 인접한 절연 패턴(111C)을 더 관통하도록 연장될 수 있다. 셀 채널막(135)은 셀 워드 라인들인 도전막 패턴들(113C 내지 113F)과 이들 사이에 형성된 절연 패턴들(111D 내지 111F)을 관통하는 채널홀(131) 내부에 형성된다. 제2 셀렉트 채널막(145)은 제2 셀렉트 라인인 도전막 패턴(113H)과 그에 인접한 절연 패턴들(111H, 111I)을 관통하는 채널홀(141) 내부에 형성된다. 채널홀(141)은 제2 더미 워드 라인인 도전막 패턴(113G)과 그에 인접한 절연 패턴(111G)을 더 관통할 수 있으며, 이 경우 제2 셀렉트 채널막(145)은 제2 더미 워드 라인인 도전막 패턴(113G)과 그에 인접한 절연 패턴(111G)을 더 관통하도록 연장될 수 있다.
제1 및 제2 셀렉트 라인인 도전막 패턴들(113A, 113H)을 관통하는 채널홀들(121, 141) 중 적어도 하나는 워드 라인용 도전막 패턴들 중 일부를 관통하여 형성될 수도 있다. 이 경우, 제1 및 제2 셀렉트 채널막(125, 145) 중 적어도 하나는 워드 라인용 도전막 패턴들 중 일부를 더 관통할 수 있다.
본 발명의 제1 실시 예는 셀 채널막(135)의 저항을 제1 및 제2 셀렉트 채널막(125, 145) 중 적어도 어느 하나보다 낮게 형성한다. 이를 위해, 셀 채널막(135)을 채널홀(131) 내부를 채우는 반도체막으로 형성하며, 제1 및 제2 셀렉트 채널막(125, 145) 중 적어도 하나를 튜브(tube) 형태의 반도체막으로 형성할 수 있다.
한편, 튜브 형태의 채널막(125, 145) 중심 영역을 절연막(127, 147)으로 채울 수 있다. 그리고, 제1 셀렉트 채널막(125)과 도전막 패턴들(113A, 113B) 사이에 게이트 절연막(123)이 형성된다. 제2 셀렉트 채널막(145)과 도전막 패턴들(113G, 113H) 사이에 게이트 절연막(143)이 형성된다. 셀 채널막(135)과 도전막 패턴들(113C 내지 113F) 사이에는 메모리막(133)이 형성된다. 메모리막(133)은 터널 절연막, 터널 절연막을 감싸는 정보저장막, 및 정보저장막을 감싸는 전하 차단막을 포함할 수 있다. 정보저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 게이트 절연막들(123, 143) 중 적어도 하나는 메모리막(133)과 동일한 물질로 형성될 수 있다.
상술한 구조에 따르면, 제1 셀렉트 라인인 도전막 패턴(113A)과 제1 셀렉트 채널막(125)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 제1 더미 워드 라인인 도전막 패턴(113B)과 제1 셀렉트 채널막(125)의 교차부에 제1 더미 메모리 셀 트랜지스터가 정의된다. 또한, 셀 워드 라인들인 도전막 패턴들(113C 내지 113F)과 셀 채널막(135)의 교차부에 메모리 셀 트랜지스터들이 정의된다. 제2 셀렉트 라인인 도전막 패턴(113H)과 제2 셀렉트 채널막(145)의 교차부에 제2 셀렉트 트랜지스터가 정의되고, 제2 더미 워드 라인인 도전막 패턴(113G)과 제2 셀렉트 채널막(145)의 교차부에 제2 더미 메모리 셀 트랜지스터가 정의된다.
상술한 본 발명의 제1 실시 예는 메모리 스트링의 가장 긴 영역을 차지하는 메모리 셀들의 셀 채널막(135)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 이에 더해 본 발명의 제1 실시 예는 셀 채널막(135)에 연결되는 제1 및 제2 셀렉트 채널막(125, 145) 중 어느 하나를 튜브 형태로 형성하여 그 저항을 셀 채널막(135)의 저항보다 높임으로써 메모리 스트링의 채널 저항이 과도하게 낮아져서 누설 전류가 발생하는 것을 줄일 수 있다. 이에 따라, 본 발명의 제1 실시 예는 메모리 스트링의 채널 저항을 줄여 채널 전류를 개선할 수 있을 뿐 아니라, 셀렉트 채널막 쪽에서 누설 전류를 감소시켜 누설 전류에 따른 디스터브 현상을 줄일 수 있다.
이하, 도 2a 내지 도 2e를 참조하여 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
도 2a를 참조하면, 공통 소스 라인이 되는 불순물 영역(101A)을 포함하는 반도체 기판(101) 상에 제1 물질막(251) 및 제2 물질막(253)을 교대로 적층하여 제1 적층물(ML1)을 형성한다. 상기에서 공통 소스 라인은 불순물 영역(101A)을 이용하여 형성하거나, 반도체 기판(101) 상에 도전막을 형성한 후 그 도전막을 패터닝하여 형성할 수 있다.
제1 적층물(ML1)을 구성하는 제1 물질막(251)과 제2 물질막(253)의 적층 수는 반도체 기판(101) 상에 적층하고자 하는 제1 셀렉트 트랜지스터의 적층 수와 제1 더미 메모리 셀 트랜지스터의 적층 수에 따라 다양하게 변경될 수 있다.
제1 적층물(ML1)의 제1 물질막(251)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(253)은 제1 셀렉트 라인 및 제1 더미 워드 라인이 형성될 층에 형성될 수 있다. 제1 물질막(251)과 제2 물질막(253)은 서로에 대한 식각 선택비가 큰 물질막으로 형성될 수 있다. 예를 들어, 제1 물질막(251)은 절연 패턴용 산화막으로 형성되고, 제2 물질막(253)은 희생막인 질화막으로 형성될 수 있다. 또는 제1 물질막(251)은 희생막인 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막(253)은 도전막 패턴용 도프트 폴리 실리콘막으로 형성될 수 있다. 또는 제1 물질막(251)은 절연 패턴용 산화막으로 형성되고, 제2 물질막(253)은 도전막 패턴용 금속막, 금속 실리사이드막, 또는 폴리 실리콘막으로 형성될 수 있다.
제1 적층물(ML1) 형성 후, 제1 적층물(ML1)을 관통하는 채널홀(121)을 형성한다. 이어서 채널홀(121)의 측벽을 따라 제1 셀렉트 채널막(125)을 형성한다. 제1 셀렉트 채널막(125)은 채널홀(121)의 측벽을 따라 반도체막을 증착하여 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여 제1 셀렉트 채널막(125)의 전기적 특성을 개선하기 위하여, 반도체막 증착 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화(SPC: Solid Phase Crystallization), 금속 유도 결정화(MIC: Metal Induced Crystallization) 기술 등을 이용할 수 있다. 제1 셀렉트 채널막(125) 형성 후, 제1 셀렉트 채널막(125)을 포함하는 채널홀(121) 내부를 절연막(127)으로 채운다. 이로써, 튜브형 제1 셀렉트 채널막(125)이 형성된다.
제1 셀렉트 채널막(125)을 형성하는 단계 이 전, 채널홀(121)의 측벽을 따라 게이트 절연막(123)을 더 형성할 수 있다. 이 경우, 튜브형 제1 셀렉트 채널막(125)이 게이트 절연막(123)으로 둘러싸인다.
도 2b를 참조하면, 절연막(127)으로 채워진 채널홀(121)을 포함하는 전체 구조 상부에 제1 물질막(251)과 제2 물질막(253)을 교대로 적층하여, 다수의 제1 물질막들(251) 및 다수의 제2 물질막들(253)을 포함하는 제2 적층물(ML2)을 형성한다. 제2 적층물(ML2)을 구성하는 제1 물질막(251)과 제2 물질막(253)의 적층 수는 반도체 기판(101) 상에 적층하고자 하는 메모리 셀 트랜지스터의 적층 수에 따라 다양하게 변경될 수 있다.
제2 적층물(ML2)의 제1 물질막(251)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(253)은 셀 워드 라인들이 형성될 층에 형성될 수 있다. 제1 물질막(251) 및 제2 물질막(253)을 구성하는 물질은 도 2a에서 상술한 바와 동일하다.
제2 적층물(ML2) 형성 후, 제2 적층물(ML2)을 관통하는 셀 채널홀(131)을 형성한다. 이어서 셀 채널홀(131)의 내부를 채우는 셀 채널막(135)을 형성한다. 셀 채널막(135)은 셀 채널홀(131)의 내부를 반도체막으로 채워서 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여서 셀 채널막(135)의 전기적 특성을 개선하기 위하여, 반도체막으로 셀 채널홀(131)을 채운 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 이로써, 매립형 셀 채널막(135)이 형성된다.
셀 채널막(135)을 형성하는 단계 이 전, 셀 채널홀(131)의 측벽을 따라 메모리막(133)을 더 형성할 수 있다. 이 경우, 매립형 셀 채널막(135)의 측벽은 메모리막(133)으로 둘러싸인다. 메모리막(133)은 전하 차단막, 정보저장막, 및 터널 절연막을 순차로 적층하여 형성하거나, 정보저장막 및 터널 절연막을 순차로 적층하여 형성하거나, 터널 절연막을 적층하여 형성할 수 있다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보저장막은 질화막으로 형성될 수 있다.
도 2c를 참조하면, 셀 채널막(135)을 포함하는 전체 구조 상부에 제1 물질막(251)과 제2 물질막(253)을 교대로 적층하여, 적어도 하나의 제1 물질막들(251) 및 적어도 하나의 제2 물질막들(253)을 포함하는 제3 적층물(ML3)을 형성한다. 제3 적층물(ML3)을 구성하는 제1 물질막(251)과 제2 물질막(253)의 적층 수는 반도체 기판(101) 상에 적층하고자 하는 제2 셀렉트 트랜지스터의 적층 수와 제2 더미 메모리 셀 트랜지스터의 적층 수에 따라 다양하게 변경될 수 있다.
제3 적층물(ML3)의 제1 물질막(251)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(253)은 제2 셀렉트 라인 및 제2 더미 워드 라인이 형성될 층에 형성될 수 있다. 제1 물질막(251) 및 제2 물질막(253)을 구성하는 물질은 도 2a에서 상술한 바와 동일하다.
제3 적층물(ML3) 형성 후, 제3 적층물(ML3)을 관통하는 채널홀(141)을 형성한다. 이어서 채널홀(141)의 측벽을 따라 제2 셀렉트 채널막(145)을 형성한다. 제2 셀렉트 채널막(145)은 채널홀(141)의 측벽을 따라 반도체막을 증착하여 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여서 제2 셀렉트 채널막(145)의 전기적 특성을 개선하기 위하여, 반도체막 증착 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 제2 셀렉트 채널막(145) 형성 후, 제2 셀렉트 채널막(145)을 포함하는 채널홀(141) 내부를 절연막(147)으로 채운다. 이로써, 튜브형 제2 셀렉트 채널막(145)이 형성된다.
제2 셀렉트 채널막(145)을 형성하는 단계 이 전, 채널홀(141)의 측벽을 따라 게이트 절연막(143)을 더 형성할 수 있다. 이 경우, 튜브형 제2 셀렉트 채널막(145)이 게이트 절연막(143)으로 둘러싸인다.
도면에 도시하진 않았으나, 제2 셀렉트 채널막(145) 형성 후 제1 내지 제3 적층물들(ML1 내지 ML3)을 메모리 블록별 또는 라인별로 분리하는 슬릿을 형성할 수 있다. 이어지는 후속 공정은 제1 및 제2 물질막(251, 253)의 조성에 따라 다양해질 수 있다.
도 2d를 참조하면, 제1 물질막(251)이 절연 패턴용 물질막으로 형성되고, 제2 물질막(253)이 희생막으로 형성된 경우, 슬릿을 통해 노출된 제2 물질막들(253)만을 제1 및 제2 물질막(251, 253) 사이의 식각 선택비를 이용한 식각 공정으로 제거한다. 이로써, 제2 물질막들(253)이 제거된 영역에 도전막 트렌치들(T)이 형성된다.
도 2e를 참조하면, 도전막 트렌치들(T) 내부를 도전막 패턴들(113A 내지 113H)으로 채운다. 도전막 패턴들(113A 내지 113H) 사이는 제1 물질막(251)으로 이루어지는 절연 패턴들(111A 내지 111I)에 의해 격리된다. 도면에 도시하진 않았으나, 도전막 트렌치들(T) 내부를 도전막 패턴들(113A 내지 113H)로 채우기 전에, 도전막 트렌치들(T)의 표면을 따라 산화막 또는 질화막 중 적어도 어느 하나를 더 형성할 수 있다.
도면에 도시하진 않았으나, 도 2d 및 도 2e에서 상술한 바와는 다르게 제1 물질막(251)이 희생막으로 형성되고, 제2 물질막(253)이 도전막 패턴용 물질막으로 형성된 경우, 슬릿을 통해 노출된 제1 물질막들(251)만을 제1 및 제2 물질막(251, 253) 사이의 식각 선택비를 이용한 식각 공정으로 제거한다. 이로써, 제1 물질막들(251)이 제거된 영역에 절연막 트렌치들이 형성된다. 이 후, 절연막 트렌치들을 절연막 패턴들(111A 내지 111I)로 채운다. 절연막 패턴들(111A 내지 111I) 사이에는 제2 물질막(253)으로 이루어진 도전막 패턴들(113A 내지 113H)이 잔류된다.
또한, 도 2d 및 도 2e에서 상술한 바와는 다르게 제1 물질막(251)은 절연 패턴용 물질막으로 형성되고, 제2 물질막(253)은 도전막 패턴용 물질막으로 형성된 경우, 제1 물질막들(251)으로 이루어진 절연막 패턴들(111A 내지 111I)과 제2 물질막(253)으로 이루어진 도전막 패턴들(113A 내지 113H)이 형성된다.
도 3a 내지 도 3c는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 3c를 참조하여, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 메모리 스트링 구조에 대해 보다 구체적으로 설명한다.
도 3c를 참조하면, 본 발명의 제2 실시 예에 따른 메모리 스트링은 반도체 기판(101) 상부에 교대로 적층된 절연 패턴들(111A 내지 111I) 및 도전막 패턴들(113A 내지 113H)과, 기판(101) 상에 적층된 채널막들(125, 155A, 175)을 포함한다. 채널막들(125, 155A, 145)은 절연 패턴들(111A 내지 111I) 및 도전막 패턴들(113A 내지 113H) 중 적어도 어느 하나를 관통한다.
기판(101) 내에는 공통 소스 라인이 되는 불순물 영역(101A)이 형성될 수 있다. 또는 공통 소스 라인은 기판(101)과 기판(101)에 인접한 절연 패턴(111A) 사이에 적층된 도전막으로 형성될 수 있다.
도전막 패턴들(113A 내지 113H)은 도 2e에서 상술한 본 발명의 제1 실시 예와 동일한 용도로 이용될 수 있다.
채널막들(125, 155A, 175)은 제1 셀렉트 채널막(125), 제1 셀렉트 채널막(125) 상부에 연결된 셀 채널막(155A), 및 셀 채널막(155A) 상부에 형성된 제2 셀렉트 채널막(175)을 포함한다. 제1 셀렉트 채널막(125)은 도 2e에서 상술한 본 발명의 제1 실시 예에서와 동일한 채널홀(121) 내부에 형성된다. 셀 채널막(155A) 및 제2 셀렉트 채널막(175)은 일체형으로 형성된 채널홀(151) 내부에 형성된다. 특히, 셀 채널막(155A)은 채널홀(151) 중 셀 워드 라인들인 도전막 패턴들(113C 내지 113F)과 이들 사이에 형성된 절연 패턴들(111D 내지 111F)을 관통하는 부분에 형성될 수 있다. 그리고, 제2 셀렉트 채널막(175)은 채널홀(151) 중 제2 셀렉트 라인인 도전막 패턴(113H)과 그에 인접한 절연 패턴들(111H, 111I)을 관통하는 부분에 형성될 수 있다. 제2 셀렉트 채널막(175)은 채널홀(151) 중 제2 더미 워드 라인인 도전막 패턴(113G)과 그에 인접한 절연 패턴(111G)을 관통하는 부분까지 연장되어 형성될 수 있다.
본 발명의 제2 실시 예는 셀 채널막(155A)의 저항을 제1 및 제2 셀렉트 채널막(125, 175) 중 적어도 어느 하나보다 낮게 형성한다. 이를 위해, 셀 채널막(155A)은 채널홀(151) 내부를 일정 높이까지 채우는 반도체막으로 형성하며, 제1 및 제2 셀렉트 채널막(125, 175) 중 적어도 하나를 튜브(tube) 형태의 반도체막으로 형성할 수 있다.
한편, 튜브 형태의 채널막(125, 175) 중심 영역을 절연막(127, 177)으로 채울 수 있다. 그리고, 제1 셀렉트 채널막(125)과 도전막 패턴들(113A, 113B) 사이에 게이트 절연막(123)이 형성된다. 제2 셀렉트 채널막(175)과 도전막 패턴들(113G, 113H) 사이와 셀 채널막(155A)과 도전막 패턴들(113C 내지 113F) 사이에는 메모리막(153)이 형성된다. 메모리막(153)은 터널 절연막, 터널 절연막을 감싸는 정보저장막, 및 정보저장막을 감싸는 전하 차단막을 포함할 수 있다. 정보저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 제2 셀렉트 채널막(175)과 도전막 패턴들(113G, 113H) 사이의 메모리막(153)은 게이트 절연막으로 이용된다. 제1 셀렉트 채널막(125)과 도전막 패턴들(113A, 113B) 사이에 형서된 게이트 절연막(123)은 메모리막(153)과 동일한 물질로 형성될 수 있다.
상술한 구조에 따라 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일하게 제1 및 제2 셀렉트 트랜지스터들 사이에 메모리 셀 트랜지스터들이 적층된 스트링 구조를 가진다. 또한 본 발명의 제2 실시 예에서는 본 발명의 제 실시 예에서와 동일하게 제1 및 제2 더미 메모리 셀 트랜지스터 중 적어도 어느 하나를 더 포함할 수 있다.
본 발명의 제2 실시 예는 셀 채널막(155A)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 이에 더해 본 발명의 제2 실시 예는 셀 채널막(155A)에 연결되는 제1 및 제2 셀렉트 채널막(125, 175) 중 어느 하나를 튜브 형태로 형성하여 그 저항을 셀 채널막(155A)의 저항보다 높임으로써 메모리 스트링의 채널 저항이 과도하게 낮아져서 누설 전류가 발생하는 것을 줄일 수 있다.
이하, 도 3a 내지 도 3c를 참조하여 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
도 3a를 참조하면, 도 2a에서 상술한 바와 동일한 공정으로 공통 소스 라인이 되는 불순물 영역(101A)을 포함하는 반도체 기판(101) 상에 제1 적층물(ML1)을 형성한다. 이 후, 도 2a에서 상술한 바와 동일한 공정으로 제1 적층물(ML1)을 관통하는 채널홀(121), 게이트 절연막(123), 제1 셀렉트 채널막(125), 및 절연막(127)을 형성한다.
이어서, 절연막(127)을 포함하는 전체 구조 상부에 제1 물질막(251)과 제2 물질막(253)을 교대로 적층하여, 다수의 제1 물질막들(251) 및 다수의 제2 물질막들(253)을 포함하는 제2 적층물(ML2)을 형성한다. 이 후, 제2 적층물(ML2) 상에 제1 물질막(251)과 제2 물질막(253)을 교대로 적층하여, 적어도 하나의 제1 물질막들(251) 및 적어도 하나의 제2 물질막들(253)을 포함하는 제3 적층물(ML3)을 형성한다. 제1 및 제2 물질막(251, 253)을 구성하는 물질은 도 2a에서 상술한 바와 동일하다. 제1 물질막(251)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(253)은 셀 워드 라인, 더미 워드 라인, 제2 셀렉트 라인이 형성될 층에 형성될 수 있다.
계속해서, 제2 적층물(ML2) 및 제3 적층물(ML3)을 관통하는 채널홀(151)을 형성한다. 이 후, 채널홀(151)의 내부를 채우는 반도체막(155)을 형성한다. 반도체막(155)으로서 실리콘막이 이용될 수 있다.
반도체막(155)을 형성하는 단계 이 전, 채널홀(151)의 측벽을 따라 메모리막(153)을 더 형성할 수 있다. 메모리막(153)은 전하 차단막, 정보저장막, 및 터널 절연막을 순차로 적층하여 형성하거나, 정보저장막 및 터널 절연막을 순차로 적층하여 형성하거나, 터널 절연막을 적층하여 형성할 수 있다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보저장막은 질화막으로 형성될 수 있다.
도 3b를 참조하면, 반도체막(155)을 식각하여 반도체막(155)의 높이를 제2 및 제3 적층물(ML2, ML3)의 경계까지 낮출 수 있다. 이로써, 리세스 영역(161)이 형성되고, 잔류하는 반도체막은 매립형 셀 채널막(155A)으로 정의된다.
전하 이동도를 높여서 셀 채널막(155A)의 전기적 특성을 개선하기 위하여, 리세스 영역(161) 형성 후 또는 리세스 영역(161) 형성 전 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다.
도 3c를 참조하면, 리세스 영역(161)의 측벽을 따라 제2 셀렉트 채널막(175)을 형성한다. 제2 셀렉트 채널막(175)은 리세스 영역(161)의 측벽을 따라 반도체막을 증착하여 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여서 제2 셀렉트 채널막(175)의 전기적 특성을 개선하기 위하여, 반도체막 증착 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 제2 셀렉트 채널막(175) 형성 후, 제2 셀렉트 채널막(175)의 중심 영역을 절연막(177)으로 채운다. 이로써, 튜브형 제2 셀렉트 채널막(175)이 형성된다.
이 후, 도 2d 및 도 2e에서 상술한 공정과 동일한 공정을 수행하여 도전막 패턴들(113A 내지 113H) 및 절연 패턴들(111A 내지 111I)을 형성할 수 있다.
도 4는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 4를 참조하면, 제3 및 제4 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 메모리 스트링들(CS1, CS2)을 포함할 수 있다.
공통 소스 라인(CSL)은 다수의 메모리 스트링들(CS1, CS2) 상에 배치된 도전성 라인이다. 공통 소스 라인(CSL) 하부에는 다수의 메모리 스트링들(CS1, CS2)이 연결된다.
비트 라인들(BL1, BL2) 각각은 다수의 메모리 스트링들(CS1, CS2) 상에 배치된 도전성 라인이며, 공통 소스 라인(CSL)과 격리되도록 공통 소스 라인(CSL)과 다른 층에 배치된다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 메모리 스트링들이 병렬로 연결된다.
다수의 메모리 스트링들(CS1, CS2) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(SST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(DST), 제1 및 제2 셀렉트 트랜지스터(DST, SST) 하부에 형성된 파이프 트랜지스터(Ptr), 파이프 트랜치스터(Ptr)와 제1 셀렉트 트랜지스터(SST) 사이에 적층된 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 및 파이프 트랜치스터(Ptr)와 제2 셀렉트 트랜지스터(DST) 사이에 적층된 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn)을 포함한다. 다수의 메모리 스트링들(CS1, CS2) 각각을 구성하는 제1 셀렉트 트랜지스터(SST), 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 파이프 트랜지스터(Ptr), 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn), 및 제2 셀렉트 트랜지스터(DST)는 채널막을 통해 직렬로 연결된다.
제1 셀렉트 트랜지스터(SST)의 게이트는 제1 셀렉트 라인(SSL)에 연결되고, 제2 셀렉트 트랜지스터(DST)의 게이트는 제2 셀렉트 라인(DSL)에 연결된다. 제1 및 제2 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 파이프 트랜지스터(Ptr)의 게이트는 파이프 게이트(PG)에 연결된다. 제1 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인(DSL)은 일방향을 따라 연장되어 라인 형태로 형성될 수 있다. 제1 셀렉트 라인(SSL)에는 제1 셀렉트 라인(SSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제1 셀렉트 트랜지스터들(SST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인(DSL)에는 제2 셀렉트 라인(DSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제2 셀렉트 트랜지스터들(DST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 워드 라인들(WL1 내지 WLn) 각각의 연장 방향을 따라 배열되며, 동일한 층에 배치된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 파이프 게이트(PG)는 메모리 블록을 구성하는 다수의 파이프 트랜지스터들(Ptr)에 공통으로 연결될 수 있다. 파이프 게이트(PG), 제1 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인(DSL)은 기판 상에 순차로 적층된 도전막 패턴들로 형성된다.
도 5a 내지 도 5e는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 5e를 참조하여, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 메모리 스트링 구조에 대해 보다 구체적으로 설명한다.
도 5e를 참조하면, 본 발명의 제3 실시 예에 따른 메모리 스트링은 반도체 기판(301) 상부에 형성된 절연막(303), 절연막(303) 상부에 형성된 파이프 게이트(PG), 파이프 게이트(PG) 상에 교대로 적층된 절연 패턴들(311A 내지 311E) 및 도전막 패턴들(313A 내지 313D)을 포함한다. 본 발명의 제3 실시 예에 따른 메모리 스트링은 파이프 게이트(PG) 내에 매립된 파이프 채널막(335P), 파이프 채널막(335P)에 연결된 셀 채널막들(335A, 335B), 셀 채널막들(335A, 335B)에 연결된 셀렉트 채널막들(345A, 345B)을 포함한다.
파이프 게이트(PG)는 내부에 파이프 트렌치(321)가 형성된 제1 파이프 도전막(305)을 포함한다. 제1 파이프 도전막(305)은 파이프 트렌치(321) 내부에 형성된 파이프 채널막(335P)의 바닥면 및 측벽을 감싸도록 형성된다. 파이프 게이트(PG)는 제1 파이프 도전막(305) 상에 형성된 제2 파이프 도전막(307)을 더 포함할 수 있다. 제2 파이프 도전막(307)은 파이프 채널막(335P)의 상부면을 덮도록 형성될 수 있다. 이러한 제2 파이프 도전막(307)을 통해 파이프 채널막(335P)에 가해지는 전계를 강화하여 채널 전류를 높일 수 있다.
동일한 층에 형성된 절연 패턴들(311A 내지 311E) 및 동일한 층에 형성된 도전막 패턴들(313A 내지 313D)은 슬릿(351)을 통해 분리된다. 슬릿(351) 내부에는 절연막(353)이 채워진다. 도전막 패턴들(313A 내지 313D) 중 파이프 게이트(PG) 상부에 적층된 다수의 도전막 패턴들(예를 들어 313A 내지 313C)은 셀 워드 라인들이 될 수 있다. 셀 워드 라인들인 도전막 패턴들(313A 내지 313C) 상부에 인접하여 적층된 적어도 한 층의 도전막 패턴들(313D)은 제1 및 제2 셀렉트 라인이 될 수 있다.
파이프 채널막(335P)은 다수열 및 다수행을 포함하는 매트릭스 형태로 배열될 수 있다. 매트릭스 형태로 배열된 다수의 파이프 채널막들(335P) 각각은 셀 채널막들(335A, 335B)을 한 쌍씩 연결한다. 이하, 설명의 편의를 위해, 파이프 채널막(335P)에 연결된 한 쌍의 셀 채널막 중, 파이프 채널막(335P) 일단에 연결되어 파이프 채널막(335P) 상부로 돌출된 것을 제1 셀 채널막(335A)으로 정의하고, 파이프 채널막(335P) 타단에 연결되어 파이프 채널막(335P) 상부로 돌출된 것을 제2 셀 채널막(335B)으로 정의한다.
제1 셀 채널막(335A)과 제2 셀 채널막(335B)은 슬릿(351)을 사이에 두고 마주한다. 제1 셀 채널막(335A)과 제2 셀 채널막(335B)은 셀 워드 라인이 되는 도전막 패턴들(313A 내지 313C)과 이들 하부에 배치된 절연 패턴들(311A 내지 311D)을 관통하는 채널홀들(331A, 331B) 내부에 형성된다.
셀렉트 채널막들(345A, 345B)은 제1 셀 채널막(335A) 상부에 연결된 제1 셀렉트 채널막(345A), 및 제2 셀 채널막(335B) 상부에 연결된 제2 셀렉트 채널막(345B)을 포함한다. 제1 셀렉트 채널막(345A)과 제2 셀렉트 채널막(345B)은 슬릿(351)을 사이에 두고 마주한다. 제1 셀렉트 채널막(345A)은 제1 셀렉트 라인이 되는 도전막 패턴(313D)과 이들 상부 및 하부에 배치된 절연 패턴들(311D, 311E)을 관통하는 채널홀(341A) 내부에 형성된다. 제2 셀렉트 채널막(345B)은 제2 셀렉트 라인이 되는 도전막 패턴(313D)과 이들 상부 및 하부에 배치된 절연 패턴들(311D, 311E)을 관통하는 채널홀(341B) 내부에 형성된다. 이에 따라, 도전막 패턴들(313D)과 절연 패턴들(311D, 311E) 각각은 제1 및 제2 셀렉트 채널막들(345A, 345B) 중 어느 하나를 감싸는 구조로 형성된다.
본 발명의 제3 실시 예는 제1 및 제2 셀 채널막(335A, 335B)의 저항을 제1 및 제2 셀렉트 채널막(345A, 345B)보다 낮게 형성한다. 이를 위해, 제1 및 제2 셀 채널막(335A, 335B)을 채널홀(331A, 331B) 내부를 반도체막으로 채워서 형성하며, 제1 및 제2 셀렉트 채널막(345A, 345B)을 튜브(tube) 형태의 반도체막으로 형성할 수 있다.
한편, 파이프 채널막(335P)은 파이프 트렌치(321) 내부를 반도체막으로 채워서 형성할 수 있다. 튜브 형태의 제1 및 제2 셀렉트 채널막(345A, 345B)의 중심 영역은 절연막(347)으로 채울 수 있다. 그리고, 제1 셀렉트 채널막(345A)과 도전막 패턴들(313D) 사이와, 제2 셀렉트 채널막(345B)과 도전막 패턴(313D) 사이 각각에 게이트 절연막(343)이 형성된다. 제1 셀 채널막(335A)과 도전막 패턴들(313A 내지 313C) 사이와 제2 셀 채널막(335B)과 도전막 패턴들(313A 내지 313C) 사이에는 메모리막(333)이 형성된다. 메모리막(333)은 터널 절연막, 터널 절연막을 감싸는 정보저장막, 및 정보저장막을 감싸는 전하 차단막을 포함할 수 있다. 정보저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 메모리막(333)은 파이프 게이트(PG)과 파이프 채널막(335P) 사이에도 더 형성될 수 있다.
상술한 구조에 따르면, 제1 셀렉트 라인인 도전막 패턴(313D)과 제1 셀렉트 채널막(345A)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 제2 셀렉트 라인인 도전막 패턴(313D)과 제2 셀렉트 채널막(345B)의 교차부에 제2 셀렉트 트랜지스터가 정의된다. 또한, 셀 워드 라인들인 도전막 패턴들(313A 내지 313C)과 제1 셀 채널막(335A)의 교차부에 제1 그룹의 메모리 셀 트랜지스터들이 정의되고, 셀 워드 라인들인 도전막 패턴들(313A 내지 313C)과 제2 셀 채널막(335B)의 교차부에 제2 그룹의 메모리 셀 트랜지스터들이 정의된다. 그리고, 파이프 게이트(PG)와 파이프 채널막(335P)의 교차부에 파이프 트랜지스터가 정의된다.
상술한 본 발명의 제3 실시 예는 메모리 스트링의 가장 긴 영역을 차지하는 메모리 셀들의 셀 채널막들(335A, 335B)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 이에 더해 본 발명의 제3 실시 예는 파이프 채널막(335P)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 그리고, 본 발명의 제3 실시 예는 셀 채널막들(335A, 335B)에 연결되는 제1 및 제2 셀렉트 채널막(345A, 345B)을 튜브 형태로 형성하여 그 저항을 셀 채널막들(335A, 335B)의 저항보다 높임으로써 메모리 스트링의 채널 저항이 과도하게 낮아져서 누설 전류가 발생하는 것을 줄일 수 있다. 이에 따라, 본 발명의 제3 실시 예는 메모리 스트링의 채널 저항을 줄여 채널 전류를 개선할 수 있을 뿐 아니라, 셀렉트 채널막 쪽에서 누설 전류를 감소시켜 누설 전류에 따른 디스터브 현상을 줄일 수 있다.
이하, 도 5a 내지 도 5e를 참조하여 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
도 5a를 참조하면, 기판(301) 상에 절연막(303)을 형성한다. 이 후, 절연막(303) 상에 제1 파이프 도전막(305)을 형성하고, 제1 파이프 도전막(305)의 일부를 식각하여 파이프 트렌치(321)를 형성한다. 이어서, 파이프 트렌치(321) 내부를 파이프 희생막(323)으로 채운다. 계속해서, 파이프 희생막(323)을 포함하는 제1 파이프 도전막(305) 상부에 제2 파이프 도전막(307)을 더 형성할 수 있다. 이 후, 제1 및 제2 파이프 도전막들(305, 307)을 식각하여 메모리 블록 단위로 분리된 파이프 게이트(PG)를 형성할 수 있다.
파이프 게이트(PG) 상에 제1 물질막(411) 및 제2 물질막(413)을 교대로 적층하여 제1 적층물(ML1')을 형성한다. 제1 적층물(ML1')을 구성하는 제1 물질막(411)과 제2 물질막(413)의 적층 수는 반도체 기판(301) 상에 적층하고자 하는 메모리 셀들의 적층 수에 따라 다양하게 변경될 수 있다.
제1 적층물(ML1')의 제1 물질막(411)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(413)은 셀 워드 라인들이 형성될 층에 형성될 수 있다. 제1 물질막(411)과 제2 물질막(413)은 서로에 대한 식각 선택비가 큰 물질막으로 형성될 수 있다. 예를 들어, 제1 물질막(411)은 절연 패턴용 산화막으로 형성되고, 제2 물질막(413)은 희생막인 질화막으로 형성될 수 있다. 또는 제1 물질막(411)은 희생막인 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막(413)은 도전막 패턴용 도프트 폴리 실리콘막으로 형성될 수 있다. 또는 제1 물질막(411)은 절연 패턴용 산화막으로 형성되고, 제2 물질막(413)은 도전막 패턴용 금속막, 금속 실리사이드막, 또는 폴리 실리콘막으로 형성될 수 있다.
제1 적층물(ML1') 형성 후, 제1 적층물(ML1')을 관통하여 파이프 희생막(323)을 개구시키는 셀 채널홀들(331A, 331B)을 형성한다. 파이프 희생막(323) 상부에 제2 파이프 도전막(307)이 형성된 경우, 셀 채널홀들(331A, 331B)은 제2 파이프 도전막(307)을 더 관통한다. 파이프 희생막(323)은 한 쌍의 셀 채널홀들(331A, 331B)에 의해 개구될 수 있다.
도 5b를 참조하면, 셀 채널홀들(331A, 331B)을 통해 식각 물질을 침투시켜 파이프 희생막(323)을 식각 공정으로 제거한다. 파이프 희생막(323)을 제거하는 동안 제1 및 제2 물질막들(411, 413)을 보호하기 위해, 파이프 희생막(323)을 제거하기 전 셀 채널홀들(331A, 331B) 측벽에 보호막(미도시)이 더 형성될 수 있다. 보호막은 파이프 희생막(323)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다. 보호막은 파이프 희생막(323) 제거 후 제거될 수 있다. 파이프 희생막(323)이 제거됨에 따라, 파이프 트렌치(321)가 개구된다.
이어서 파이프 트렌치(321)와 셀 채널홀들(331A, 331B)을 채우는 파이프 채널막(335P)과 제1 및 제2 셀 채널막(335A, 335B)을 형성한다. 파이프 채널막(335P)과 제1 및 제2 셀 채널막(335A, 335B)은 파이프 트렌치(321)와 셀 채널홀들(331A, 331B) 내부를 반도체막으로 채워서 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여 파이프 채널막(335P)과 제1 및 제2 셀 채널막(335A, 335B)의 전기적 특성을 개선하기 위하여, 반도체막으로 파이프 트렌치(321)와 셀 채널홀들(331A, 331B)을 채운 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 이로써, 매립형 파이프 채널막(335P)과 제1 및 제2 셀 채널막(335A, 335B)이 형성된다.
파이프 채널막(335P)과 제1 및 제2 셀 채널막(335A, 335B)을 형성하는 단계 이 전, 파이프 트렌치(321)와 셀 채널홀들(331A, 331B)의 표면을 따라 메모리막(333)을 더 형성할 수 있다. 메모리막(333)은 전하 차단막, 정보저장막, 및 터널 절연막을 순차로 적층하여 형성하거나, 정보저장막 및 터널 절연막을 순차로 적층하여 형성하거나, 터널 절연막을 적층하여 형성할 수 있다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보저장막은 질화막으로 형성될 수 있다.
도 5c를 참조하면, 제1 및 제2 셀 채널막(335A, 335B)을 포함하는 전체 구조 상부에 제1 물질막(411)과 제2 물질막(413)을 교대로 적층하여, 적어도 하나의 제1 물질막들(411) 및 적어도 하나의 제2 물질막(413)을 포함하는 제2 적층물(ML2')을 형성한다. 제2 적층물(ML2')을 구성하는 제1 물질막(411)과 제2 물질막(413)의 적층 수는 반도체 기판(301) 상에 적층하고자 하는 제1 및 제2 셀렉트 트랜지스터의 적층 수에 따라 다양하게 변경될 수 있다.
제2 적층물(ML2')의 제1 물질막(411)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(413)은 제1 및 제2 셀렉트 라인들이 형성될 층에 형성될 수 있다. 제1 물질막(411) 및 제2 물질막(413)을 구성하는 물질은 도 5a에서 상술한 바와 동일하다.
제2 적층물(ML2') 형성 후, 제2 적층물(ML2')을 관통하여 셀 채널홀들(331A, 331B)에 연결된 채널홀들(341A, 341B)을 형성한다. 채널홀들(341A, 341B)은 제1 셀 채널막(335A)을 개구시키는 제1 채널홀(341A)과 제2 셀 채널막(335B)을 개구시키는 제2 채널홀(341B)을 포함한다.
이어서, 제1 및 제2 채널홀들(341A, 341B)의 측벽을 따라 제1 셀렉트 채널막(345A) 및 제2 셀렉트 채널막(345B)을 형성한다. 제1 및 제2 셀렉트 채널막들(345A, 345B)은 제1 및 제2 채널홀들(341A, 341B)의 측벽을 따라 반도체막을 증착하여 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여서 제1 및 제2 셀렉트 채널막들(345A, 345B)의 전기적 특성을 개선하기 위하여, 반도체막 증착 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 제1 및 제2 셀렉트 채널막들(345A, 345B) 형성 후, 제1 셀렉트 채널막들(345A)을 포함하는 제1 채널홀(341A) 내부와 제2 셀렉트 채널막들(345B)을 포함하는 제2 채널홀(341B) 내부를 절연막(347)으로 채운다. 이로써, 튜브형 제1 및 제2 셀렉트 채널막들(345A, 345B)이 형성된다.
제1 및 제2 셀렉트 채널막들(345A, 345B)을 형성하는 단계 이 전, 제1 및 제2 채널홀들(341A, 341B) 각각의 측벽을 따라 게이트 절연막(343)을 더 형성할 수 있다. 이 경우, 튜브형 제1 및 제2 셀렉트 채널막들(345A, 345B) 각각이 게이트 절연막(343)으로 둘러싸인다.
도 5d를 참조하면, 제1 및 제2 셀렉트 채널막들(345A, 345B) 사이의 제2 적층물(ML2')과, 제1 및 제2 셀 채널막들(335A, 335B) 사이의 제1 적층물(ML1')을 관통하는 슬릿(351)을 형성할 수 있다. 이어지는 후속 공정은 제1 및 제2 물질막(411, 413)의 조성에 따라 다양해질 수 있다.
제1 물질막(411)이 절연 패턴용 물질막으로 형성되고, 제2 물질막(413)이 희생막으로 형성된 경우, 슬릿(351)을 통해 노출된 제2 물질막들(413)만을 제1 및 제2 물질막(411, 413) 사이의 식각 선택비를 이용한 식각 공정으로 제거한다. 이로써, 제2 물질막들(413)이 제거된 영역에 도전막 트렌치들(T)이 형성된다.
도 5e를 참조하면, 도전막 트렌치들(T) 내부를 도전막 패턴들(313A 내지 313D)으로 채운다. 도전막 패턴들(313A 내지 313H) 사이는 제1 물질막(411)으로 이루어지는 절연 패턴들(311B 내지 311E)에 의해 격리된다. 도면에 도시하진 않았으나, 도전막 트렌치들(T) 내부를 도전막 패턴들(313A 내지 313D)로 채우기 전에, 도전막 트렌치들(T)의 표면을 따라 산화막 또는 질화막 중 적어도 어느 하나를 더 형성할 수 있다.
도면에 도시하진 않았으나, 도 5d 및 도 5e에서 상술한 바와는 다르게 제1 물질막(411)이 희생막으로 형성되고, 제2 물질막(413)이 도전막 패턴용 물질막으로 형성된 경우, 슬릿(351)을 통해 노출된 제1 물질막들(411)만을 제1 및 제2 물질막(411, 413) 사이의 식각 선택비를 이용한 식각 공정으로 제거한다. 이로써, 제1 물질막들(411)이 제거된 영역에 절연막 트렌치들이 형성된다. 이 후, 절연막 트렌치들을 절연막 패턴들(311A 내지 311E)로 채운다. 절연막 패턴들(311A 내지 311D) 사이에는 제2 물질막(413)으로 이루어진 도전막 패턴들(313A 내지 313D)이 잔류된다.
또한, 도 5d 및 도 5e에서 상술한 바와는 다르게 제1 물질막(411)은 절연 패턴용 물질막으로 형성되고, 제2 물질막(413)은 도전막 패턴용 물질막으로 형성된 경우, 슬릿(351)에 의해 분리되며 제1 물질막들(411)으로 이루어진 절연막 패턴들(311A 내지 311E)과 슬릿(351)에 의해 분리되며 제2 물질막(413)으로 이루어진 도전막 패턴들(313A 내지 313D)이 형성된다.
상술한 방법들로 절연막 패턴들(311A 내지 311D)과 도전막 패턴들(313A 내지 313D)을 형성한 후 슬릿(351) 내부를 절연막(353)으로 채운다.
도 6a 내지 도 6c는 본 발명의 제4 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 먼저, 도 6c를 참조하여, 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 메모리 스트링 구조에 대해 보다 구체적으로 설명한다.
도 6c를 참조하면, 본 발명의 제4 실시 예에 따른 메모리 스트링은 반도체 기판(301) 상부에 형성된 절연막(303), 절연막(303) 상부에 형성된 파이프 게이트(PG), 파이프 게이트(PG) 상에 교대로 적층된 절연 패턴들(311A 내지 311E) 및 도전막 패턴들(313A 내지 313D)을 포함한다. 본 발명의 제2 실시 예에 따른 메모리 스트링은 파이프 게이트(PG) 내에 매립된 파이프 채널막(335P), 파이프 채널막(335P)에 연결된 셀 채널막들(375A, 375B), 셀 채널막들(375A, 375B)에 연결된 셀렉트 채널막들(385A, 385B)을 포함한다.
파이프 게이트(PG)는 내부에 파이프 트렌치(321)가 형성된 제1 파이프 도전막(305)을 포함한다. 제1 파이프 도전막(305)은 파이프 트렌치(321) 내부에 형성된 파이프 채널막(335P)의 바닥면 및 측벽을 감싸도록 형성된다. 파이프 게이트(PG)는 제1 파이프 도전막(305) 상에 형성된 제2 파이프 도전막(307)을 더 포함할 수 있다. 제2 파이프 도전막(307)은 파이프 채널막(335P)의 상부면을 덮도록 형성될 수 있다. 이러한 제2 파이프 도전막(307)을 통해 파이프 채널막(335P)에 가해지는 전계를 강화하여 채널 전류를 높일 수 있다.
동일한 층에 형성된 절연 패턴들(311A 내지 311E) 및 동일한 층에 형성된 도전막 패턴들(313A 내지 313D)은 슬릿(351)을 통해 분리된다. 슬릿(351) 내부에는 절연막(353)이 채워진다.
도전막 패턴들(313A 내지 313D)은 도 5e에서 상술한 본 발명의 제3 실시 예와 동일한 용도로 이용될 수 있다.
파이프 채널막(335P)은 다수열 및 다수행을 포함하는 매트릭스 형태로 배열될 수 있다. 매트릭스 형태로 배열된 다수의 파이프 채널막들(335P) 각각은 셀 채널막들(375A, 375B)을 한 쌍씩 연결한다. 이하, 설명의 편의를 위해, 파이프 채널막(335P)에 연결된 한 쌍의 셀 채널막 중, 파이프 채널막(335P) 일단에 연결되어 파이프 채널막(335P) 상부로 돌출된 것을 제1 셀 채널막(375A)으로 정의하고, 파이프 채널막(335P) 타단에 연결되어 파이프 채널막(335P) 상부로 돌출된 것을 제2 셀 채널막(375B)으로 정의한다.
제1 셀 채널막(375A)과 제2 셀 채널막(375B)은 슬릿(351)을 사이에 두고 마주한다. 셀렉트 채널막들(385A, 385B)은 제1 셀 채널막(375A) 상부에 연결된 제1 셀렉트 채널막(385A), 및 제2 셀 채널막(375B) 상부에 연결된 제2 셀렉트 채널막(385B)을 포함한다. 제1 셀렉트 채널막(385A)과 제2 셀렉트 채널막(385B)은 슬릿(351)을 사이에 두고 마주한다.
제1 셀 채널막(375A)과 제1 셀렉트 채널막(385A)은 일체형으로 형성된 제1 채널홀(371A) 내부에 형성된다. 제2 셀 채널막(375B)과 제2 셀렉트 채널막(385B)은 일체형으로 형성된 제2 채널홀(371B) 내부에 형성된다. 제1 및 제2 채널홀들(371A, 371B)은 절연 패턴들(311A 내지 311E) 및 도전막 패턴들(313A 내지 313D)을 관통하여 형성된다. 제1 및 제2 채널홀들(371A, 371B)은 제2 파이프 도전막(307)을 더 관통할 수 있다.
제1 및 제2 셀 채널막(375A, 375B)은 제1 및 제2 채널홀(371A, 371B) 중 셀 워드 라인들인 도전막 패턴들(313A 내지 313C)과 이들에 인접한 절연 패턴들(311A 내지 311C)을 관통하는 부분에 형성될 수 있다. 또한, 제1 및 제2 셀 채널막(375A, 375B)은 제1 및 제2 채널홀(371A, 371B) 중 제2 파이프 도전막(307)을 관통하는 부분까지 연장될 수 있다.
제1 및 제2 셀렉트 채널막(175)은 제1 및 제2 채널홀(371A, 371B) 중 셀렉트 라인인 도전막 패턴(113D)과 그에 인접한 절연 패턴들(311D, 311E)을 관통하는 부분에 형성될 수 있다.
본 발명의 제4 실시 예는 제1 및 제2 셀 채널막(375A, 375B)의 저항을 제1 및 제2 셀렉트 채널막(385A, 385B)보다 낮게 형성한다. 이를 위해, 제1 및 제2 셀 채널막(375A, 375B)은 제1 및 제2 채널홀(371A, 371B) 내부를 일정 높이까지 채우는 반도체 막으로 형성하며, 제1 및 제2 셀렉트 채널막(385A, 385B)을 튜브(tube) 형태의 반도체막으로 형성할 수 있다.
한편, 파이프 채널막(335P)은 파이프 트렌치(321) 내부를 반도체막으로 채워서 형성할 수 있다. 튜브 형태의 제1 및 제2 셀렉트 채널막(385A, 385B)의 중심 영역은 절연막(387)으로 채울 수 있다. 제1 셀 채널막(375A)과 도전막 패턴들(313A 내지 313C) 사이와, 제2 셀 채널막(375B)과 도전막 패턴들(313A 내지 313C) 사이에는 메모리막(333)이 형성된다. 메모리막(333)은 터널 절연막, 터널 절연막을 감싸는 정보저장막, 및 정보저장막을 감싸는 전하 차단막을 포함할 수 있다. 정보저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 메모리막(333)은 파이프 게이트(PG)과 파이프 채널막(335P) 사이, 제1 셀렉트 채널막(385A)과 도전막 패턴들(313D) 사이, 그리고 제2 셀렉트 채널막(385B)과 도전막 패턴(313D) 사이에 더 형성되어 게이트 절연막으로 이용될 수 있다.
상술한 구조에 따라 본 발명의 제4 실시 예에서는 본 발명의 제3 실시 예에서와 동일하게 파이프 트랜지스터와 제1 셀렉트 트랜지스터 사이에 제1 그룹의 메모리 셀 트랜지스터들이 적층되고, 파이프 트랜지스터와 제2 셀렉트 트랜지스터 사이에 제2 그룹의 메모리 셀 트랜지스터들이 적층된 스트링 구조를 가진다.
상술한 본 발명의 제4 실시 예는 셀 채널막들(375A, 375B)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 이에 더해 본 발명의 제4 실시 예는 파이프 채널막(335P)을 매립형으로 형성하여 그 저항을 낮춤으로써 메모리 스트링의 채널 저항을 낮출 수 있다. 그리고, 본 발명의 제4 실시 예는 셀렉트 채널막들(385A, 385B)을 튜브 형태로 형성하여 그 저항을 셀 채널막들(375A, 375B)의 저항보다 높임으로써 메모리 스트링의 채널 저항이 과도하게 낮아져서 누설 전류가 발생하는 것을 줄일 수 있다.
이하, 도 6a 내지 도 6c를 참조하여 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
도 6a를 참조하면, 도 5a에서 상술한 바와 동일한 공정으로 기판(301) 상에 절연막(303), 파이프 희생막(323)으로 채워진 파이프 트렌치(321)를 포함하는 제1 파이프 도전막(305), 및 제2 파이프 도전막(307)을 형성한다. 이 후, 제1 및 제2 파이프 도전막들(305, 307)을 식각하여 메모리 블록 단위로 분리된 파이프 게이트(PG)를 형성할 수 있다.
계속해서, 파이프 게이트(PG) 상에 제1 물질막(411) 및 제2 물질막(413)을 교대로 적층하여 다수의 제1 물질막들(411) 및 다수의 제2 물질막들(413)을 포함하는 제2 적층물(ML1')을 형성한다. 이 후, 제1 적층물(ML1') 상에 제1 물질막(411)과 제2 물질막(413)을 교대로 적층하여, 적어도 하나의 제1 물질막들(411) 및 적어도 하나의 제2 물질막들(413)을 포함하는 제2 적층물(ML2')을 형성한다. 제1 및 제2 물질막(411, 413)을 구성하는 물질은 도 5a에서 상술한 바와 동일하다. 제1 물질막(411)은 절연 패턴이 형성될 층에 형성되며, 제2 물질막(413)은 셀 워드 라인 및 셀렉트 라인이 형성될 층에 형성될 수 있다.
이 후, 제1 적층물(ML1') 및 제2 적층물(ML2')을 관통하여 파이프 희생막(323)을 개구시키는 채널홀들(371A, 371B)을 형성한다. 파이프 희생막(323) 상부에 제2 파이프 도전막(307)이 형성된 경우, 채널홀들(371A, 371B)은 제2 파이프 도전막(307)을 더 관통한다. 파이프 희생막(323)은 한 쌍의 채널홀들(371A, 371B)에 의해 개구될 수 있다.
채널홀들(371A, 371B)을 통해 식각 물질을 침투시켜 파이프 희생막(323)을 식각 공정으로 제거한다. 파이프 희생막(323)이 제거됨에 따라, 파이프 트렌치(321)가 개구된다.
이어서 파이프 트렌치(321)와 채널홀들(371A, 371B) 내부를 반도체막으로 채운다. 반도체막으로서 실리콘막이 이용될 수 있다. 파이프 트렌치(321) 내부를 채우는 반도체막은 파이프 채널막(335P)으로 정의되며, 파이프 채널막(335P) 일단에서 채널홀(371A)을 채우는 반도체막은 제1 채널막(365A)으로 정의되며, 파이프 채널막(335P) 타단에서 채널홀(371B)을 채우는 반도체막은 제2 채널막(365B)으로 정의된다.
반도체막 형성 전, 파이프 트렌치(321)와 채널홀들(371A, 371B)의 표면을 따라 메모리막(333)을 더 형성할 수 있다. 메모리막(333)은 전하 차단막, 정보저장막, 및 터널 절연막을 순차로 적층하여 형성하거나, 정보저장막 및 터널 절연막을 순차로 적층하여 형성하거나, 터널 절연막을 적층하여 형성할 수 있다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보저장막은 질화막으로 형성될 수 있다.
도 6b를 참조하면, 제1 및 제2 채널막(365A, 365B)을 식각하여 제1 및 제2 채널막(365A, 365B)의 높이를 제1 및 제2 적층물(ML1', ML2')의 경계까지 낮출 수 있다. 이로써, 리세스 영역(381A, 381B)이 형성되고, 잔류하는 제1 및 제2 채널막은 매립형 제1 및 제2 셀 채널막(375A, 375B)으로 정의된다
전하 이동도를 높여서 파이프 채널막(335P)과 제1 및 제2 셀 채널막(375A, 375B)의 전기적 특성을 개선하기 위하여, 리세스 영역(381A, 381B) 형성 후 또는 리세스 영역(381A, 381B) 형성 전 반도체막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다.
도 6c를 참조하면, 리세스 영역(381A, 381B)의 측벽을 따라 제1 및 제2 셀렉트 채널막(385A, 385B)을 형성한다. 제1 및 제2 셀렉트 채널막(385A, 385B)은 리세스 영역(381A, 381B)의 측벽을 따라 반도체막을 증착하여 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 전하 이동도를 높여서 제1 및 제2 셀렉트 채널막(385A, 385B)의 전기적 특성을 개선하기 위하여, 반도체막 증착 후 반도체 막을 결정화하는 공정을 더 실시할 수 있다. 반도체막을 결정화하기 위하여 레이저 어닐, 고상 결정화, 금속 유도 결정화 기술 등을 이용할 수 있다. 제1 및 제2 셀렉트 채널막(385A, 385B) 형성 후, 제1 및 제2 셀렉트 채널막(385A, 385B)의 중심 영역을 절연막(387)으로 채운다. 이로써, 튜브형 제1 및 제2 셀렉트 채널막(385A, 385B)이 형성된다.
이 후, 도 5d 및 도 5e에서 상술한 공정과 동일한 공정을 수행하여 도전막 패턴들(313A 내지 213D) 및 절연 패턴들(311A 내지 311E)을 형성할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
비휘발성 메모리 소자(1120)는 도 1 내지 도 6c에서 상술한 실시예를 참조하여 설명한 반도체 메모리 소자를 포함한다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
101, 301: 반도체 기판 111A 내지 111I, 311A 내지 311I: 절연 패턴
113A 내지 113H, 313A 내지 313D: 도전막 패턴
135, 155A, 335A, 335B, 375A, 375B: 셀 채널막
125, 145, 175, 345A, 345B, 385A, 385B: 셀렉트 채널막
251, 411: 제1 물질막 253, 413: 제2 물질막
ML1, ML2, ML3, ML1', ML2': 적층물
121, 131, 141, 151, 331A, 331B, 341A, 341B, 371A, 371B: 채널홀
PG: 파이프 게이트 321: 파이프 트렌치
335P: 파이프 채널막 161, 381A, 381B: 리세스 영역

Claims (30)

  1. 기판 상에 교대로 적층된 절연 패턴들 및 셀 워드 라인들;
    상기 절연 패턴들 및 상기 셀 워드 라인들을 관통하는 셀 채널막들;
    상기 셀 채널막들 각각에 연결되며 상기 셀 채널막들의 저항보다 높은 저항을 갖는 셀렉트 채널막들; 및
    상기 셀렉트 채널막들을 감싸는 셀렉트 라인들을 포함하는 반도체 메모리 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀 채널막은 상기 절연 패턴들 및 상기 셀 워드 라인들을 관통하는 셀 채널홀들 내부를 채우도록 형성된 반도체 메모리 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀렉트 채널막의 중심 영역에 채워진 절연막을 더 포함하는 반도체 메모리 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀렉트 채널막들은
    상기 셀 채널막 하부에 연결된 제1 셀렉트 채널막; 및
    상기 셀 채널막 상부에 연결된 제2 셀렉트 채널막을 포함하는 반도체 메모리 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀 채널막들 하부에서 상기 셀 채널막들을 한 쌍씩 연결하는 파이프 채널막을 더 포함하는 반도체 메모리 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 셀렉트 채널막들은
    상기 셀 채널막들 중 상기 파이프 채널막의 일단에 연결된 제1 셀 채널막 상부에 연결된 제1 셀렉트 채널막; 및
    상기 셀 채널막들 중 상기 파이프 채널막의 타단에 연결된 제2 셀 채널막 상부에 연결된 제2 셀렉트 채널막을 포함하는 반도체 메모리 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    서로 인접한 상기 셀 워드 라인과 상기 셀렉트 라인 사이에 형성된 더미 워드 라인을 더 포함하는 반도체 메모리 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 셀렉트 채널막은 상기 더미 워드 라인을 관통하도록 연장된 반도체 메모리 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀 채널막 및 상기 셀렉트 채널막 중 적어도 어느 하나는
    비정질 실리콘막을 결정화한 실리콘막으로 형성된 반도체 메모리 소자.
  10. 기판 상에 다수의 제1 및 제2 물질막들을 교대로 적층하여 제1 적층물을 형성하는 단계;
    상기 제1 적층물을 관통하는 셀 채널막들을 형성하는 단계; 및
    상기 셀 채널막들 각각에 연결되며 상기 셀 채널막들의 저항보다 높은 저항을 갖는 셀렉트 채널막들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 셀 채널막들을 형성하는 단계는
    상기 제1 적층물을 관통하는 셀 채널홀들을 형성하는 단계; 및
    상기 셀 채널홀들 내부를 채우는 실리콘막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 실리콘막을 결정화하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 실리콘막을 결정화하는 단계는 레이저 어닐, 고상 결정화, 금속 유도 결정화 중 적어도 어느 하나를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 셀 채널막들을 형성하는 단계 이 후,
    상기 제1 적층물 상에 적어도 한층의 상기 제1 물질막과 상기 제2 물질막을 적층하여 제2 적층물을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 셀렉트 채널막들을 형성하는 단계는
    상기 제2 적층물을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 측벽을 따라 실리콘막을 형성하는 단계; 및
    상기 실리콘막을 포함하는 상기 채널홀들 내부를 절연막으로 채우는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 실리콘막을 결정화하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 실리콘막을 결정화하는 단계는 레이저 어닐, 고상 결정화, 금속 유도 결정화 중 적어도 어느 하나를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 셀 채널막들을 형성하는 단계 이 전,
    상기 제1 적층물 상에 적어도 한층의 상기 제1 물질막과 상기 제2 물질막을 적층하여 제2 적층물을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 셀 채널막들을 형성하는 단계는
    상기 제1 및 제2 적층물을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들을 채우는 제1 실리콘막을 형성하는 단계; 및
    상기 제1 및 제2 적층물의 경계까지 상기 제1 실리콘막을 식각하여 리세스 영역을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 셀렉트 채널막들을 형성하는 단계는
    상기 리세스 영역의 측벽을 따라 제2 실리콘막을 형성하는 단계; 및
    상기 제2 실리콘막을 포함하는 상기 리세스 영역 내부를 절연막으로 채우는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 제1 및 제2 실리콘막 중 적어도 어느 하나를 결정화하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 제1 및 제2 실리콘막 중 적어도 어느 하나를 결정화하는 단계는 레이저 어닐, 고상 결정화, 금속 유도 결정화 중 적어도 어느 하나를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 적층물을 형성하는 단계 이전,
    상기 기판 상에 적어도 한층의 상기 제1 물질막과 상기 제2 물질막을 적층하여 제3 적층물을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 셀렉트 채널막들을 형성하는 단계는
    상기 제3 적층물을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 측벽을 따라 실리콘막을 형성하는 단계; 및
    상기 실리콘막을 포함하는 상기 채널홀들 내부를 절연막으로 채우는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 실리콘막을 결정화하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25 항에 있어서,
    상기 실리콘막을 결정화하는 단계는 레이저 어닐, 고상 결정화, 금속 유도 결정화 중 적어도 어느 하나를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 적층물을 형성하는 단계 이전,
    상기 기판 상에 파이프 게이트를 형성하는 단계;
    상기 파이프 게이트를 식각하여 파이프 트렌치를 형성하는 단계; 및
    상기 파이프 트렌치 내부를 파이프 희생막으로 채우는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27 항에 있어서,
    상기 셀 채널막들을 형성하는 단계 이전,
    상기 제1 적층물을 관통하여 상기 파이프 희생막을 개구시키는 채널홀들을 형성하는 단계;
    상기 파이프 희생막을 제거하여 상기 파이프 트렌치를 개구시키는 단계; 및
    상기 파이프 트렌치 내부를 채우는 실리콘막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28 항에 있어서,
    상기 실리콘막을 결정화하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 29 항에 있어서,
    상기 실리콘막을 결정화하는 단계는 레이저 어닐, 고상 결정화, 금속 유도 결정화 중 적어도 어느 하나를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
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