JP2021535627A - 三次元メモリデバイスおよびその製作方法 - Google Patents

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Abstract

３Ｄメモリデバイスのゲート構造を形成するための方法が提供される。方法は、基板に交互層スタックを形成するステップと、交互層スタックに、交互層スタックを各々が鉛直に貫通する複数のチャネルホールを形成するステップと、不均一な表面を有する記憶層を各々のチャネルホールの側壁に含む機能層を形成するステップと、各々のチャネルホールにおいて機能層を覆うためにチャネル層を形成するステップと、チャネル層を覆い、各々のチャネルホールを満たすために、充填構造を形成するステップとを含む。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面状のメモリセルは、工程技術、回路設計、プログラムアルゴリズム、および製作工程を改善することでより小さい大きさへと縮小される。しかしながら、メモリセルの形状寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度は上限に近付いていく。
３Ｄメモリ構造は、平面状のメモリセルにおける密度の上限に対処することができる。３Ｄメモリ構造は、メモリ配列と、メモリ配列と往来する信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスのゲート構造を形成するための方法、およびそのゲート構造の製作方法の実施形態が、本明細書において開示されている。
開示されているのは、基板に交互層スタックを形成するステップと、交互層スタックに、交互層スタックを各々が鉛直に貫通する複数のチャネルホールを形成するステップと、不均一な表面を有する記憶層を各々のチャネルホールの側壁に含む機能層を形成するステップと、各々のチャネルホールにおいて機能層を覆うためにチャネル層を形成するステップと、チャネル層を覆い、各々のチャネルホールを満たすために、充填構造を形成するステップとを含む、三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法である。
一部の実施形態では、方法は、記憶層を複数の区分へと分割するステップをさらに含む。
一部の実施形態では、交互層スタックを形成することは、導電層および誘電層を各々が備える導電層／誘電層の複数の対を基板に形成することを含む。
一部の実施形態では、方法は、各々のチャネルホールの側壁に複数のリセスを形成するために、機能層を形成する前に、チャネルホールによって露出させられた誘電層の一部分をエッチングするステップをさらに含む。
一部の実施形態では、方法は、交互層スタックを鉛直に貫通し、水平方向に延びるスリットを形成するステップと、複数の水平トレンチを形成するために、交互層スタックにおいて、スリットを貫いて誘電層を除去するステップと、導電層および機能層の露出された表面を覆うために絶縁層を形成するステップとをさらに含む。
一部の実施形態では、方法は、記憶層を複数の区分へと分割するために、絶縁層を形成する前に、複数の水平トレンチによって露出された機能層の一部分を除去するステップをさらに含む。
一部の実施形態では、方法は、スリットを形成した後、基板においてスリットの下にドープ領域を形成するステップと、絶縁層を形成した後、ドープ領域を露出させるためにスリットの底において絶縁層の一部分を除去するステップと、スリットに導電性壁をドープ領域と電気的に接触させるように形成するステップとをさらに含む。
一部の実施形態では、方法は、機能層を形成する前に、各々のチャネルホールの側壁に複数のリセスを形成するステップをさらに含む。
一部の実施形態では、機能層を形成することは、動作の間に電荷の流出を遮断するために各々のチャネルホールの側壁に障壁層を形成することと、動作の間に電荷を保存するために障壁層の表面に記憶層を形成することと、動作の間に電荷をトンネルさせるために記憶層の表面にトンネル層を形成することとを含む。
一部の実施形態では、障壁層を形成することは、各々のチャネルホールの側壁における複数のリセスに対応する複数の第１の角を障壁層が備えるように、各々のチャネルホールの側壁を覆うために障壁層を形成することを含む。
一部の実施形態では、記憶層を形成することは、障壁層の複数の第１の角に対応する複数の第２の角を記憶層が備えるように、障壁層を覆うために記憶層を形成することを含む。
一部の実施形態では、トンネル層を形成することは、各々のチャネルホールの側壁におけるリセスに各々が対応する複数の突起をトンネル層が備えるように、記憶層を覆うためにトンネル層を形成することを含む。
本開示の他の態様は、基板に配置される交互層スタックと、交互層スタックにおける、交互層スタックを各々が鉛直に貫通する複数のチャネルホールと、各々のチャネルホールの側壁に配置され、不均一な表面を有する記憶層を含む機能層と、各々のチャネルホールにおいて機能層を覆うために配置されるチャネル層と、チャネル層を覆い、各々のチャネルホールを満たすために配置される充填構造とを備える三次元（３Ｄ）ＮＡＮＤメモリデバイスを提供することである。
一部の実施形態では、記憶層は複数の分割された区分を含む。
一部の実施形態では、交互層スタックは、導電層および誘電層を各々が備える導電層／誘電層の複数の対を備える。
一部の実施形態では、交互層スタックは、絶縁層によって覆われる複数の導電層と、隣接する導電層同士の間の複数の空隙とを備える。
一部の実施形態では、デバイスは、交互層スタックを鉛直に貫通し、水平方向に延びるスリットと、スリットに隣接して位置させられる基板におけるドープ領域と、スリットにおいて、ドープ領域と接触している導電性壁とをさらに備える。
一部の実施形態では、機能層は、各々のチャネルホールの側壁に配置され、動作の間に電荷の流出を遮断するように構成される障壁層と、障壁層の表面に配置され、動作の間に電荷を保存するように構成される記憶層と、記憶層の表面に配置され、動作の間に電荷のトンネリングを許容するように構成されるトンネル層とを備える。
一部の実施形態では、障壁層は、各々のチャネルホールの側壁における複数のリセスに対応する複数の第１の角を備え、記憶層は、障壁層の複数の第１の角に対応する複数の第２の角を備え、トンネル層は、各々のチャネルホールの側壁におけるリセスに各々が対応する複数の突起を備える。
一部の実施形態では、障壁層はＡｌ２Ｏ３副層とＳｉＯ２副層とを備え、記憶層は、第１のＳｉＮ副層と、第１のＳｉＯＮ副層と、第２のＳｉＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＮ副層とを備え、トンネル層は、第１のＳｉＯ副層と、第１のＳｉＯＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＯＮ副層と、第２のＳｉＯ副層とを備える。
本開示の他の態様は、本開示の記載、請求項、および図面を考慮して当業者によって理解され得る。
本明細書に組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を図示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を実施および使用させることができるようにさらに供する。
本開示の一部の実施形態による３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図である。 本開示の一部の実施形態による３Ｄメモリデバイスの例示のチャネル構造の概略的な上面図である。 本開示の一部の実施形態による３Ｄメモリデバイスの例示の機能層の概略的な断面図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることは、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、すべての実施形態が具体的な特徴、構造、または特性を必ずしも含まない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数での意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数での意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えると、または、複数での使用を伝えると理解できる。
本開示における「〜の上に」、「〜の上方に」、および「〜にわたって」の意味は、「〜の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「〜の上方に」または「〜にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、幅広い形で解釈されるべきである。
さらに、「〜の下に」、「〜の下方に」、「下方」、「〜の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する１つの要素または特徴の関係を、図において示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中にデバイスの異なる配向を網羅するように意図されている。デバイスは他に配向されてもよく（９０度または他の配向で回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
本明細書で使用されるとき、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体はパターン形成され得る。基板の上に追加される材料は、パターン形成できる、または、パターン形成されないままとできる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェーハなど、非導電性材料から作ることができる。
本明細書で使用されるとき、「層」という用語は、厚さを伴う領域を含む材料部分を指す。層は、下にある構造もしくは上にある構造の全体にわたって延びることができる、または、下にある構造もしくは上にある構造の延在未満の延在を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、任意の対の水平な平面の間に、連続的な構造の上面と下面との間に、または、そのような上面および下面に位置させられ得る。層は、水平に、鉛直に、および／または、先細りとされた表面に沿って延び得る。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互連結層は、１つまたは複数の導体および接触の層（接触、相互接触線、および／またはビアが形成される）と、１つまたは複数の誘電層とを含み得る。
本明細書で使用されるとき、「名目上の／名目上は」は、製品の設計の局面の間または工程の間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素または工程作業についての特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造工程における若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体デバイスと関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板においてメモリセルトランジスタの鉛直に配向されるストリング（つまり、本明細書ではＮＡＮＤストリングなどの「メモリストリング」としての領域）を伴う半導体デバイスを指す。本明細書で使用されるとき、「鉛直の／鉛直に」という用語は、基板の側面に対して名目上は垂直であることを意味する。
３ＤＮＡＮＤメモリデバイスでは、データを保存するためのメモリセルは、スタックを貫いて形成されたワード線（制御ゲート電極）および半導体チャネルのスタックに埋め込まれる。各々のワード線は、隣接するワード線から誘電層によって分離されており、金属接触ビアに連結され、その金属接触ビアは金属相互連結部および外部回路（例えば、制御回路）にさらに連結され、それによって、メモリセルにおいてデータをプログラムする、読み取る、書き出す、および消去することを含むセル動作が、外部回路から制御できる。しかしながら、より多くのワード線および誘電層が鉛直に積み重ねられるにつれて、セル動作が益々困難になり、そのために、データ保持特性が向上および／または管理される必要がある重要な問題の１つである。明確には、半導体チャネルの機能層における電荷トラップ膜（ＣＴＦ： Ｃｈａｒｇｅ Ｔｒａｐｐｉｎｇ Ｆｉｌｍ）に沿って拡がることによる横の電荷損失、半導体チャネルの機能層におけるより薄いトンネル膜を通じての急速電荷デトラッピングによる鉛直の電荷損失、通常の加速試験の間の温度変化などのいくつかの機構が、半導体チャネルの性能悪化を引き起こし、それによってデータ保持特性を害する可能性がある。したがって、３Ｄメモリデバイスを形成するための開示されている方法は、セル構造の機能層において不均一な表面のＣＴＦを形成することを含む。ＣＴＦは複数の区分へ分割することもできる。このようにして、ＣＴＦに沿って横に拡がる電荷は効果的に抑制でき、それによってセル動作速度およびデータ保持性能を相当に向上させる。
図１は、本開示の一部の実施形態による３Ｄメモリデバイスを形成するための例示の方法の流れ図を示している。図２〜図９は、本開示の一部の実施形態による図１に示された方法の特定の製作段階における例示の３Ｄメモリデバイスの概略的な断面図を示している。開示されている方法がゲートファースト形成またはゲートラスト形成のいずれにも適用できることは、留意されている。本開示では、ゲートファースト形成工程が、開示されている方法を実演するために、図１〜図９と関連して例として使用されている。
図１に示されているように、方法は作業Ｓ１０２において始まり、作業Ｓ１０２では、導電層／誘電層の複数の対を含む交互層スタックが基板に形成され得る。図２に示されているように、一部の実施形態では、基板１００は、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板など、任意の適切な構造を有する任意の適切な半導体基板であり得る。例えば、基板１００はｐ型シリコン基板であり得る。
図２に示されているように、導電層／誘電層の複数の対を含む交互層スタック２００が基板１００に形成され得る。交互層スタック２００の導電層／誘電層の各々の対は、導電層２１０および誘電層２２０の交互のスタックを含み得る。導電層／誘電層の複数の対は、本明細書では「交互の導電性／誘電性のスタック」とも称される。つまり、交互層スタック２００では、複数の導電層２１０と複数の誘電層２２０とが鉛直方向において交互になっている。別の言い方をすれば、所与の交互の酸化物／窒化物のスタックの最上層および最下層を除いて、他の導電層２１０の各々は２つの隣接する誘電層２２０によって挟まれ、誘電層２２０の各々は２つの隣接する導電層２１０によって挟まれ得る。
一部の実施形態では、導電層２１０は任意の適切な導電性材料を含み得る。例えば、導電層２１０は濃密にドーピングされたポリシリコン層とできる。一部の実施形態では、誘電層２２０は任意の適切な誘電材料を含み得る。例えば、誘電層２２０は窒化ケイ素層とできる。交互層スタック２００は、限定されることはないが、化学的蒸着（ＣＶＤ）、物理的蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含め、１つまたは複数の薄膜堆積工程によって形成できる。
複数の導電層２１０および誘電層２２０は、基板１００の表面と平行である横方向に延ばされている。導電層２１０の各々は同じ厚さまたは異なる厚さを有し得る。例えば、各々の導電層２１０の厚さは約１０ｎｍ〜約１５０ｎｍの範囲にあり得る。同様に、誘電層２２０の各々は同じ厚さまたは異なる厚さを有し得る。例えば、各々の誘電層２２０の厚さは約１０ｎｍ〜約１５０ｎｍの範囲にあり得る。一部の実施形態では、交互層スタック２００の全体の厚さが１０００ｎｍより大きくなり得る。厚さの範囲は例示のために提供されており、添付の特許請求の範囲を限定するように解釈されるべきではないことは留意されている。
交互層スタック２００は、導電層２１０および誘電層２２０の任意の適切な数の層を含み得る。一部の実施形態では、交互層スタック２００における導電層２１０および誘電層２２０の層の全体の数は６４以上である。つまり、導電層／誘電層の対の数は３２以上であり得る。一部の実施形態では、交互層スタック２００において異なる厚さを伴う導電層／誘電層の対より多くの層がある。例えば、交互層スタック２００における最下層および最上層が誘電層２２０であり得る。
図１に示されているように、方法は作業Ｓ１０４へと進み、作業Ｓ１０４では、複数のチャネルホールが交互層スタックに形成され得る。
図２に示されているように、複数のチャネルホール３００が交互層スタック２００に形成され得る。一部の実施形態では、複数のチャネルホール３００が交互層スタック２００に配列として配置され得る。各々のチャネルホール３００は交互層スタック２００を鉛直に貫いて延び得る。チャネルホール３００は、大きなアスペクト比を有することができ、交互層スタック２００をエッチングすることで形成できる。一部の実施形態では、複数のチャネルホールに対応する開口をパターン形成されたマスク層に形成するために、マスク層を交互層スタック２００にわたって形成し、例えばフォトリソグラフィを用いてマスクをパターン形成することで、複数のチャネルホール３００が形成できる。例えば湿式エッチング、乾式エッチング、またはそれらの組み合わせといった適切なエッチング工程が、複数のチャネルホール３００が基板１００を露出させるまで、開口によって露出される交互層スタック２００の一部分を除去するために実施され得る。マスク層は複数のチャネルホール３００の形成の後に除去できる。
図１に示されているように、方法は作業Ｓ１０６へと進み、作業Ｓ１０６では、複数のチャネルホールによって露出される複数の誘電層の一部分が、各々のチャネルホールの側壁に複数のリセスを形成するためにエッチングされ得る。
図３に示されているように、各々のチャネルホール３００の側壁における交互層スタック２００の誘電層２２０の一部分が、例えば等方性乾式エッチングまたは湿式エッチングといった任意の適切なエッチング工程を使用して除去できる。エッチング工程は、導電層２１０に最小の影響を与え得るように、導電層２１０の材料にわたる誘電層２２０の材料の十分に大きなエッチングの選択性を有し得る。等方性乾式エッチングおよび／または湿式エッチングは、複数のチャネルホール３００によって露出される誘電層２２０の一部分を除去することができる。このようにして、複数のリセス３１５が各々のチャネルホール３００の側壁に形成され得る。したがって、作業Ｓ１０６は誘電層リセスエッチングとも称することができる。
図３に示されているように、各々のリセス３１５は、誘電層２２０としての外側の側壁と導電層２１０としての上壁および下壁とを伴う水平で中空の輪の形を有することができる。つまり、チャネルホール３００は不均一な内径を有し得る。一部の実施形態では、導電層２１０がチャネルホール３００の側壁であるチャネルホール３００の第１の部分において、チャネルホール３００の第１の内径Ｄ１は約５０ｎｍ〜約２００ｎｍの範囲にあり得る。誘電層２２０がチャネルホール３００の側壁であるチャネルホール３００の第２の部分において、チャネルホール３００の第２の内径Ｄ２は約６０ｎｍ〜約２２０ｎｍの範囲にあり得る。一部の実施形態では、チャネルホール３００の第２の内径Ｄ２は、チャネルホール３００の第１の内径Ｄ１より約１０％から約２０％大きくなり得る。前述の大きさの範囲および一部分の範囲は例のためだけに使用されており、これが本開示の範囲を限定しないことは留意されている。実際の実施では、Ｄ１およびＤ２の大きさは、チャネルホールのレイアウト、ビット線のレイアウト、ピッチ密度、ワード線の接続などによって決定され得る。
図１に示されているように、方法は作業Ｓ１０８に進み、作業Ｓ１０８において、湾曲および折り畳みの電荷トラップ膜（ＣＴＦ）を含む機能層が各々のチャネルホールの側壁に形成され得る。
一部の実施形態では、機能層を形成する前に、エピタキシャル層（図面には示されていない）が各々のチャネルホール３００の底に形成され得る。一部の実施形態では、エピタキシャル層は、選択的なエピタキシャル成長（ＳＥＧ）工程を用いて形成された多結晶シリコン（ポリシリコン）層であり得る。例えば、ＳＥＧ事前洗浄工程が複数のチャネルホール３００を洗浄するために実施され得る。続いての堆積工程は、チャネルホール３００の底においてポリシリコン層を形成するために実施され得る。一部の実施形態では、イオン金属プラズマ（ＩＭＰ）工程などの任意の適切なドーピング工程が、エピタキシャル層を形成するためにポリシリコン層に実施され得る。一部の実施形態では、エピタキシャル層は基板１００の表面に直接的に形成されなくてもよい。１つまたは複数の層がエピタキシャル層と基板１００との間に形成され得る。
図４に示されているように、機能層４００が各々のチャネルホール３００の側壁に形成され得る。機能層４００は、障壁層４１０、記憶層４２０、およびトンネル層４３０の組み合わせなど、複合誘電層であり得る。一部の実施形態では、障壁層４１０、記憶層４２０、およびトンネル層４３０の各々は複合誘電層とでき、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積工程によって形成できる。
機能層４００の形および構造は図１０および図１１も参照できる。図１０は、本開示の一部の実施形態による３Ｄメモリデバイスの例示のチャネル構造の概略的な上面図を示している。図１１は、本開示の一部の実施形態による３Ｄメモリデバイスの例示の機能層の概略的な断面図を示している。図１０に示されているように、障壁層４１０、記憶層４２０、およびトンネル層４３０を含む機能層４００は横平面において輪状の構造を有し得る。
図４に示されているように、障壁層４１０が各々のチャネルホール３００の側壁に形成され得る。各々のチャネルホール３００の側壁が複数のリセス３１５を含むため、各々のチャネルホール３００の側壁に形成された障壁層４１０は不均一な表面を有し得る。例えば、図４に示されているように、障壁層４１０は各々のチャネルホール３００の不均一な側壁の形に一致する。鉛直方向において、障壁層４１０は複数の第１の角４１５を含み得る。一部の実施形態では、障壁層４１０の厚さは約３ｎｍ〜約２０ｎｍの範囲にあり得る。
障壁層４１０は電荷の流出を遮断するために使用できる。一部の実施形態では、障壁層４１０は、酸化ケイ素層、または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組み合わせであり得る。一部の実施形態では、障壁層４１０は大きな誘電率（大きなＫ値）の誘電体（例えば、酸化アルミニウム）を含む。例えば、図１１に示されているように、障壁層４１０は、Ａｌ２Ｏ３副層４１２と、ＳｉＯ２副層４１４と、任意選択のＳｉＯＮ副層（図面には示されていない）とを備え得る。一部の実施形態では、複数の副層を含む記憶層４２０が複数の堆積工程を用いて形成され得る。
図４に示されているように、記憶層４２０は障壁層４１０を覆うように形成され得る。各々のチャネルホール３００の側壁が複数のリセス３１５を含み、障壁層４１０が複数の第１の角４１５を含むため、障壁層４１０に形成された記憶層４２０も不均一な表面を有し得る。例えば、図４に示されているように、記憶層４２０は障壁層４１０の不均一な表面の形に一致する。鉛直方向において、記憶層４２０は複数の第２の角４２５を含み得る。一部の実施形態では、記憶層４２０の厚さは約３ｎｍ〜約２０ｎｍの範囲にあり得る。
３Ｄメモリデバイスの動作の間、チャネル層５００の電子または空孔がトンネル層４３０を貫いて記憶層４２０へとトンネルすることができる。記憶層４２０は、メモリ動作のために電荷（電子または空孔）を保存するために使用でき、電荷トラップ膜（ＣＴＦ）とも称することができる。記憶層４２０における電荷の保存または除去は、半導体チャネルのオン／オフ状態および／またはコンダクタンスに影響を与え得る。一部の実施形態では、記憶層４２０の湾曲および折り畳みの形は、記憶層４２０に沿って横に拡がる電荷を低減し、それによってＣＴＦにおける電荷損失を低減することができる。
記憶層４２０は、限定されることはないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素および窒化ケイ素の組み合わせ、またはそれらの任意の組み合わせを含む材料の１つまたは複数の層を含み得る。例えば、図１１に示されているように、記憶層４２０は、第１のＳｉＮ副層４２１と、第１のＳｉＯＮ副層４２３と、第２のＳｉＮ副層４２５と、第２のＳｉＯＮ副層４２７と、第３のＳｉＮ副層４２９とを備え得る。一部の実施形態では、複数の副層を含む記憶層４２０が複数の堆積工程を用いて形成され得る。
図４に示されているように、トンネル層４３０は記憶層４２０を覆うように形成され得る。各々のチャネルホール３００の側壁が複数のリセス３１５を含み、記憶層４２０が複数の第２の角４２５を含むため、記憶層４２０に形成されたトンネル層４３０は記憶層４２０の不均一な表面の形に一致する。例えば、記憶層４２０は、誘電層２２０の１つのリセス３１５に各々が対応する複数の突起４３５を有し得る。一部の実施形態では、トンネル層４３０の厚さは約３ｎｍ〜約２０ｎｍの範囲にあり得る。
トンネル層４３０は電荷（電子または空孔）をトンネルさせるために使用できる。トンネル層４３０は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電材料を含み得る。例えば、図１１に示されているように、トンネル層４３０は、第１のＳｉＯ副層４３１と、第１のＳｉＯＮ副層４３３と、第２のＳｉＯＮ副層４３５と、第３のＳｉＯＮ副層４３７と、第２のＳｉＯ副層４３９とを備え得る。一部の実施形態では、窒素濃度は、第１のＳｉＯＮ副層４３３から第２のＳｉＯＮ副層４３５および第３のＳｉＯＮ副層４３７へと特定の傾きに従って増加させられ得る。一部の実施形態では、複数の副層を含むトンネル層４３０が複数の堆積工程を用いて形成され得る。
図１に示されているように、方法は作業Ｓ１１０へと進み、作業Ｓ１１０において、各々のチャネルホールにおいて機能層を覆うためにチャネル層が形成でき、チャネル層を覆って各々のチャネルホールを満たすために充填構造が形成できる。
図４に示されているように、チャネル層５００が、機能層４００の側壁を覆うために各々のチャネルホール３００に形成され得る。一部の実施形態では、チャネル層５００は、ＡＬＤ、ＣＶＤ、ＰＶＤ、または任意の他の適切な工程など、薄膜堆積工程を用いて形成される非晶質シリコン層またはポリシリコン層であり得る。一部の実施形態では、チャネル層５００はエピタキシャル層と接触し得る。一部の実施形態では、チャネル層５００の厚さは約５ｎｍ〜約２０ｎｍの範囲にあり得る。
一部の実施形態では、充填構造６００が、チャネル層５００を覆ってチャネルホール３００を満たすために各々のチャネルホール３００に形成され得る。一部の実施形態では、充填構造６００は、ＡＬＤ、ＣＶＤ、ＰＶＤなどの任意の適切な堆積工程を用いて形成される酸化層であり得る。一部の実施形態では、充填構造６００は１つまたは複数の空隙を含み得る。一部の実施形態では、チャネルプラグ（図には示されていない）が充填構造６００の上に形成され得る。チャネルプラグはチャネル層５００と接触することができる。チャネルプラグの材料は、Ｓｉ、Ｗなどの任意の適切な導電性材料を含み得る。チャネルプラグは、任意の適切な堆積工程と、以下の化学機械平坦化（ＣＭＰ）とを用いて形成できる。
図１に示されているように、方法は作業Ｓ１１２へと進み、作業Ｓ１１２では、複数のスリットが交互層スタックに形成され得る。図５に示されているように、各々のスリット７００は、交互層スタック２００を鉛直に貫通し、チャネル構造の２つの配列の間において実質的に真っ直ぐな線で横に延び得る。複数のスリットに対応する開口をパターン形成されたマスク層に形成するために、マスク層を交互層スタック２００にわたって形成し、例えばフォトリソグラフィを用いてマスクをパターン形成することで、複数のスリット７００が形成できる。例えば乾式エッチングおよび／または湿式エッチングといった適切なエッチング工程が、複数のスリット７００が基板１００を露出させるまで、開口によって露出される交互層スタック２００の一部分を除去するために実施され得る。マスク層は複数のスリットの形成の後に除去できる。
一部の実施形態では、ドープ領域（図には示されていない）が、スリット７００を通じたイオン注入および／または熱拡散など、任意の適切なドーピング工程を用いて各々のスリット７００の底に形成され得る。ドープ領域におけるドーパントは任意の適切なＮ＋イオンまたはＰ＋イオンであり得る。後の工程において各々のスリット７００に導電性壁を形成した後、各々の導電性壁の下方端は、対応するドープ領域と接触できる。一部の実施形態によれば、ドープ領域が、例えば多層ゲート構造の形成の前といった、より早い製作段階において形成できることは理解されるものである。
図１に示されているように、方法は作業Ｓ１１４へと進み、作業Ｓ１１４では、交互層スタック２００における複数の誘電層２２０が複数の水平トレンチ２３０を形成するために除去され得る。図６に示されているように、複数の水平トレンチ２３０は水平方向に延び得る。本明細書で使用されている「水平な／水平に」という用語は、基板の側面と名目上の平行を意味することは留意されている。
一部の実施形態では、交互層スタック２００における誘電層２２０は犠牲層として使用され、例えば等方性乾式エッチングまたは湿式エッチングといった任意の適切なエッチング工程を使用して除去される。エッチング工程は、導電層２１０に最小の影響を与え得るように、導電層２１０の材料にわたる誘電層２２０の材料の十分に大きなエッチングの選択性を有し得る。等方性乾式エッチングおよび／または等方性湿式エッチングは、各々の導電層２１０の上面および下面を露出させるために様々な方向において誘電層２２０を除去することができる。このようにして、複数の水平トレンチ２３０が、隣接する導電層２１０同士の間に形成できる。
一部の実施形態では、誘電層２２０は酸化ケイ素を含み、金属間の誘電体の除去が等方性湿式エッチング工程であり得る。等方性湿式エッチングのエッチング液は希釈されたＨＦを含む。一部の実施形態では、誘電層２２０は窒化ケイ素を含み、等方性湿式エッチングのエッチング液は、Ｈ３ＰＯ４などのリン酸を含む。
誘電層２２０が除去された後、複数のスリット７００および複数の水平トレンチ２３０が、任意の適切な洗浄工程を用いることで洗浄できる。例えば、湿式エッチング洗浄工程が、スリット７００の底において自然酸化物を除去するために実施でき、乾式ドライエッチング洗浄工程が、スリットの側壁におけるポリマおよび副産物を除去するために実施できる。洗浄工程の後、導電層２１０の上面２１２および下面２１４と、誘電層２２０によって元々包囲されていた機能層４００の外側の側壁の一部分とが、図６に示されているように、複数の水平トレンチ２３０を通じて露出され得る。
図１に示されているように、一部の実施形態では、作業Ｓ１１４の後、方法は作業Ｓ１１８へと任意選択で直接進み（選択肢Ａ）、作業Ｓ１１８では、絶縁層が、複数の導電層の露出された表面と、機能層の露出された表面とを覆うように形成できる。絶縁層は、それぞれの導電層を絶縁するためのゲート誘電層（ワード線またはゲート電極とも称される）として使用できる。
図７に示されているように、一部の実施形態では、絶縁層２４０は、複数の導電層２１０の露出された表面と、機能層４００の露出された表面とを、１つまたは複数の適切な絶縁材料で覆うように形成され得る。例えば、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の適切な堆積工程が、１つまたは複数の絶縁材料をスリット７００から水平トレンチ２３０へと堆積させるために利用できる。
一部の実施形態では、絶縁層２４０の１つまたは複数の絶縁材料は、電気絶縁機能を提供する任意の適切な材料を含み得る。例えば、１つまたは複数の絶縁材料は、酸化アルミニウム（Ａｌ２Ｏ３）、ニ酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、窒化チタン（ＴｉＮ）など、および／またはそれらの任意の適切な組み合わせなど、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および大きなＫ値の誘電材料から１つまたは複数を含むことができる。一部の実施形態では、絶縁層２４０は、単一膜構造とできる、または、異なる絶縁材料を各々が有する複数の絶縁副層を含み得る。
一部の実施形態では、絶縁層２４０は、複数の導電層２１０の露出された表面を酸化させることで形成できる。例えば、複数の導電層２１０はポリシリコン層であり、乾式酸素酸化工程または湿式酸素酸化工程が、絶縁層２４０としてＳｉＯ２層を形成するためにポリシリコン層の露出された表面を酸化させるために実施できる。一部の他の実施形態では、絶縁層２４０は、ＣＶＤ、ＡＬＤなど、１つまたは複数の適切な堆積工程によって形成できる。
一部の実施形態では、窒化チタン膜の厚さは約１ｎｍ〜約１０ｎｍの範囲にあり得る。一部の実施形態では、空隙２５０が、図７に示されているように、隣接する導電層２１０同士の間の空間に形成され得る。一部の他の実施形態では、隣接する導電層２１０同士の間の空間が１つまたは複数の適切な誘電材料で満たされ得る。
図１に示されているように、一部の実施形態では、絶縁層を形成するための作業Ｓ１１８の前に、方法は任意選択で作業Ｓ１１６へと進み（選択肢Ｂ）、作業Ｓ１１６では、機能層におけるＣＴＦが複数の区分へと分割されるように、複数の水平トレンチによって露出された機能層の一部分が除去され得る。
図８に示されているように、複数の水平トレンチ２３０によって露出された機能層４００の一部分は、例えば等方性乾式エッチングまたは湿式エッチングといった任意の適切なエッチング工程によって、特定の深さまでエッチングされ得る。エッチング工程は、導電層２１０およびチャネル層５００に最小の影響を与え得るように、導電層２１０およびチャネル層５００の材料にわたる障壁層４１０および記憶層４２０（例えば、ＣＴＦ）の材料の十分に大きなエッチングの選択性を有し得る。等方性乾式エッチングおよび／または湿式エッチングは、複数の水平トレンチ２３０によって露出される障壁層４１０および記憶層４２０の一部分を除去することができる。このようにして、記憶層４２０（例えば、ＣＴＦ）は、位置８００において切り離され、複数の区分へと分割され、記憶層４２０に沿って横に拡がる電荷を抑制できる。
記憶層４２０を分割する作業Ｓ１１６の後、次に作業Ｓ１１８が、絶縁層２４０を形成するために実施でき、絶縁層２４０は、図９に示されているように、複数の導電層２１０の露出された表面と、機能層４００の露出された表面とを覆うために形成できる。作業Ｓ１１８の詳細な記載は、図７と関連している上記を参照できる。
３Ｄメモリデバイスをさらに製作するために、任意の適切な作業が作業Ｓ１１８の後に実施できることは留意されている。例えば、スペーサ層（図には示されていない）が複数のスリット７００の側壁に形成でき、導電性壁（図には示されていない）が複数のスリット７００の各々に形成され得る。導電性壁はアレイコモンソースとして使用でき、スペーサ層は、複数のゲート（例えば、導電層２４０）と導電性壁との間に電気的絶縁を提供するためにゲート線スペーサとして使用できる。
したがって、３Ｄメモリデバイスを形成するための方法が、本開示による一部の実施形態において提供されている。開示されている方法では、チャネルホールにおける記憶層（例えば、ＣＴＦ）は、不均一な表面を有するように形成される、または、複数の区分へとさらに分割される。そのようにすることで、ＣＴＦに沿って横に拡がる電荷が低減または抑制できる。開示されている方法は、３Ｄメモリデバイスのセル動作速度およびデータ保持性能を相当に向上させることができる。開示されている方法によって製作される３Ｄメモリデバイスの実施形態も本明細書に開示されている。
本開示の一態様は、基板に交互層スタックを形成するステップと、交互層スタックに、交互層スタックを各々が鉛直に貫通する複数のチャネルホールを形成するステップと、不均一な表面を有する記憶層を各々のチャネルホールの側壁に含む機能層を形成するステップと、各々のチャネルホールにおいて機能層を覆うためにチャネル層を形成するステップと、チャネル層を覆い、各々のチャネルホールを満たすために、充填構造を形成するステップとを含む、三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法を提供する。
一部の実施形態では、方法は、記憶層を複数の区分へと分割するステップをさらに含む。
一部の実施形態では、交互層スタックを形成することは、導電層および誘電層を各々が備える導電層／誘電層の複数の対を基板に形成することを含む。
一部の実施形態では、方法は、各々のチャネルホールの側壁に複数のリセスを形成するために、機能層を形成する前に、チャネルホールによって露出させられた誘電層の一部分をエッチングするステップをさらに含む。
一部の実施形態では、方法は、交互層スタックを鉛直に貫通し、水平方向に延びるスリットを形成するステップと、複数の水平トレンチを形成するために、交互層スタックにおいて、スリットを貫いて誘電層を除去するステップと、導電層および機能層の露出された表面を覆うために絶縁層を形成するステップとをさらに含む。
一部の実施形態では、方法は、記憶層を複数の区分へと分割するために、絶縁層を形成する前に、複数の水平トレンチによって露出された機能層の一部分を除去するステップをさらに含む。
一部の実施形態では、方法は、スリットを形成した後、基板においてスリットの下にドープ領域を形成するステップと、絶縁層を形成した後、ドープ領域を露出させるためにスリットの底において絶縁層の一部分を除去するステップと、スリットに導電性壁をドープ領域と電気的に接触させるように形成するステップとをさらに含む。
一部の実施形態では、方法は、機能層を形成する前に、各々のチャネルホールの側壁に複数のリセスを形成するステップをさらに含む。
一部の実施形態では、機能層を形成することは、動作の間に電荷の流出を遮断するために各々のチャネルホールの側壁に障壁層を形成することと、動作の間に電荷を保存するために障壁層の表面に記憶層を形成することと、動作の間に電荷をトンネルさせるために記憶層の表面にトンネル層を形成することとを含む。
一部の実施形態では、障壁層を形成することは、各々のチャネルホールの側壁における複数のリセスに対応する複数の第１の角を障壁層が備えるように、各々のチャネルホールの側壁を覆うために障壁層を形成することを含む。
一部の実施形態では、記憶層を形成することは、障壁層の複数の第１の角に対応する複数の第２の角を記憶層が備えるように、障壁層を覆うために記憶層を形成することを含む。
一部の実施形態では、トンネル層を形成することは、各々のチャネルホールの側壁におけるリセスに各々が対応する複数の突起をトンネル層が備えるように、記憶層を覆うためにトンネル層を形成することを含む。
本開示の他の態様は、基板に配置される交互層スタックと、交互層スタックにおける、交互層スタックを各々が鉛直に貫通する複数のチャネルホールと、各々のチャネルホールの側壁に配置され、不均一な表面を有する記憶層を含む機能層と、各々のチャネルホールにおいて機能層を覆うために配置されるチャネル層と、チャネル層を覆い、各々のチャネルホールを満たすために配置される充填構造とを備える三次元（３Ｄ）ＮＡＮＤメモリデバイスを提供することである。
一部の実施形態では、記憶層は複数の分割された区分を含む。
一部の実施形態では、交互層スタックは、導電層および誘電層を各々が備える導電層／誘電層の複数の対を備える。
一部の実施形態では、交互層スタックは、絶縁層によって覆われる複数の導電層と、隣接する導電層同士の間の複数の空隙とを備える。
一部の実施形態では、デバイスは、交互層スタックを鉛直に貫通し、水平方向に延びるスリットと、スリットに隣接して位置させられる基板におけるドープ領域と、スリットにおいて、ドープ領域と接触している導電性壁とをさらに備える。
一部の実施形態では、機能層は、各々のチャネルホールの側壁に配置され、動作の間に電荷の流出を遮断するように構成される障壁層と、障壁層の表面に配置され、動作の間に電荷を保存するように構成される記憶層と、記憶層の表面に配置され、動作の間に電荷のトンネリングを許容するように構成されるトンネル層とを備える。
一部の実施形態では、障壁層は、各々のチャネルホールの側壁における複数のリセスに対応する複数の第１の角を備え、記憶層は、障壁層の複数の第１の角に対応する複数の第２の角を備え、トンネル層は、各々のチャネルホールの側壁におけるリセスに各々が対応する複数の突起を備える。
一部の実施形態では、障壁層はＡｌ２Ｏ３副層とＳｉＯ２副層とを備え、記憶層は、第１のＳｉＮ副層と、第１のＳｉＯＮ副層と、第２のＳｉＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＮ副層とを備え、トンネル層は、第１のＳｉＯ副層と、第１のＳｉＯＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＯＮ副層と、第２のＳｉＯ副層とを備える。
本開示の他の態様は、本開示の記載、請求項、および図面を考慮して当業者によって理解され得る。
特定の実施形態の前述の記載は、本開示の大まかな性質を十分に明らかにするようになっているため、他者が、本開示の大まかな概念から逸脱することなく、当業者の知識を適用することによって、必要以上の実験をすることなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合させることができる。そのため、このような適合および変更は、本明細書において提示された教示および案内に基づいて、開示されている実施形態の等価の意味および範囲内にあると意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの方法で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその等価に従ってのみ定められるべきである。
１００ 基板
２００ 交互層スタック
２１０ 導電層
２１２ 上面
２１４ 下面
２２０ 誘電層
２３０ 水平トレンチ
２５０ 空隙
３００ チャネルホール
３１０ 機能層
３１５ リセス
４００ 機能層
４１０ 障壁層
４１２ Ａｌ２Ｏ３副層
４１４ ＳｉＯ２副層
４１５ 第１の角
４２０ 記憶層
４２１ 第１のＳｉＮ副層
４２３ 第１のＳｉＯＮ副層
４２５ 第２のＳｉＮ副層
４２７ 第２のＳｉＯＮ副層
４２９ 第３のＳｉＮ副層
４２５ 第２の角
４３０ トンネル層
４３１ 第１のＳｉＯ副層
４３３ 第１のＳｉＯＮ副層
４３５ 第２のＳｉＯＮ副層
４３７ 第３のＳｉＯＮ副層
４３９ 第２のＳｉＯ副層
４３５ 突起
５００ チャネル層
７００ スリット
Ｄ１ 第１の内径

Claims (20)

  1. 三次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法であって、
    基板に交互層スタックを形成するステップと、
    前記交互層スタックに、前記交互層スタックを各々が鉛直に貫通する複数のチャネルホールを形成するステップと、
    不均一な表面を有する記憶層を各々のチャネルホールの側壁に含む機能層を形成するステップと、
    各々のチャネルホールにおいて前記機能層を覆うためにチャネル層を形成するステップと、
    前記チャネル層を覆い、各々のチャネルホールを満たすために、充填構造を形成するステップと
    を含む方法。
  2. 前記記憶層を複数の区分へと分割するステップをさらに含む、請求項１に記載の方法。
  3. 前記交互層スタックを形成することは、
    導電層および誘電層を各々が備える導電層／誘電層の複数の対を前記基板に形成することを含む、請求項１に記載の方法。
  4. 各々のチャネルホールの前記側壁に複数のリセスを形成するために、前記機能層を形成する前に、前記チャネルホールによって露出させられた前記誘電層の一部分をエッチングするステップをさらに含む、請求項３に記載の方法。
  5. 前記交互層スタックを鉛直に貫通し、水平方向に延びるスリットを形成するステップと、
    複数の水平トレンチを形成するために、前記交互層スタックにおいて、前記スリットを貫いて前記誘電層を除去するステップと、
    前記導電層および前記機能層の露出された表面を覆うために絶縁層を形成するステップと
    をさらに含む、請求項４に記載の方法。
  6. 前記記憶層を複数の区分へと分割するために、前記絶縁層を形成する前に、前記複数の水平トレンチによって露出された前記機能層の一部分を除去するステップをさらに含む、請求項４に記載の方法。
  7. 前記スリットを形成した後、前記基板において前記スリットの下にドープ領域を形成するステップと、
    前記絶縁層を形成した後、前記ドープ領域を露出させるために前記スリットの底において前記絶縁層の一部分を除去するステップと、
    前記スリットに導電性壁を前記ドープ領域と電気的に接触させるように形成するステップと
    をさらに含む、請求項４に記載の方法。
  8. 前記機能層を形成する前に、各々のチャネルホールの前記側壁に複数のリセスを形成するステップをさらに含む、請求項１に記載の方法。
  9. 前記機能層を形成することは、
    動作の間に電荷の流出を遮断するために各々のチャネルホールの前記側壁に障壁層を形成することと、
    動作の間に電荷を保存するために前記障壁層の表面に前記記憶層を形成することと、
    動作の間に電荷をトンネルさせるために前記記憶層の表面にトンネル層を形成することと
    を含む、請求項８に記載の方法。
  10. 前記障壁層を形成することは、
    各々のチャネルホールの前記側壁における前記複数のリセスに対応する複数の第１の角を前記障壁層が備えるように、各々のチャネルホールの前記側壁を覆うために前記障壁層を形成することを含む、請求項９に記載の方法。
  11. 前記記憶層を形成することは、
    前記障壁層の前記複数の第１の角に対応する複数の第２の角を前記記憶層が備えるように、前記障壁層を覆うために前記記憶層を形成することを含む、請求項１０に記載の方法。
  12. 前記トンネル層を形成することは、
    各々のチャネルホールの前記側壁におけるリセスに各々が対応する複数の突起を前記トンネル層が備えるように、前記記憶層を覆うために前記トンネル層を形成することを含む、請求項１１に記載の方法。
  13. 基板に配置される交互層スタックと、
    前記交互層スタックにおける、前記交互層スタックを各々が鉛直に貫通する複数のチャネルホールと、
    各々のチャネルホールの側壁に配置され、不均一な表面を有する記憶層を含む機能層と、
    各々のチャネルホールにおいて前記機能層を覆うために配置されるチャネル層と、
    前記チャネル層を覆い、各々のチャネルホールを満たすために配置される充填構造と
    を備える三次元（３Ｄ）ＮＡＮＤメモリデバイス。
  14. 前記記憶層は複数の分割された区分を含む、請求項１３に記載のデバイス。
  15. 前記交互層スタックは、
    導電層および誘電層を各々が備える導電層／誘電層の複数の対を備える、請求項１３に記載のデバイス。
  16. 前記交互層スタックは、
    絶縁層によって覆われる複数の導電層と、
    隣接する導電層同士の間の複数の空隙と
    を備える、請求項１３に記載のデバイス。
  17. 前記交互層スタックを鉛直に貫通し、水平方向に延びるスリットと、
    前記スリットに隣接して位置させられる前記基板におけるドープ領域と、
    前記スリットにおいて、前記ドープ領域と接触している導電性壁と
    をさらに備える、請求項１３に記載のデバイス。
  18. 前記機能層は、
    各々のチャネルホールの前記側壁に配置され、動作の間に電荷の流出を遮断するように構成される障壁層と、
    前記障壁層の表面に配置され、動作の間に電荷を保存するように構成される前記記憶層と、
    前記記憶層の表面に配置され、動作の間に電荷のトンネリングを許容するように構成されるトンネル層と
    を備える、請求項１３に記載のデバイス。
  19. 前記障壁層は、各々のチャネルホールの前記側壁における前記複数のリセスに対応する複数の第１の角を備え、
    前記記憶層は、前記障壁層の前記複数の第１の角に対応する複数の第２の角を備え、
    前記トンネル層は、各々のチャネルホールの前記側壁におけるリセスに各々が対応する複数の突起を備える、請求項１８に記載のデバイス。
  20. 前記障壁層はＡｌ２Ｏ３副層とＳｉＯ２副層とを備え、
    前記記憶層は、第１のＳｉＮ副層と、第１のＳｉＯＮ副層と、第２のＳｉＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＮ副層とを備え、
    前記トンネル層は、第１のＳｉＯ副層と、第１のＳｉＯＮ副層と、第２のＳｉＯＮ副層と、第３のＳｉＯＮ副層と、第２のＳｉＯ副層とを備える、請求項１８に記載のデバイス。
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