CN109643718A - 三维存储器器件及其制造方法 - Google Patents

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Abstract

提供了一种用于形成3D存储器件的栅极结构的方法。所述方法包括：在衬底上形成交替层堆叠体；在所述交替层堆叠体中形成多个沟道孔，每一个沟道孔垂直穿过所述交替层堆叠体；在每一个沟道孔的侧壁上形成包括存储层的功能层，其中，所述存储层具有不平坦表面；形成沟道层以覆盖每一个沟道孔中的所述功能层；以及形成填充结构以覆盖所述沟道层并填充每一个沟道孔。

Description

三维存储器器件及其制造方法
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法、以及制造工艺，平面存储单元被缩放至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性和昂贵。结果，对于平面存储单元的存储密度接近上限。
3D存储架构能够处理平面存储单元中的密度上限。3D存储架构包括存储阵列和用于控制来往于存储阵列的信号的外围设备。
发明内容
于此公开了3D存储器件的栅极结构及其制造方法的实施例。
公开的是用于形成三维(3D)NAND存储器件的方法，所述方法包括：在衬底上形成交替层堆叠体；在所述交替层堆叠体中形成多个沟道孔，每一个沟道孔垂直穿过所述交替层堆叠体；在每一个沟道孔的侧壁上形成包括存储层的功能层，其中，所述存储层具有不平坦表面；形成沟道层以覆盖每一个沟道孔中的所述功能层；以及形成填充结构以覆盖所述沟道层并填充每一个沟道孔。
在一些实施例中，所述方法还包括将所述存储层划分成多个段。
在一些实施例中，形成所述交替层堆叠体包括：在所述衬底上形成多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
在一些实施例中，所述方法还包括：在形成所述功能层之前，蚀刻所述电介质层的由所述沟道孔暴露的部分，以在每一个沟道孔的所述侧壁上形成多个凹口。
在一些实施例中，所述方法还包括：形成缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；经所述缝隙去除所述交替层堆叠体中的所述电介质层，以形成多个水平沟槽；以及形成绝缘层以覆盖所述导电层和所述功能层的暴露的表面。
在一些实施例中，所述方法还包括：在形成所述绝缘层之前，去除所述功能层的由所述多个水平沟槽暴露的部分，以将所述存储层划分成多个段。
在一些实施例中，所述方法还包括：在形成所述缝隙之后，在所述缝隙以下在所述衬底中形成掺杂区；在形成所述绝缘层之后，去除所述绝缘层的在所述缝隙的底部的部分，以暴露所述掺杂区；以及在所述缝隙中形成导电壁，以使得所述导电壁与所述掺杂区电接触。
在一些实施例中，所述方法还包括：在形成所述功能层之前，在每一个沟道孔的所述侧壁上形成多个凹口。
在一些实施例中，形成所述功能层包括：在每一个沟道孔的所述侧壁上形成阻挡层，用于在操作期间阻隔电子电荷的流出；在所述阻挡层的表面上形成所述存储层，用于在操作期间存储电子电荷；以及在所述存储层的表面上形成隧穿层，用于在操作期间使电子电荷遂穿。
在一些实施例中，形成所述阻挡层包括：将所述阻挡层形成为覆盖每一个沟道孔的所述侧壁，使得所述阻挡层包括多个第一角(corner)，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口。
在一些实施例中，形成所述存储层包括：将所述存储层形成为覆盖所述阻挡层，使得所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角。
在一些实施例中，形成所述隧穿层包括：将所述隧穿层形成为覆盖所述存储层，使得所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
本公开的另一方面提供了一种三维(3D)NAND存储器件，所述器件包括：交替层堆叠体，设置在衬底上；多个沟道孔，在所述交替层堆叠体中，每一个沟道孔垂直穿过所述交替层堆叠体；功能层，设置在每一个沟道孔的侧壁上，所述功能层包括存储层，所述存储层具有不平坦表面；沟道层，设置为覆盖每一个沟道孔中的所述功能层；以及填充结构，设置为覆盖所述沟道层并填充每一个沟道孔。
在一些实施例中，所述存储层包括多个划分的段。
在一些实施例中，所述交替层堆叠体包括：多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
在一些实施例中，所述交替层堆叠体包括：由绝缘层覆盖的多个导电层；以及相邻导电层之间的多个气隙。
在一些实施例中，所述器件还包括：缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；掺杂区，在所述衬底中并位于与所述缝隙相邻处；以及导电壁，在所述缝隙中并且与所述掺杂区接触。
在一些实施例中，所述功能层包括：阻挡层，设置在每一个沟道孔的所述侧壁上并被配置为在操作期间阻隔电子电荷的流出；所述存储层，设置在所述阻挡层的表面上并被配置为在操作期间存储电子电荷；以及隧穿层，设置在所述存储层的表面上并被配置为在操作期间容许电子电荷的隧穿。
在一些实施例中，所述阻挡层包括多个第一角，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口；所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角；以及所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
在一些实施例中，所述阻挡层包括Al2O3子层和SiO2子层；所述存储层包括第一SiN子层、第一SiON子层、第二SiN子层、第二SiON子层、以及第三SiN子层；以及所述隧穿层包括第一SiO子层、第一SiON子层、第二SiON子层、第三SiON子层、以及第二SiO子层。
基于本公开的说明书、权利要求、以及图样，本领域技术人员能够理解本公开的其它方面。
附图说明
并入于此并形成说明书的部分的附图示例本公开的实施例，并且与描述一起进一步用于解释本公开的原理并使得本领域技术人员能够做出并使用本公开。
图1示例根据本公开的一些实施例的用于形成3D存储器件的示范性方法的流程图。
图2-9示例根据本公开的一些实施例的在图1中示出的方法的某制造阶段的示范性3D存储器件的示意性横截面视图。
图10示例根据本公开的一些实施例的3D存储器件的示范性沟道结构的示意性顶视图。
图11示例根据本公开的一些实施例的3D存储器件的示范性功能层的示意性横截面视图。
将参照附图描述本公开的实施例。
具体实施方式
虽然讨论了具体配置和布置，但是应当理解，这仅是为示例目的。本领域技术人员将意识到能够不脱离本公开的精神和范围而使用其它配置和布置。对本领域技术人员明显的是，本公开也能够采用于各种其它应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等的引用指示描述的实施例可以包括特定特征、结构、或特性，但是每一个实施例不必然包括该特定特征、结构、或特性。此外，该短语不必然指相同的实施例。此外，当联系实施例描述特定特征、结构或特性时，不管是否明确描述，与其它实施例相联系来实现该特征、结构或特性都在本领域技术人员的知识范围内。
通常，至少部分根据上下文中的使用来理解术语。例如，于此使用的术语“一个或多个”，至少部分取决于上下文，可以用于在单数的意义上描述任何特征、结构、或特性，或可以用于在复数的意义上描述特征、结构或特性的组合。类似地，诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数用法或传达复数用法，至少部分取决于上下文。
将易于理解的是，本公开中的“在……上”、“在……以上”、以及“在……之上”的意思应当被以最宽的方式解释，使得，“在……上”不仅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其间具有中间特征或层，并且“在……以上”或“在……之上”不仅意指“在……(某物)以上”或“在……(某物)之上”，而且也能够包括“在……(某物)以上”或“在……(某物)之上”，而其间没有中间特征(即，直接在某物上)的意思。
此外，空间上的相对术语，诸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等于此可以用于描述的容易，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中的器件的不同取向。设备可以另外地取向(旋转90度或以其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。
如于此使用的，术语“衬底”指一种材料，随后的材料层要增加到该材料上。能够对衬底自身进行构图。能够对增加到衬底顶上的材料进行构图，或者增加到衬底顶上的材料能够保持未构图。此外，衬底能够包括宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底能够由诸如玻璃、塑料、或蓝宝石晶片的非导电材料构成。
如于此使用的，术语“层”指包括具有厚度的区域的材料部分。层能够在下覆或上覆结构的整个之上延伸，或可以具有比下覆或上覆结构的广度小的广度。此外，层能够是厚度小于连续结构的厚度的同质或异质连续结构的区域。例如，层能够位于连续结构的顶部表面和底部表面之间的水平平面的任何对之间，位于连续结构的顶部表面和底部表面处。层能够水平地、垂直地、和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其以上、和/或其以下具有一个或多个层。层能够包括多个层。例如，互连层能够包括一个或多个导体和接触层(其中，形成了接触部、互连线、和/或过孔)和一个或多个电介质层。
如于此使用的，术语“名义的/名义地”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于公差或制造工艺的稍微变化。如于此使用的，术语“大约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”能够指示给定量的值，该值在例如该值的10-30％之内(例如，该值的±10％、±20％、或±30％)变化。
如于此使用的，术语“3D存储器件”指半导体器件，该半导体器件在横向取向的衬底上具有存储单元晶体管的垂直取向的串(即，区于此作为“存储串”，诸如NAND串)，使得存储串在相对于衬底垂直的方向上延伸。如于此使用的，术语“垂直的/垂直地”意指名义上正交于衬底的横向表面。
在3D NAND存储器件中，用于存储数据的存储单元嵌入于字线(控制栅极电极)的堆叠体和穿过该堆叠体形成的半导体沟道中。每一个字线通过电介质层与相邻字线分开，并且连接至金属接触过孔，该过孔进一步连接至金属互连和外部电路(例如，控制电路)，使得能够从外部电路控制存储单元中的包括对数据进行编程、读取、写入和擦除的单元操作。然而，随着垂直堆叠更多的字线和电介质层，单元操作变得越来越具有挑战性，其中，数据保持特性是需要改进和/或管理的关键挑战之一。具体地，数个机制，诸如由沿半导体沟道的功能层中的电荷捕获膜(CTF)扩展导致的横向电荷损失、由经半导体沟道的功能层中的较薄的隧穿膜的快速电荷去捕获(detrap)导致的垂直电荷损失、规则加速测试期间的温度变化等，能够导致半导体沟道的差的性能，由此危害数据保持特性。因而，公开的用于形成3D存储器件的方法包括形成单元结构的功能层中的不平坦表面的CTF。CTF也能够被划分成多个段。这样，能够有效地抑制沿CTF的电荷横向扩展，由此显著改善单元操作速度和数据保持性能。
图1示例根据本公开的一些实施例的用于形成3D存储器件的示范性方法的流程图。图2-9示例根据本公开的一些实施例的处于图1中示出的方法的某制造阶段的示范性3D存储器件的示意性横截面视图。需要注意，公开的方法能够应用于栅极先形成或栅极后形成。在本公开中，栅极先形成工艺用作与图1-9结合的范例以演示公开的方法。
如图1中示出的，方法在操作S102开始，其中，能够在衬底上形成包括多个导电层/电介质层对的交替层堆叠体。如图2中示出的，在一些实施例中，衬底100能够是任何适合的半导体衬底，其具有任何适合的结构，诸如单晶单层衬底、多结晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。例如，衬底100能够是p型硅衬底。
如图2中示出的，能够在衬底100上形成包括多个导电层/电介质层对的交替层堆叠体200。交替层堆叠体200的每一个导电层/电介质层对能够包括导电层210和电介质层220的交替堆叠体。多个导电层/电介质层对于此也称为“交替导电/电介质堆叠体”。即，在交替层堆叠体200中，多个导电层210和多个电介质层220在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠体的顶层和底层之外，每一个其它导电层210能够由两个相邻的电介质层220夹置，并且每一个电介质层220能够由两个相邻的导电层210夹置。
在一些实施例中，导电层210能够包括任何适合的导电材料。例如，导电层210能够是重掺杂的多晶硅层。在一些实施例中，电介质层330能够包括任何适合的电介质材料。例如，电介质层330能够是氮化硅层。交替层堆叠体200能够通过一个或多个薄膜沉积工艺形成，该薄膜沉积工艺包括，但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其任何组合。
多个导电层210和电介质层220在平行于衬底100的表面的横向方向上延伸。导电层210均能够具有相同的厚度或具有不同的厚度。例如，每一个导电层210的厚度能够在从大约10nm至大约150nm的范围中。类似地，电介质层220均能够具有相同的厚度或具有不同的厚度。例如，每一个电介质层220的厚度能够在从大约10nm至大约150nm的范围中。在一些实施例中，交替层堆叠体220的总厚度能够大于1000nm。应当注意，提供厚度范围是为了示例，并且不应将将厚度范围视为是限制所附权利要求的范围。
交替层堆叠体220能够包括任何适合数量的层的导电层210和电介质层220。在一些实施例中，交替层堆叠体200中的导电层210和电介质层220的层的总数量等于或大于64。即，导电层/电介质层对的数量能够等于或大于32。在一些实施例中，能够存在比交替层堆叠体200中的具有不同厚度的导电层/电介质层对更多的层。例如，交替层堆叠体200中的底层和顶层能够是电介质层220。
如图1中示出的，方法继续至操作S104，其中，能够在交替层堆叠体中形成多个沟道孔。
如图2中示出的，多个沟道孔300能够形成于交替层堆叠体200中。在一些实施例中，多个沟道孔300能够在交替层堆叠体200中布置为阵列。每一个沟道孔300能够垂直延伸穿过交替层堆叠体200。沟道孔300能够具有高的纵横比，并且能够通过蚀刻交替层堆叠体200来形成。在一些实施例中，能够通过在交替层堆叠体200之上形成掩膜层并使用例如光刻对掩膜进行构图以形成对应于构图的掩膜层中的多个沟道孔的开口来形成多个沟道孔300。能够执行适合的蚀刻工艺，例如湿法蚀刻、干法蚀刻、或其组合，以去除交替层堆叠体200的由开口暴露的部分，直至多个沟道孔300暴露衬底100。能够在形成多个沟道孔300之后去除掩膜层。
如图1中示出的，方法继续至操作S106，其中，能够蚀刻多个电介质层的由多个沟道孔暴露的部分，以在每一个沟道孔的侧壁上形成多个凹口。
如图3中示出的，能够通过使用的任何蚀刻工艺来去除交替层堆叠体200的电介质层220的在每一个沟道孔300的侧壁上的部分，该任何蚀刻工艺例如是各向同性干法蚀刻或湿法蚀刻。相对于导电层210的材料，蚀刻工艺能够对电介质层220的材料具有充分高的蚀刻选择性，使得蚀刻工艺能够对导电层210具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻能够去除电介质层220的由多个沟道孔00暴露的部分。这样，能够在每一个沟道孔300的侧壁上形成多个凹口315。从而，操作S106也能够被称为电介质层凹口蚀刻。
如图3中示出的，每一个凹口315能够具有水平空心环形，以外侧壁作为电介质层220，并以顶壁和底壁作为导电层210。即每一个沟道孔300能够具有不均匀的内径。在一些实施例中，在沟道孔300的其中导电层210为沟道孔300的侧壁的第一部分处，沟道孔300的第一内径D1能够在从大约50nm至大约200nm的范围中。在沟道孔300的其中导电层210为沟道孔300的侧壁的第二部分处，沟道孔300的第二内径D2能够在从大约60nm至大约220nm的范围中。在一些实施例中，沟道孔300的第二内径D2能够比沟道孔300的第一内径D1大大约10％至大约20％。应当注意，以上提到的尺寸范围和部分范围仅用作范例，其不限制本公开的范围。在实际实践中，能够通过沟道孔版图(layout)、位线版图、以及间距密度、字线连接等来确定D1和D2的尺寸。
如图1中示出的，方法继续至操作S108，其中，能够在每一个沟道孔的侧壁上形成包括弯曲和褶皱(folded)电荷捕获膜(CTF)的功能层。
在一些实施例中，在形成功能层之前，能够在每一个沟道孔300的底部形成外延层(图样中未示出)。在一些实施例中，外延层能够是通过使用选择性外延生长(SEG)工艺形成的多结晶硅(多晶硅)层。例如，能够执行SEG预清洗工艺来清洗多个沟道孔300。能够执行随后的沉积工艺来在每一个沟道孔300的底部形成多晶硅层。在一些实施例中，能够在多晶硅层上执行诸如离子金属等离子体(IMP)工艺的任何适合的掺杂工艺，以形成外延层。在一些实施例中，外延层可以不直接形成于衬底100的表面上。能够于外延层与衬底100之间形成一个或多个层。
如图4中示出的，功能层400能够形成于每一个沟道孔300的侧壁上。功能层400能够是复合电介质层，诸如阻挡层410、存储层420、以及隧穿层430的组合。在一些实施例中，阻挡层410、存储层420、以及隧穿层430中的每一个能够是复合电介质层，并且能够通过一个或多个薄膜沉积工艺形成，该薄膜沉积工艺诸如是ALD、CVD、PVD、任何其它适合的工艺、或其任何组合。
功能层400的形状和结构也能够参照图10和图11。图10示例根据本公开的一些实施例的3D存储器件的示范性沟道结构的示意性顶视图。图11示例了根据本公开的一些实施例的3D存储器件的示范性功能层的示意性横截面视图。如图10中示出的，包括阻挡层410、存储层420、以及隧穿层430的功能层400能够在横向平面中具有环形结构。
如图4中示出的，阻挡层410形成于每一个沟道孔300的侧壁上。因为每一个沟道孔300的侧壁包括多个凹口315，所以形成于每一个沟道孔300的侧壁上的阻挡层410能够具有不平坦的表面。例如，如图4中示出的，阻挡层410顺应每一个沟道孔300的不平坦侧壁的形状。在垂直方向上，阻挡层410能够包括多个第一角415。在一些实施例中，阻挡层410的厚度能够在从大约3nm至大约20nm的范围中。
阻挡层410能够用于阻隔电子电荷的流出。在一些实施例中，阻挡层410能够是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层410包括高介电常数(高k值)电介质(例如，氧化铝)。例如，如图11中示出的，阻挡层410能够包括Al2O3子层412、SiO2子层414、以及可选的SiON子层(未示出)。在一些实施例中，能够通过使用多个沉积工艺来形成包括多个子层的存储层420。
如图4中示出的，能够将存储层420形成为覆盖阻挡层410。因为每一个沟道孔300的侧壁包括多个凹口315且阻挡层410包括多个第一角415，所以形成于阻挡层410上的存储层420也能够具有不平坦的表面。例如，如图4中示出的，存储层420顺应阻挡层410的不平坦表面的形状。在垂直方向上，存储层420能够包括多个第二角425。在一些实施例中，存储层420的厚度能够在从大约3nm至大约20nm的范围中。
在3D存储器件的操作期间，来自沟道层500的电子或空穴能够经由隧穿层430隧穿至存储层420。存储层420能够用于存储电子电荷(电子或空穴)用于存储操作，并且存储层420也能够称为电荷捕获膜(CTF)。存储层420中的电荷的存储或去除能够影响半导体沟道的开/关状态和/或导通。在一些实施例中，存储层420的弯曲和褶皱形状能够降低沿存储层420的电荷横向扩展，由此减少CTF中的电荷损失。
存储层420能够包括材料的一个或多个膜，该材料包括但不限于，氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。例如，如图11中示出的，存储层420能够包括第一SiN子层421、第一SiON子层423、第二SiN子层425、第二SiON子层427、以及第三SiN子层429。在一些实施例中，能够通过使用多个沉积工艺来形成包括多个子层的存储层420。
如图4中示出的，能够将隧穿层430形成为覆盖存储层420。因为每一个沟道孔300的侧壁包括多个凹口315且存储层420包括多个第二角425，所以形成于存储层420上的隧穿层430顺应存储层420的不平坦表面的形状。例如，存储层420能够具有多个突起435，每一个突起435对应于电介质层220的一个凹口315。在一些实施例中，隧穿层430的厚度能够在从大约3nm至大约20nm的范围中。
隧穿层430能够用于隧穿电子电荷(电子或空穴)。隧穿层430能够包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。例如，如图11中示出的，隧穿层430能够包括第一SiO子层431、第一SiON子层433、第二SiON子层435、第三SiON子层437、以及第二SiO子层439。在一些实施例中，从第一SiON子层433至第二SiON子层435、以及至第三SiON子层437，氮浓度能够遵循某一梯度增高。在一些实施例中，能够通过使用多个沉积工艺来形成包括多个子层的隧穿层430。
如图1中示出的，方法继续至操作S110，其中，能够形成沟道以覆盖每一个沟道孔中的功能层，并且能够形成填充结构以覆盖沟道层并填充每一个沟道孔。
如图4中示出的，沟道层500能够形成于每一个沟道孔300中，以覆盖功能层400的侧壁。在一些实施例中，沟道层500能够是通过使用诸如ALD、CVD、PVD、或任何其它适合的工艺的薄膜沉积工艺形成的非晶硅层或多晶硅层。在一些实施例中，沟道层500能够与外延层接触。在一些实施例中，沟道层500能够在从大约5nm至20nm的范围中。
在一些实施例中，能够在每一个沟道孔300中形成填充结构600以覆盖沟道层500并填充沟道孔300。在一些实施例中，填充结构500能够是通过使用诸如ALD、CVD、PVD等的任何适合的沉积工艺形成的氧化物层。在一些实施例中，填充结构500能够包括一个或多个气隙。在一些实施例中，沟道插塞(图中未示出)能够形成于填充结构600的顶部上。沟道插塞能够与沟道层500接触。沟道插塞的材料能够包括任何适合的导电材料，诸如Si、W等。能够通过使用任何适合的沉积工艺以及随后的化学机械平坦化(CMP)工艺来形成沟道插塞。
如图1中示出的，方法继续至操作S112，其中，能够在交替层堆叠体中形成多个缝隙。如图5中示出的，每一个缝隙700能够垂直穿过交替层堆叠体200，并且在沟道结构的两个阵列之间基本成直线横向延伸。能够通过在交替层堆叠体200之上形成掩膜层并且使用例如光刻来对掩膜进行构图以在构图的掩膜层中形成对应于多个缝隙的开口来形成多个缝隙700。能够执行适合的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除交替层堆叠体200的由开口暴露的部分，直至多个缝隙700暴露衬底100。能够在形成多个缝隙之后去除掩膜层。
在一些实施例中，能够通过使用诸如穿过缝隙700的热扩散和/或离子注入的任何适合的掺杂工艺来在每一个缝隙700的底部形成掺杂区(图中未示出)。掺杂区中的掺杂剂能够是任何适合的N+或P+离子。在在随后的工艺中在每一个缝隙700中形成导电壁之后，每一个导电壁的较下端能够与对应的掺杂区接触。应当理解，根据一些实施例，掺杂区能够形成于较早的制造阶段，例如，在形成多层栅极结构之前。
如图1中示出的，方法继续至操作S114，其中，能够去除交替层堆叠体200中的多个电介质层220以形成多个水平沟槽230。如图6中示出的，多个水平沟槽230能够在水平方向上延伸。应当注意，于此使用的术语“水平的/水平地”意指名义上平行于衬底的横向表面(lateral surface)。
在一些实施例中，交替层堆叠体200中的电介质层220用作牺牲层，并且被使用任何适合的蚀刻工艺去除，蚀刻工艺例如是各向同性干法蚀刻或湿法蚀刻。相对于导电层210的材料，蚀刻工艺能够对电介质层220的材料具有充分高的蚀刻选择性，使得蚀刻工艺能够对导电层210具有最小的影响。各向同性干法蚀刻和/或各向同性湿法蚀刻能够沿各个方向去除电介质层220，以暴露每一个导电层210的顶部表面和底部表面。这样，然后能够在相邻导电层210之间形成多个水平沟槽230。
在一些实施例中，电介质层220包括氧化硅，且中间金属电介质去除能够是各向同性湿法蚀刻工艺。各向同性湿法蚀刻的蚀刻剂包括稀释的HF。在一些实施例中，电介质层220包括氮化硅，且各向同性湿法蚀刻的蚀刻剂包括磷酸，诸如H3PO4。
在去除电介质层220之后，能够通过使用任何适合的清洁工艺来清洁多个缝隙700和多个水平沟槽230。例如，能够执行湿法蚀刻清洁工艺来去除缝隙700底部处的本地氧化物，并且能够执行干法蚀刻清洁工艺来去除缝隙的侧壁上的副产品和聚合物。在清洁工艺之后，能够通过多个水平沟槽230暴露导电层210的顶部表面212和底部表面214，以及原始由电介质层220围绕的功能层310的外侧壁的部分，如图6中示出的。
如图1中示出的，在一些实施例中，在操作S114之后，方法可选地直接进行至操作S118(选项A)，其中，能够形成绝缘层以覆盖多个导电层的暴露的表面和功能层的暴露的表面。绝缘层能够用作用于隔离相应的导电层(例如，也称为字线或栅极电极)的栅极电介质层。
如图7中示出的，在一些实施例中，能够将绝缘层240形成为以一种或多种适合的绝缘材料来覆盖多个导电层210的暴露的表面以及功能层400的暴露的表面。例如，能够利用诸如CVD、PVD、和/或ALD的一种或多种适合的沉积工艺来将该一种或多种绝缘材料从缝隙700沉积到水平沟槽230中。
在一些实施例中，绝缘层240的该一种或多种绝缘材料能够包括提供电绝缘功能的任何适合的材料。例如，该一种或多种绝缘材料能够包括以下材料种的一种或多种：氧化硅、氮化硅、氮氧化硅、以及高k值电介质材料，高k值电介质材料诸如是氧化铝(Al2O3)、二氧化铪(HfO2)、五氧化二钽(Ta2O5)、氮化钛(TiN)等、和/或其任何适合的组合。在一些实施例中，绝缘层240能够是单个膜结构，或包括多个绝缘子层，每一个绝缘子层具有不同的绝缘材料。
在一些实施例中，能够通过氧化多个导电层210的暴露的表面来形成绝缘层240。例如，多个导电层210是多晶硅层，且能够执行干法氧氧化工艺或湿法氧氧化工艺来氧化多晶硅层的暴露的表面以形成SiO2层作为绝缘层240。在一些其它实施例中，能够通过诸如CVD、ALD等的一种或多种适合的沉积工艺来形成绝缘层240。
在一些实施例中，氮化钛膜的厚度能够在从大约1nm至大约10nm的范围中。在一些实施例中，气隙250能够形成于相邻导电层210之间的间隔中，如图7中示出的。在一些其它实施例中，相邻导电层210之间的间隔能够填充有一种或多种适合的电介质材料。
如图1中示出的，在一些实施例中，在用于形成绝缘层的操作S118之前，方法可选地进行至操作S116(选项B)，其中，能够去除功能层的由多个水平沟槽暴露的部分，使得将功能层中的CTF划分成多个段。
如图8中示出的，能够通过例如各向同性干法蚀刻或湿法蚀刻的任何适合的蚀刻工艺将功能层400的由多个水平沟槽230暴露的部分蚀刻至某深度。相对于导电层210和沟道层500的材料，蚀刻工艺能够对阻挡层410和存储层420(例如，CTF)的材料具有充分高的蚀刻选择性，使得蚀刻工艺能够对导电层210和沟道层500具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻能够去除阻挡层410和存储层420的由多个水平沟槽230暴露的部分。这样，能够在位置800切断存储层420(例如，CTF)，并将其划分成多个段，从而抑制沿存储层420的电荷横向扩展。
在划分存储层420的操作S116之后，然后能够执行操作S118以形成绝缘层240，绝缘层240要被形成为覆盖多个导电层210的暴露的表面和功能层400的暴露的表面，如图9中示出的。操作S118的详细描述能够结合图7参照以上。
应当注意，能够在操作S118之后执行任何适合的操作以进一步制造3D存储器件。例如，间隔体层(图中未示出)能够形成于多个缝隙700的侧壁上，并且导电壁(图中未示出)能够形成于多个缝隙700中的每一个中。导电壁能够用作阵列公共源，且间隔体层能够用作栅极线间隔体以提供多个栅极(例如，导电层240)与导电壁之间的电绝缘。
因而，在根据本公开的一些实施例中，提供了一种用于形成3D存储器件的方法。在公开的方法中，将沟道孔中的存储层(例如，CTF)形成为具有不平坦表面，或被进一步划分成多个段。通过这样做，能够减小或抑制沿CTF的电荷横向扩展。公开的方法能够显著提高3D存储器件的单元操作速度和数据保持性能。于此还公开了通过公开的方法制造的3D存储器件的实施例。
本公开的一方面提供了一种用于形成三维(3D)NAND存储器件的方法，所述方法包括：在衬底上形成交替层堆叠体；在所述交替层堆叠体中形成多个沟道孔，每一个沟道孔垂直穿过所述交替层堆叠体；在每一个沟道孔的侧壁上形成包括存储层的功能层，其中，所述存储层具有不平坦表面；形成沟道层以覆盖每一个沟道孔中的所述功能层；以及形成填充结构以覆盖所述沟道层并填充每一个沟道孔。
在一些实施例中，所述方法还包括将所述存储层划分成多个段。
在一些实施例中，形成所述交替层堆叠体包括：在所述衬底上形成多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
在一些实施例中，所述方法还包括：在形成所述功能层之前，蚀刻所述电介质层的由所述沟道孔暴露的部分，以在每一个沟道孔的所述侧壁上形成多个凹口。
在一些实施例中，所述方法还包括：形成缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；经所述缝隙去除所述交替层堆叠体中的所述电介质层，以形成多个水平沟槽；以及形成绝缘层以覆盖所述导电层和所述功能层的暴露的表面。
在一些实施例中，所述方法还包括：在形成所述绝缘层之前，去除所述功能层的由所述多个水平沟槽暴露的部分，以将所述存储层划分成多个段。
在一些实施例中，所述方法还包括：在形成所述缝隙之后，在所述缝隙以下在所述衬底中形成掺杂区；在形成所述绝缘层之后，去除所述绝缘层的在所述缝隙的底部的部分，以暴露所述掺杂区；以及在所述缝隙中形成导电壁，以使得所述导电壁与所述掺杂区电接触。
在一些实施例中，所述方法还包括：在形成所述功能层之前，在每一个沟道孔的所述侧壁上形成多个凹口。
在一些实施例中，形成所述功能层包括：在每一个沟道孔的所述侧壁上形成阻挡层，用于在操作期间阻隔电子电荷的流出；在所述阻挡层的表面上形成所述存储层，用于在操作期间存储电子电荷；以及在所述存储层的表面上形成隧穿层，用于在操作期间使电子电荷遂穿。
在一些实施例中，形成所述阻挡层包括：将所述阻挡层形成为覆盖每一个沟道孔的所述侧壁，使得所述阻挡层包括多个第一角，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口。
在一些实施例中，形成所述存储层包括：将所述存储层形成为覆盖所述阻挡层，使得所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角。
在一些实施例中，形成所述隧穿层包括：将所述隧穿层形成为覆盖所述存储层，使得所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
本公开的另一方面提供了一种三维(3D)NAND存储器件，所述器件包括：交替层堆叠体，设置在衬底上；多个沟道孔，在所述交替层堆叠体中，每一个沟道孔垂直穿过所述交替层堆叠体；功能层，设置在每一个沟道孔的侧壁上，所述功能层包括存储层，所述存储层具有不平坦表面；沟道层，设置为覆盖每一个沟道孔中的所述功能层；以及填充结构，设置为覆盖所述沟道层并填充每一个沟道孔。
在一些实施例中，所述存储层包括多个划分的段。
在一些实施例中，所述交替层堆叠体包括：多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
在一些实施例中，所述交替层堆叠体包括：由绝缘层覆盖的多个导电层；以及相邻导电层之间的多个气隙。
在一些实施例中，所述器件还包括：缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；掺杂区，在所述衬底中并位于与所述缝隙相邻处；以及导电壁，在所述缝隙中并且与所述掺杂区接触。
在一些实施例中，所述功能层包括：阻挡层，设置在每一个沟道孔的所述侧壁上并被配置为在操作期间阻隔电子电荷的流出；所述存储层，设置在所述阻挡层的表面上并被配置为在操作期间存储电子电荷；以及隧穿层，设置在所述存储层的表面上并被配置为在操作期间容许电子电荷的隧穿。
在一些实施例中，所述阻挡层包括多个第一角，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口；所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角；以及所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
在一些实施例中，所述阻挡层包括Al2O3子层和SiO2子层；所述存储层包括第一SiN子层、第一SiON子层、第二SiN子层、第二SiON子层、以及第三SiN子层；以及所述隧穿层包括第一SiO子层、第一SiON子层、第二SiON子层、第三SiON子层、以及第二SiO子层。
基于本公开的说明书、权利要求、以及图样，本领域技术人员能够理解本公开的其它方面。
特定实施例的前述描述将如此充分地揭露本公开的总体特性，以致其他人通过应用本领域技术人员的知识，在没有不适当的试验的情况下，能够容易地修改和/或适应该特定实施例的各种应用，而不脱离本公开的总体概念。因此，基于于此陈述的教导和指导，意图该适应和修改在公开的实施例的等同的意义和范围内。应当理解，于此的措词和术语是用于描述目的，而不是限制，使得本说明书的术语或措词应由本领域技术人员基于该教导和指导来进行解释。
以上已经借助于示例实施特定功能及其关系的功能构件块描述了本公开的实施例。为描述方便，于此任意限定了这些功能构件块的边界。能够限定替代边界，只要适合地执行了指定功能及其关系就行。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部示范性实施例，并且从而不是意在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受到任何上述示范性实施例的限制，而仅仅应当被根据以下权利要求及其等同物限定。

Claims (20)

1.一种用于形成三维(3D)NAND存储器件的方法，包括：
在衬底上形成交替层堆叠体；
在所述交替层堆叠体中形成多个沟道孔，每一个沟道孔垂直穿过所述交替层堆叠体；
在每一个沟道孔的侧壁上形成包括存储层的功能层，其中，所述存储层具有不平坦表面；
形成沟道层以覆盖每一个沟道孔中的所述功能层；以及
形成填充结构以覆盖所述沟道层并填充每一个沟道孔。
2.如权利要求1所述的方法，还包括：
将所述存储层划分成多个段。
3.如权利要求1所述的方法，其中，形成所述交替层堆叠体包括：
在所述衬底上形成多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
4.如权利要求3所述的方法，还包括：
在形成所述功能层之前，蚀刻所述电介质层的由所述沟道孔暴露的部分，以在每一个沟道孔的所述侧壁上形成多个凹口。
5.如权利要求4所述的方法，还包括：
形成缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；
经所述缝隙去除所述交替层堆叠体中的所述电介质层，以形成多个水平沟槽；以及
形成绝缘层以覆盖所述导电层和所述功能层的暴露的表面。
6.如权利要求5所述的方法，还包括：
在形成所述绝缘层之前，去除所述功能层的由所述多个水平沟槽暴露的部分，以将所述存储层划分成多个段。
7.如权利要求5所述的方法，还包括：
在形成所述缝隙之后，在所述缝隙以下在所述衬底中形成掺杂区；
在形成所述绝缘层之后，去除所述绝缘层的在所述缝隙的底部的部分，以暴露所述掺杂区；以及
在所述缝隙中形成导电壁，以使得所述导电壁与所述掺杂区电接触。
8.如权利要求1所述的方法，还包括：
在形成所述功能层之前，在每一个沟道孔的所述侧壁上形成多个凹口。
9.如权利要求8所述的方法，其中，形成所述功能层包括：
在每一个沟道孔的所述侧壁上形成阻挡层，用于在操作期间阻隔电子电荷的流出；
在所述阻挡层的表面上形成所述存储层，用于在操作期间存储电子电荷；以及
在所述存储层的表面上形成隧穿层，用于在操作期间使电子电荷遂穿。
10.如权利要求9所述的方法，其中，形成所述阻挡层包括：
将所述阻挡层形成为覆盖每一个沟道孔的所述侧壁，使得所述阻挡层包括多个第一角，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口。
11.如权利要求10所述的方法，其中，形成所述存储层包括：
将所述存储层形成为覆盖所述阻挡层，使得所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角。
12.如权利要求11所述的方法，其中，形成所述隧穿层包括：
将所述隧穿层形成为覆盖所述存储层，使得所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
13.一种三维(3D)NAND存储器件，包括：
交替层堆叠体，设置在衬底上；
多个沟道孔，在所述交替层堆叠体中，每一个沟道孔垂直穿过所述交替层堆叠体；
功能层，设置在每一个沟道孔的侧壁上，其中，所述功能层包括存储层，所述存储层具有不平坦表面；
沟道层，设置为覆盖每一个沟道孔中的所述功能层；以及
填充结构，设置为覆盖所述沟道层并填充每一个沟道孔。
14.如权利要求13所述的器件，其中：
所述存储层包括多个划分的段。
15.如权利要求13所述的器件，其中，所述交替层堆叠体包括：
多个导电层/电介质层对，每一个导电层/电介质层对包括导电层和电介质层。
16.如权利要求13所述的器件，其中，所述交替层堆叠体包括：
由绝缘层覆盖的多个导电层；以及
多个在相邻导电层之间的气隙。
17.如权利要求13所述的器件，还包括：
缝隙，所述缝隙垂直穿过所述交替层堆叠体并在水平方向上延伸；
掺杂区，在所述衬底中并位于与所述缝隙相邻处；以及
导电壁，在所述缝隙中并且与所述掺杂区接触。
18.如权利要求13所述的器件，所述功能层包括：
阻挡层，设置在每一个沟道孔的所述侧壁上并被配置为在操作期间阻隔电子电荷的流出；
所述存储层，设置在所述阻挡层的表面上并被配置为在操作期间存储电子电荷；以及
隧穿层，设置在所述存储层的表面上并被配置为在操作期间容许电子电荷的隧穿。
19.如权利要求18所述的器件，其中：
所述阻挡层包括多个第一角，所述多个第一角对应于每一个沟道孔的所述侧壁上的所述多个凹口；
所述存储层包括多个第二角，所述多个第二角对应于所述阻挡层的所述多个第一角；以及
所述隧穿层包括多个突起，每一个突起对应于每一个沟道孔的所述侧壁上的凹口。
20.如权利要求18所述的器件，其中：
所述阻挡层包括Al2O3子层和SiO2子层；
所述存储层包括第一SiN子层、第一SiON子层、第二SiN子层、第二SiON子层、以及第三SiN子层；以及
所述隧穿层包括第一SiO子层、第一SiON子层、第二SiON子层、第三SiON子层、以及第二SiO子层。
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