CN111971795A - 三维存储器器件及其制造方法 - Google Patents

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CN111971795A
CN111971795A CN202080001483.0A CN202080001483A CN111971795A CN 111971795 A CN111971795 A CN 111971795A CN 202080001483 A CN202080001483 A CN 202080001483A CN 111971795 A CN111971795 A CN 111971795A
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China
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layer
gate line
stack
substrate
memory device
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张坤
周文犀
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Abstract

提供了三维(3D)NAND存储器器件和方法。在一个方面中，3D NAND存储器器件包括衬底、层堆叠体、存储器单元、半导体层、接触结构和栅线缝隙结构。衬底包括掺杂区。层堆叠体形成在衬底之上。存储器单元穿过层堆叠体形成在衬底之上。半导体层形成在掺杂区和延伸穿过层堆叠体的沟道层的侧面部分上。接触结构电接触掺杂区。在栅线缝隙结构中填充电介质材料。在栅线缝隙结构中通过电介质材料形成气隙。

Description

三维存储器器件及其制造方法
技术领域
本申请涉及半导体技术领域，并且具体地，涉及三维(3D)存储器器件及其制造方法。
背景技术
NAND存储器是一种不需要电力来保持所存储数据的非易失性类型的存储器。消费电子、云计算和大数据的增长的需求带来了对更大容量和更好性能的NAND存储器的持续需要。随着常规的二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在扮演着重要角色。3D NAND存储器在单个芯片中使用多个堆叠层以实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
3D NAND结构构建在衬底(例如，硅晶片)上。在制造工艺中，在衬底上形成许多层以形成层堆叠体。当多个层(例如氧化硅层、氮化硅层、多晶体硅(多晶硅)层和/或原硅酸四乙酯(TEOS)层)堆叠在彼此顶上时，应力可能在晶片中累积并导致晶片弯曲。其他的制造工艺(例如，刻蚀、填充和热处理)可能进一步加剧应力和晶片弯曲问题。这可能导致下层特征的对准不良。当晶片弯曲超过一定限度时，可能发生操作困难和成品率问题。
所公开的方法和系统旨在解决上面阐述的一个或多个问题和其他问题。
发明内容
在本公开的一个方面中，一种3D NAND存储器器件包括具有掺杂区的衬底、层堆叠体、存储器单元、半导体层、接触结构和栅线缝隙结构。层堆叠体形成在衬底之上。存储器单元穿过层堆叠体形成在衬底之上。半导体层形成在掺杂区和延伸穿过层堆叠体的沟道层的侧面部分上。接触结构电接触掺杂区。栅线缝隙结构穿过层堆叠体形成以将存储器单元分成块。在栅线缝隙结构中的每个中填充电介质材料。一个或多个气隙通过电介质材料形成在一个或多个所述栅线缝隙中。
在本公开的另一方面中，一种用于3D NAND存储器器件的制造方法包括：在衬底的掺杂区之上形成层堆叠体，在掺杂区之上穿过层堆叠体形成存储器单元，在掺杂区和延伸穿过层堆叠体的沟道层的侧面部分上形成半导体层，形成电接触掺杂区的接触结构，穿过层堆叠体形成栅线缝隙结构以将存储器单元分成块，以及由电介质材料填充栅线缝隙结构中的每个。一个或多个气隙通过电介质材料形成在一个或多个所述栅线缝隙结构中。
在本公开的另一方面中，一种用于3D NAND存储器器件的制造方法包括：在第一衬底之上形成层堆叠体，修整层堆叠体以形成阶梯结构，形成沟道层，形成栅线缝隙结构，以及用填充材料填充栅线缝隙结构以形成气隙。气隙的最大宽度等于或大于使用测量结果或估计结果获得的值。层堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质材料，并且第二堆叠层包括第二电介质材料。沟道层和栅线缝隙结构沿着近似垂直于第一衬底的方向延伸穿过层堆叠体。
本领域技术人员根据本公开的说明书、权利要求和附图可以理解本公开的其他方面。
附图说明
图1和图2示意性地示出了根据本公开的实施例的示例性制造工艺中的三维(3D)阵列器件的截面图；
图3和图4示意性地示出了根据本公开的实施例的在形成沟道孔之后的图2中所示的3D阵列器件的俯视图和截面图；
图5和图6示意性地示出了根据本公开的实施例的在形成栅线缝隙之后的图3和图4中所示的3D阵列器件的俯视图和截面图；
图7和图8示意性地示出了根据本公开的实施例的在某些制造步骤之后的图5和图6中所示的3D阵列器件的截面图；
图9A、图9B和图9C示意性地示出了根据本公开的实施例的在形成气隙之后的图8中所示的3D阵列器件的截面图；
图10和图11示意性地示出了根据本公开的实施例的在形成某些触点之后的图9A中所示的3D阵列器件的截面图；
图12-17示意性地示出了根据本公开的实施例的在图11所示的3D阵列器件与外围器件键合之后的3D存储器器件的截面图；
图18示出了根据本公开的实施例的3D存储器器件的制造的示意性流程图；
图19和图20示意性地示出了根据本公开的实施例的示例性制造工艺中的另一3D阵列器件的截面图；
图21和图22示意性地示出了根据本公开的实施例的在形成沟道孔和栅线缝隙之后的图19和图20中所示的3D阵列器件的俯视图和截面图；
图23A、图23B和图23C示意性示出了根据本公开的实施例的在形成气隙之后的图21和图22中所示的3D阵列器件的截面图；
图24示意性地示出了根据本公开的实施例的在形成某些触点之后的图23A中所示的3D阵列器件的截面图；
图25示意性地示出了根据本公开的实施例的外围器件的截面图；
图26示意性地示出了根据本公开的实施例的在图24所示的3D阵列器件与图25所示的外围器件键合之后的另一3D存储器器件的截面图；
图27和图28示意性地示出了根据本公开的实施例的示例性制造工艺中的另一3D阵列器件的截面图；
图29和图30示意性地示出了根据本公开的实施例的在形成沟道孔和栅线缝隙之后的图27和图28中所示的3D阵列器件的俯视图和截面图；
图31A、图31B和图31C示意性示出了根据本公开的实施例的在形成气隙之后的图29和图30中所示的3D阵列器件的截面图；
图32示意性地示出了根据本公开的实施例的在形成某些触点之后的图31A中所示的3D阵列器件的截面图；
图33示意性地示出了根据本公开的实施例的另一外围器件的截面图；以及
图34示意性地示出了根据本公开的实施例的在图32所示的3D阵列器件与图33所示的外围器件键合之后的另一3D存储器器件的截面图。
具体实施方式
下面将参考附图对本公开的实施例中的技术方案进行描述。在可能的情况下，在所有附图中将使用相同的附图标记来表示相同或相似的部件。显然，所描述的实施例仅仅是本公开的一些实施例而不是全部实施例。在各种实施例中的特征可以交换和/或组合。本领域技术人员基于本公开的实施例在没有创造性劳动的情况下所获得的其他实施例也将落入本公开的范围内。
图1-11示意性地示出了根据本公开的实施例的示例性3D阵列器件100的制造工艺。在图1-11中，截面图是在Y-Z平面中，并且俯视图是在X-Y平面中。如图1所示，3D阵列器件100包括衬底110。
在一些实施例中，衬底110可以包括单晶硅层。在一些其他实施例中，衬底110可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅、III-V族化合物(例如，砷化镓(GaAs)或磷化铟(InP))等。在一些其他实施例中，衬底110可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。作为示例，衬底110包括未掺杂或轻掺杂的单晶硅层。在一些其他实施例中，衬底110可以用p型或n型掺杂剂不同地掺杂。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110可以还包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像处理多晶硅衬底一样处理衬底110。
在一些实施例中，衬底110的顶部部分可以经由离子注入和/或扩散由n型掺杂剂掺杂，以形成掺杂区111。例如，掺杂区111的掺杂剂可以包括磷(P)、砷(As)和/或锑(Sb)。如图1所示，覆盖层120可以沉积在掺杂区111之上。覆盖层120可以是牺牲层，并且可以包括单层、多层或合适的复合层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一个或多个。覆盖层120可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积。在一些其他实施例中，覆盖层120可以包括例如氧化铝的另一种材料。
在覆盖层120之上，可以沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。例如，牺牲层130可以是单晶硅或多晶硅，其可以通过CVD和/或PVD工艺沉积。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130之后，可以形成层堆叠体140。层堆叠体140包括多对堆叠层141和142，例如，堆叠层141和142彼此交替地堆叠。例如，层堆叠体可以包括64对、128对或多于128对的堆叠层141和142。
在一些实施例中，堆叠层141和142可以分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。交替的堆叠层141和142可以经由CVD、PVD、ALD或其组合来沉积。用于堆叠层141和142的示例性材料分别包括氧化硅和氮化硅。氧化硅层可以用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可以刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。
参考图2，可以基于层堆叠体140通过阶梯形成工艺形成阶梯结构。在阶梯形成工艺中可以使用任何合适的刻蚀工艺(包括干法刻蚀和/或湿法刻蚀工艺)。可以通过刻蚀工艺来修整层堆叠体140以形成阶梯结构。例如，如图2所示，层堆叠体140的阶梯结构的高度可以沿着Y方向以阶梯方式增加。形成电介质层121以覆盖阶梯结构。
图3和图4示意性地示出了根据本公开的实施例的在形成沟道孔150并且然后用层结构填充之后的3D阵列器件100的俯视图和截面图。在本公开的图3和图4以及其他图中示出的沟道孔150的数量、尺寸和布置仅是示例性的并且用于描述目的，尽管根据本公开的各种实施例，任何适当的数量、尺寸和布置都可以用于所公开的器件100。
沟道孔150被配置成在Z方向或在近似垂直于衬底110的方向上延伸，并在X-Y平面中形成预定图案的阵列。图4中所示的截面图是沿图3的线AA’截取的。图4仅示出了处于Y-Z平面中的截面图中的图3的沟道孔150中的一些。
沟道孔150可以通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可以执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有延伸穿过层堆叠体140、牺牲层130、覆盖层120并且部分地穿透掺杂区111的圆柱形状或柱形状。在形成沟道孔150之后，可以在沟道孔的侧壁和底部上沉积功能层151。功能层151可以包括在沟道孔的侧壁和底部上以阻挡电荷流出的阻挡层152、在阻挡层152的表面上以在3D阵列器件100的操作期间存储电荷的电荷捕获层153、以及在电荷捕获层153的表面上的隧道绝缘层154。阻挡层152可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。电荷捕获层153可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层154可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。
在一些实施例中，功能层151可以包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施例中，功能层151可以具有不同于ONO配置的结构。例如，功能层151可以包括氧化硅层、氮化硅层和另一氧化硅层。
如图4所示，阻挡层152可以是例如沉积在沟道孔150的侧壁上的氧化硅层。电荷捕获层153可以是例如沉积在阻挡层152上的氮化硅层。隧道绝缘层154可以是例如沉积在电荷捕获层153上的另一氧化硅层。沟道层155(也称为“半导体沟道”)可以是例如沉积在隧道绝缘层154上的多晶硅层。在一些其他实施例中，沟道层155可以包括非晶硅。与沟道孔类似，沟道层155也延伸穿过层堆叠体140并且进入掺杂区111中。如图4所示，每一功能层151的一部分被配置在堆叠层141和142中的一个的一部分与沟道层155中的一个的一部分之间。阻挡层152、电荷捕获层153、隧道绝缘层154及沟道层155可以通过例如CVD、PVD、ALD或这些工艺中的两种或更多种的组合来沉积。在形成沟道层155之后，可以用氧化物材料156填充沟道孔150。
在上述工艺中，在形成阶梯结构之后，刻蚀沟道孔150。在一些其他实施例中，可以在阶梯形成工艺之前形成沟道孔150。例如，在如图1所示制造层结构140之后，可以形成沟道孔150，并且然后可以沉积功能层151和沟道层155。在用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺以形成如图4所示的阶梯结构。
在一些其他实施例中，层堆叠体140可以被称为第一层堆叠体。在制造阶梯形式的层堆叠体140(即，第一层堆叠体)并且制造具有功能层151和沟道层155的沟道孔150之后，阶梯形式的第二层堆叠体(未示出)可以制作在层堆叠体140之上。可以形成与沟道孔150对准的沟道孔，并且功能层和沟道层可以沉积在第二层堆叠体中。第二层堆叠体的每个沟道层可以与对应的沟道层155对准并且电连接到该对应的沟道层155。以类似的方式，第三或更多层堆叠体可以形成在第二层堆叠体之上。这样，可以在衬底110之上形成并集成多层堆叠体，并且可以倍增3D阵列器件100的存储容量。在以下描述中，层堆叠体140用于说明器件100的结构和制造方法。
图5和图6示意性地示出了根据本公开的实施例的在形成栅线缝隙160之后的3D阵列器件100的俯视图和截面图。图6中所示的截面图是沿图5的线BB’截取的。3D阵列器件100可以具有配置在层堆叠体140中或驻留在层堆叠体140中的大量NAND存储器单元。层堆叠体140可以被划分为多个存储块。在一些实施例中，属于存储块的NAND存储器单元可以在块擦除操作中一起被重置。图5中所示的沟道孔可以形成示例性存储块，示例性存储块通过栅线缝隙160与其他存储块区(未示出)分开，该栅线缝隙也可以被称为栅线缝隙结构160。例如，图5和图6中所示的一对栅线缝隙160在其间限定了一个块。在一些其他实施例中，一个或多个附加的栅线缝隙可以形成在一对栅线缝隙160之间。
当层堆叠体140形成有沉积在彼此之上的多个堆叠层141和142时，引入了应力，该应力导致晶片弯曲。阶梯形成工艺加上沟道孔的填充工艺可以使晶片进一步弯曲。由于弯曲的晶片引起对准问题，并且甚至引起成品率问题，因此非常期望减小膜应力和晶片弯曲。
在3D阵列器件100的制造期间，可以测量晶片弯曲，尤其是在制作阶梯结构并且形成沟道孔150之后。可以使用光学方法直接检测晶片弯曲。在一些实施例中，可以光学地检测3D阵列器件100的最低点和最高点，并且可以使用测量结果来计算晶片弯曲。在一些实施例中，在将晶片弯曲量化之后，可以确定Y-Z平面中的位置、尺寸、轮廓以及栅线缝隙160的填充，以减小晶片弯曲。
在一些其他实施例中，在制造工艺期间不直接测量晶片弯曲。相反，可以使用其他数据和先前记录来确定晶片弯曲。其他数据可以包括所使用的材料、所执行的工艺、以及除了晶片弯曲检测的测量数据之外的测量数据。先前记录可以包括先前获得的测量结果和弯曲减小解决方案。
在一些实施例中，栅线缝隙160的尺寸和形状可以相同或相似。在一些其他实施例中，栅线缝隙160的尺寸和形状可以不同地布置以减小晶片弯曲。例如，一个缝隙的最大缝隙宽度可以不同于沿着Y方向的另一个缝隙的最大缝隙宽度。
栅线缝隙160可以通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。如图6所示，栅线缝隙160可以延伸穿过层堆叠体140，并在Z方向或在近似垂直于衬底110的方向上到达或部分穿透牺牲层130。因此，在栅线缝隙160的底部，牺牲层130被暴露。然后，通过CVD、PVD、ALD或这些工艺中的两种或更多种的组合，可以在栅线缝隙160的侧壁和底部上沉积间隙壁层(未示出)。间隙壁层被配置为保护堆叠层141和142，并且可以包括例如氧化硅和氮化硅。
在沉积间隙壁层之后，可以执行选择性刻蚀，使得通过干法刻蚀或干法刻蚀和湿法刻蚀的组合来去除间隙壁层在缝隙的底部处的部分。因此，牺牲层130再次被暴露。然后，可以执行选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)以去除牺牲层130。牺牲层130的去除产生空腔并暴露覆盖层120和形成在沟道孔150中的阻挡层152的底部。接着，可以执行多个选择性刻蚀工艺(例如，多个选择性湿法刻蚀工艺)以相继去除阻挡层152、电荷捕获层153和隧道绝缘层154的暴露部分，这暴露了沟道层155的底侧部分。
在一些实施例中，覆盖层120可以是氧化硅。然后，当功能层151的底部部分被刻蚀掉时，可以去除覆盖层120。在一些其他实施例中，覆盖层120可以包括除了氧化硅或氮化硅之外的材料。然后，覆盖层120可以通过一个或多个附加的选择性刻蚀工艺来去除。覆盖层120的去除暴露了掺杂区111的顶表面。
因此，在上述刻蚀工艺之后，在通过刻蚀掉牺牲层130和覆盖层120而留下的空腔中暴露掺杂区111和沟道层155的靠近沟道孔150的底部的侧面部分。该空腔可以由半导体材料(例如，多晶硅)填充，以例如通过CVD和/或PVD沉积工艺形成半导体层131。半导体层131可以是n掺杂的。半导体层131可以形成在掺杂区111的暴露表面上和沟道层155的侧壁或侧面部分上，并且可以电连接到掺杂区111和沟道层155。
在一些其他实施例中，可以执行选择性外延生长，使得在掺杂区111的暴露表面上生长单晶硅层，并且在沟道层155的暴露表面上生长多晶硅层。这样，半导体层131可以包括单晶硅和多晶硅的邻接层。
当刻蚀功能层151和覆盖层120的底部部分时，一些间隙壁层可以被刻蚀掉，并且剩余的间隙壁层可以保留在栅线缝隙160的侧壁上，以保护堆叠层141和142。在形成半导体层131之后，可以在选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)中去除剩余的间隙壁层。在一些实施例中，与侧壁接触的最内部间隙壁层是氮化硅。因为堆叠层142也是氮化硅层，所以最内部间隙壁层和氮化硅层142可以在刻蚀工艺期间一起被去除，在堆叠层141之间留下空腔143，如图7所示。
之后，可以生长导电材料(例如钨(W))以填充因去除堆叠层142而留下的空腔143，从而在堆叠层141之间形成导体层144。也就是说，导体层144替换堆叠层142，并且层堆叠体140现在包括交替的电介质堆叠层141与导体层144，如图8所示。在一些实施例中，在空腔143中沉积金属W之前，可以沉积高k电介质材料(例如，氧化铝)的电介质层145，接着沉积导电材料(例如氮化钛)(未示出)的层。然后，可以沉积金属W以形成导体层144。CVD、PVD、ALD或这些工艺中的两种或更多种的组合可以用于沉积工艺中。在一些其他实施例中，可以使用另一导电材料(例如钴(Co)、铜(Cu)、铝(Al)、掺杂硅或其任何组合)来形成导体层144。
沟道孔150中的每个功能层151的一部分在导体层144中的一个的一部分与沟道孔150中的沟道层155的一部分之间。每个导体层144被配置为沿着Y方向或在X-Y平面中电连接NAND存储器单元的一行或多行，并且被配置作为3D阵列器件100的字线。形成在沟道孔150中的沟道层155被配置为沿着Z方向电连接NAND存储器单元的列或串，并且被配置作为3D阵列器件100的位线。这样，在X-Y平面中沟道孔150中的功能层151的一部分(作为NAND存储器单元的一部分)布置在导体层144与沟道层155之间，即，在字线和位线之间。导体层144的围绕沟道孔150的一部分的部分用作NAND存储器单元的控制栅极或栅极电极。图8中描绘的3D阵列器件100可以被认为包括NAND单元串(这样的串也被称为“NAND串”)的2D阵列。每一NAND串含有多个NAND存储器单元且朝向衬底110垂直延伸。NAND串形成NAND存储器单元的3D阵列。
在一些实施例中，在形成导体层144之后，可以测量3D阵列器件100的晶片弯曲，并且可以使用栅线缝隙160的填充来减小晶片弯曲。在一些其他实施例中，可以使用可用数据和先前记录来估计晶片弯曲，而无需对晶片弯曲进行直接测量。可以用于弯曲估计的数据可以包括所使用的材料、所执行的工艺和除了晶片弯曲检测的测量数据之外的测量数据。先前记录可以包括先前获得的测量数据和弯曲减小解决方案。
栅线缝隙160可以填充有电介质材料164，包括例如氧化硅、氮化硅、另一种电介质材料、或这些材料中的两种或更多种的组合。在填充工艺期间，可以在电介材料164中形成气隙，如图9A到图9C中所示。在各种实施例中，气隙可以由填充在对应的栅线缝隙内的电介质材料包围，或由电介质材料连同对应的栅线缝隙的一个或多个侧壁包围。
可以基于对晶片弯曲的测量结果或估计结果来设计和配置气隙的位置、尺寸、数量和形状，以减小晶片弯曲。在一些实施例中，可以使用测量结果或估计结果来计算晶片弯曲的状态。然后，可以基于晶片弯曲状态计算或获得宽度值。气隙在Y方向上的最大宽度可以被配置为等于或大于宽度值，以减小晶片弯曲。例如，气隙的最大宽度可以等于或大于Y方向上的栅线缝隙宽度的一半。
在各种实施例中，可以调整气隙在Z方向上的延伸范围以减小晶片弯曲。例如，如图9A所示，气隙161可以在近似垂直于衬底110的方向上延伸，其中气隙161的底部靠近栅线缝隙160的底部，并且气隙161的顶部靠近栅线缝隙160的顶部。
在另一示例中，如图9B所示，气隙162可以形成并位于栅线缝隙160的上部，并沿近似垂直于衬底110的方向延伸。
在又一示例中，如图9C所示，气隙163可以形成并位于栅线缝隙160的下部，并沿近似垂直于衬底110的方向延伸。
在又一示例中，多个气隙(未示出)可以形成在栅线缝隙160中。例如，两个气隙(未示出)可以分别形成在栅线缝隙160的上部部分和下部部分中，并且在近似垂直于衬底110的方向上延伸。
因此，气隙可以形成在相同栅线缝隙或不同栅线缝隙的中部、上部(顶部)和/或下部(底部)部分周围的位置处，并且在相同或不同栅线缝隙内形成有相同或不同的形状和/或尺寸，以用于晶片弯曲减小。
在一些实施例中，当栅线缝隙160被电介质材料164填充时，气隙(例如，气隙161、162或163)可以以相同或相似的方式形成为具有相同或相似的位置、形状和尺寸。在一些实施例中，当栅线缝隙160被电介质材料164填充时，气隙可以以不同的方式形成为具有不同位置、形状和/或尺寸。
例如，3D阵列器件100可以具有类似于图9A的气隙161的一些气隙和类似于图9B的气隙162或图9C的气隙163的一些气隙。在一些实施例中，在栅线缝隙160被电介质材料164填充之后，一些栅线缝隙可以具有气隙(例如，气隙161、162和/或163)，而一些栅线缝隙可以不具有气隙或具有比气隙161-163小得多或以其他方式与气隙161-163不同的气隙。例如，在一些实施例中，一个栅线缝隙160可以具有气隙161，而另一个栅线缝隙160可以不具有气隙或仅具有微小的气隙，例如，气隙的宽度小于气隙161在Y方向上的宽度的十分之一。
当栅线缝隙160被电介质材料164(例如，氧化硅或氮化硅)填充时，可以通过控制沉积工艺来形成气隙。形成气隙的示例性方法是夹断沉积。CVD、PVD、ALD或这些工艺中的两种或更多种的组合可以用于填充工艺中。例如，可以以相对慢的沉积速率在栅线缝隙160的侧壁和底部上生长氧化物材料。在栅线缝隙160的底部处的氧化物材料的厚度达到一定值之后，可以增加沉积速率。由于沉积速率在靠近缝隙开口的侧壁区处可能比在远离缝隙开口的侧壁区处大，所以在填充栅线缝隙内部的大缝隙部分之前，栅线缝隙160可以在缝隙开口处被“关闭”或完全被电介质材料填充。这样，可以形成与气隙161类似的气隙。
为了在栅线缝隙的上部部分中形成类似于气隙162的气隙，可以以相对慢的沉积速率在栅线缝隙160的侧壁和底部上生长氧化物材料。在沉积期间，如果在下部部分中形成气隙，则可以执行干法刻蚀工艺以去除一些氧化物材料，以允许连续沉积氧化物材料，直到栅线缝隙160的下部部分被氧化物材料填充。此后，可以增加沉积速率以密封缝隙并形成与气隙162类似的气隙。
为了在栅线缝隙的下部部分中形成类似于气隙163的气隙，沉积速率可以首先相对慢。在栅线缝隙160的底部处的氧化物材料的厚度达到一定值之后，可以增加沉积速率。如果在形成气隙之后气隙的顶部太高，则可以执行干法刻蚀工艺以去除沉积在气隙上方的一些氧化物材料。然后沉积工艺可以以相对高的速率继续，直到再次形成气隙。如果气隙的顶部在Z方向仍然太高，则可以重复刻蚀沉积工艺，直到类似于气隙163的气隙形成。在以下描述中，气隙161将用作3D阵列器件100的制造工艺的示例。
在填充栅线缝隙160之后，可以通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围触点171和字线触点172的开口。然后通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围触点171和字线触点172的开口。形成外围触点171和字线触点172的导电材料可以包括W、Co、Cu、Al或这些材料中的两种或更多种的组合。在一些实施例中，当制造外围触点171和字线触点172时，可以在沉积另一导电材料之前沉积导电材料(例如，氮化钛)层作为接触层。
接下来，可以执行CVD或PVD工艺以在3D阵列器件100上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层121变厚。然后，可以通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围触点171和字线触点172。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的NAND串的上端且单独地寻址对应的NAND串。随后用例如W、Co、Cu、Al或这些材料中的两种或更多种的组合的导电材料填充开口，以形成过孔173、174和175。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。过孔173、174和175分别电连接到外围触点171、字线触点172和位线触点。在一些实施例中，在填充开口以形成过孔173-175之前，可以首先沉积导电材料(例如，氮化钛)层。
然后，可以沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔173-175，并进一步使电介质层121变厚，如图10所示。类似于过孔173-175的形成，制作开口，并且然后填充开口以形成用作与外围器件的互连的触点176、177和178。如图11所示，触点176-178分别电连接到过孔173-175。触点176-178可以包括W、Co、Cu、Al或这些材料中的两种或更多种的组合。在一些实施例中，在填充开口以形成触点176-178之前，可以首先沉积导电材料(例如，氮化钛)的接触层179。
图12-17示意性地示出了根据本公开的实施例的截面图中的示例性3D存储器器件190的制造工艺。3D存储器器件190可以包括图11中所示的3D阵列器件100和被配置为控制阵列器件100的外围器件180。外围器件180可以包括衬底181，该衬底可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或III-V族化合物(例如，GaAs或InP)。外围电路(例如，控制电路)(未示出)可以制造在衬底181上，并且用于促进3D存储器器件190的操作。例如，外围电路可以包括金属氧化物半导体场效应晶体管(MOSFET)，并且提供例如页缓冲器、感测放大器、列解码器和行解码器的功能器件。电介质层182、触点183和184以及过孔可以形成在衬底181之上。电介质层182可以包括一种或多种电介质材料，例如氧化硅和氮化硅。触点183和184被配置作为与3D阵列器件100的互连，并且可以包括例如W、Co、Cu、Al或其组合的导电材料。
3D阵列器件100和外围器件180可以通过倒装芯片键合方法键合。在一些实施例中，3D阵列器件100可以被翻转并变成上下倒置，其中触点176-178的顶表面在Z方向上面向下方。然后，外围器件180可以放置在3D阵列器件100下方。在进行对准步骤之后(例如，可以使触点176和178分别与触点183和184对准)，可以将3D阵列器件100和外围器件180接合并键合在一起，如图12所示。然后，层堆叠体140和外围电路(或MOSFET)被夹在衬底110与181之间。在一些实施例中，焊料或导电粘合剂可以用于将触点176与触点183键合，以及将触点178与触点184键合。这样，触点176分别电连接到触点183，并且触点178分别电连接到触点184。在完成倒装芯片键合工艺之后，3D阵列器件100和外围器件180电连通。
此后，可以通过诸如晶片研磨、干法刻蚀、湿法刻蚀、CMP或其组合的减薄工艺来减薄3D阵列器件100的衬底110。然后，可以通过沉积工艺(例如，CVD或PVD工艺)在掺杂区111之上生长电介质层112。开口113可以通过干法刻蚀工艺或干法刻蚀与湿法刻蚀工艺的组合来形成。开口113穿透电介质层112和掺杂区111，并暴露出外围触点171，如图13所示。然后，可以沉积电介质材料(例如，二氧化硅或氮化硅)以在电介质层112上方并且在开口113的侧壁和底部上形成电介质层114。可以执行诸如CVD或PVD的沉积工艺以生长电介质层114，接着执行干法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺以形成延伸穿过电介质层114和112并且部分穿过掺杂区111的开口115。
之后，可以执行刻蚀工艺(例如，干法刻蚀工艺)以去除电介质层114位于电介质层112顶部和开口113底部表面上的部分，如图15所示。开口113和115可以用导电材料(例如W、Co、Cu、Al、或其组合)填充以形成过孔191与192。过孔191和192可以用作接触结构，并且过孔191也可以被称为穿硅触点(TSC)。可以执行CVD、PVD、ALD、电镀、化学镀或其组合以形成过孔191和192。如图16所示。过孔191和192分别与外围触点171和掺杂区111电连接。在一些实施例中，在填充开口以形成过孔191和192之前，可以首先沉积导电材料(例如，氮化钛)的接触层193。
如图17所示，金属层193和194可以在沉积工艺(例如，CVD、PVD、ALD、电镀、化学镀镀或其组合)中形成。金属层193可以用作覆盖并电接触过孔191中的一个的焊盘层。金属层194将过孔192与另一过孔191电连接。然后，通过例如CVD、PVD、ALD或其组合的工艺，可以沉积电介质层116以覆盖金属层193和194以及电介质层112的暴露部分。电介质层116可以用作钝化层，其可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、TEOS或其组合。之后，可以执行刻蚀工艺(例如，干法或湿法刻蚀工艺)以去除电介质层116的一部分，从而暴露金属层193。
在一些实施例中，3D存储器器件190可以包括3D阵列器件100和与外围器件180相同或相似的多个外围器件(未示出)。在一些实施例中，3D存储器器件190可以包括外围器件180和与3D阵列器件100相同或相似的多个3D阵列器件(未示出)。在一些实施例中，当存在多个外围器件(或多个3D阵列器件)时，可以在单独的键合工艺中顺序地将多个外围器件(或3D阵列器件)与对应的3D阵列器件(或对应的外围器件)键合。在一些其他实施例中，多个外围器件(或3D阵列器件)可以在一个键合工艺中同时与对应的3D阵列器件(或对应的外围器件)键合。
在一些实施例中，3D阵列器件100和外围器件180可以集成在一起。例如，在制造外围器件180之后，可以在外围器件180的电介质层182之上制造3D阵列器件100。在制造工艺期间，可以制造某些过孔以互连3D阵列器件100与外围器件180。
图18示出了根据本公开的实施例的用于制造3D存储器器件的示意性流程图200。在211，可以在衬底的顶表面之上沉积3D阵列器件的牺牲层。衬底可以包括半导体衬底，例如单晶硅衬底。在一些实施例中，在沉积牺牲层之前，可以在衬底上沉积覆盖层。覆盖层可以包括单层或在衬底之上顺序沉积的多层。在一些实施例中，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以沉积牺牲层，而无需首先在衬底之上沉积覆盖层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，可以沉积3D阵列器件的层堆叠体。层堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。在一些实施例中，第一堆叠层可以包括第一电介质层，并且第二堆叠层可以包括与第一电介质层不同的第二电介质层。在一些实施例中，第一电介质层和第二电介质层中的一个用作牺牲堆叠层。
在212，可以执行阶梯形成工艺以修整在211形成的层堆叠体。阶梯形成工艺可以包括用于将层堆叠体转换成3D阵列器件的阶梯结构的多次刻蚀。在一些实施例中，层堆叠体的阶梯结构的高度可以沿着一个方向以阶梯方式减小。
在213，可以形成沟道孔，沟道孔延伸穿过层堆叠体和牺牲层以暴露衬底的部分。功能层和沟道层可以沉积在每个沟道孔的侧壁和底表面上。形成功能层可以包括在沟道孔的侧壁上沉积阻挡层、在阻挡层上沉积电荷捕获层、以及在电荷捕获层上沉积隧道绝缘层。沉积在隧道绝缘层上的沟道层用作半导体沟道，并且可以包括多晶硅层。
在214，可以形成3D阵列器件的栅线缝隙，该栅线缝隙垂直地延伸穿过层堆叠体并进入牺牲层，并且暴露牺牲层的部分。栅线缝隙还可以沿水平方向延伸。一些栅线缝隙可以被布置为将NAND存储器单元划分为多个存储块区。存储块区包括沟道孔区，沟道孔区包括沟道孔。在一些实施例中，可以在214直接测量晶片弯曲。在一些实施例中，通过使用先前记录和从除了直接晶片弯曲检测之外的测量获得的数据的计算来估计晶片弯曲。在一些实施例中，栅线缝隙的数量、位置、尺寸和/或轮廓可以被配置为减小晶片弯曲。例如，在通过使用先前记录和其他数据的直接测量或估计获得晶片弯曲的状态之后，可以确定或调整栅线缝隙的数量、位置、尺寸和/或轮廓，以最小化晶片弯曲。例如，可以配置附加的栅线缝隙。
在215，可以刻蚀掉牺牲层并且可以在衬底上方创建空腔。空腔暴露空腔中的功能层的阻挡层的底部部分。如果覆盖层沉积在衬底上，则它也暴露在空腔中。然后，分别通过例如一种或多种选择性刻蚀工艺刻蚀掉依次暴露在空腔中的功能层的层，包括阻挡层、电荷捕获层和隧道绝缘层。结果，可以在空腔中去除功能层的靠近衬底的部分。如果沉积覆盖层，则在刻蚀功能层的部分的工艺期间或者在另一选择性刻蚀工艺中也可以刻蚀掉覆盖层。因此，衬底的部分与沟道层的部分暴露于空腔中。
之后，可以执行沉积工艺以在空腔中生长多晶硅层。多晶硅层电接触沟道层和衬底。
在一些实施例中，层堆叠体包括两个电介质堆叠层，并且堆叠层中的一个是牺牲的。在216，可以刻蚀掉牺牲堆叠层以留下空腔，然后可以用导电材料填充空腔以形成导体层。导电材料可以包括例如W、Co、Cu或Al的金属。
在217，可以用例如氧化硅或氮化硅的电介质材料填充栅线缝隙。在一些实施例中，可以在填充工艺之前直接测量晶片弯曲。在一些实施例中，可以通过使用先前记录和从除了直接晶片弯曲检测之外的测量获得的数据的计算来估计晶片弯曲。在一些实施例中，当用填充材料填充栅线缝隙时，可以形成气隙以减小晶片弯曲。气隙可以由填充材料围绕或包围，并且在缝隙中形成预定形状。在一些实施例中，气隙的数量、位置、尺寸和/或形状可以被配置为减小晶片弯曲。例如，在通过使用先前记录和其他数据的直接测量或估计获得晶片弯曲的状态之后，可以确定气隙的数量、位置、尺寸和/或形状，以最小化晶片弯曲。
在218，可以执行刻蚀和填充工艺以形成字线触点、外围触点和电连接至字线触点和外围触点的过孔。还可以形成用于3D阵列器件与外围器件之间的互连的触点。
在219，可以执行倒装芯片键合工艺以键合3D阵列器件和外围器件或将3D阵列器件与外围器件紧固在一起。在一些实施例中，3D阵列器件可以被上下翻转并定位在外围器件上方。3D阵列器件和外围器件可以对准。例如，用于3D阵列器件的互连的触点和用于外围器件的互连的触点可以被对准，并且然后被键合。在键合工艺之后，3D阵列器件和外围器件被组合以形成3D存储器器件。
图19-24示意性地示出了根据本公开的实施例的示例性3D阵列器件300的制造工艺。在图19-24中，截面图是在Y-Z平面中，并且俯视图是在X-Y平面中。如图19所示，3D阵列器件300包括衬底310。在一些实施例中，衬底310可以包括单晶硅层。在一些其他实施例中，衬底310可以包括另一种半导体材料，例如Ge、SiGe、SiC、SOI、GOI、多晶硅、GaAs或InP。在以下描述中，作为示例，衬底310包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，衬底310的顶部部分可以经由离子注入和/或扩散由n型掺杂剂掺杂，以形成掺杂区311。如图19所示，覆盖层320可以沉积在掺杂区311之上。覆盖层320是牺牲层，并且可以包括单层或多层。例如，覆盖层320可以包括氧化硅层和氮化硅层中的一个或多个。覆盖层320可以通过CVD、PVD、ALD或这些方法中的两种或更多种的组合来沉积。在一些其他实施例中，覆盖层320可以包括例如氧化铝的另一种材料。
在覆盖层320之上，可以沉积牺牲层330。牺牲层330可以包括半导体材料或电介质材料。在以下描述中，作为示例，牺牲层330是多晶硅层。在形成牺牲层330之后，可以沉积层堆叠体340。层堆叠体340包括多对堆叠层341和342，即，堆叠层341和342交替地堆叠。
在一些实施例中，堆叠层341和342可以分别包括第一电介质材料和不同于第一电介质材料的第二电介质材料。交替的堆叠层341和342可以经由CVD、PVD、ALD或这些工艺中的两种或更多种的组合来沉积。在以下讨论中，用于堆叠层341和342的示例性材料分别是氧化硅和氮化硅。氧化硅层可以用作隔离堆叠层，并且氮化硅层可以用作牺牲堆叠层。
在沉积层堆叠体340之后，可以执行阶梯形成工艺以将层堆叠体340修整成阶梯结构，如图20所示。然后，阶梯结构可以由形成电介质层321的电介质材料(例如，氧化硅)覆盖。
图21和图22示意性地示出了根据本公开的实施例的一些工艺之后的3D阵列器件300的俯视图和截面图。沟道孔350可以形成在层堆叠体340中。图21和图22中所示的沟道孔350的数量、尺寸和布置是示例性的，并且用于描述3D阵列器件300的结构和制造方法。沟道孔350被配置为在Z方向上延伸并在X-Y平面中形成预定图案的阵列。图22所示的截面图是沿图21的线CC’截取的。
沟道孔350可以具有圆柱形状或柱形状，其延伸穿过层堆叠体340、牺牲层330和覆盖层320，并且部分地穿透掺杂区311。在形成沟道孔350之后，可以在沟道孔的侧壁和底部上沉积功能层351。功能层351可以包括在沟道孔的侧壁和底部上以阻挡电荷流出的阻挡层352、在阻挡层352的表面上以存储电荷的电荷捕获层353、以及在电荷捕获层353的表面上的隧道绝缘层354。
在一些实施例中，功能层351可以包括ONO结构，其在下面的描述中使用。如图22所示，氧化硅层可以沉积在沟道孔350的侧壁上作为阻挡层352。氮化硅层可以沉积在阻挡层352上作为电荷捕获层353。另一氧化硅层可以沉积在电荷捕获层353上作为隧道绝缘层354。在隧道绝缘层354上，可以沉积多晶硅层作为沟道层355。与沟道孔一样，沟道层355也延伸穿过层堆叠体340并且进入掺杂区311。在形成沟道层355之后，可以用氧化物材料356填充沟道孔350。沟道孔350可以由包括导电材料(例如，金属W)的插塞密封，并且电接触沟道层355。
在沉积功能层351和沟道层355之后，可以直接测量3D器件300的晶片弯曲，或者使用可用数据和先前记录来估计3D器件300的晶片弯曲。然后，可以确定栅线缝隙360的数量、位置、尺寸和/或轮廓，以减小晶片弯曲。
在一些实施例中，栅线缝隙的尺寸和形状可以相同。在一些其他实施例中，栅线缝隙的尺寸和形状可以不同地布置以减小晶片弯曲。例如，一个栅线缝隙的最大缝隙宽度在Y方向上可以不同于另一个栅线缝隙的最大缝隙宽度。
栅线缝隙360可以通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。如图22所示，栅线缝隙360可以延伸穿过层堆叠体340，并在Z方向上到达或部分地穿透牺牲层330。因此，在栅线缝隙360的底部，暴露牺牲层330的部分。然后，可以在栅线缝隙360的侧壁和底部上沉积间隙壁层(未示出)。间隙壁层被配置为保护堆叠层341和342，并且可以包括例如氧化硅和氮化硅。
可以通过刻蚀去除缝隙360底部的间隙壁层的部分，以暴露牺牲层330。然后刻蚀掉牺牲层330。牺牲层330的去除创建了空腔并暴露覆盖层320和形成在沟道孔350中的阻挡层352的底部部分。接着，刻蚀掉阻挡层352、电荷捕获层353和隧道绝缘层354的部分，从而暴露沟道层355的底部部分。当功能层351的底部被刻蚀掉时或在附加的选择性刻蚀工艺中，覆盖层320可以被去除，从而暴露掺杂区311的顶表面。
然后，可以用半导体材料(例如，多晶硅)填充空腔，以通过沉积工艺(例如，CVD和/或PVD工艺)形成半导体层331。在一些实施例中，半导体层331可以由n型掺杂剂掺杂以形成n阱区，并且沉积在掺杂区311和沟道层355的暴露部分的表面上。半导体层331电连接至掺杂区311和沟道层355。
在形成半导体层331之后，可以通过刻蚀去除堆叠层342，并且用包括导电材料(例如，W)的导体层344替换堆叠层342。
每个导体层344被配置为沿着Y方向或在X-Y平面中电连接NAND存储器单元的一行或多行，并且被配置为3D阵列器件300的字线。形成在沟道孔350中的沟道层355被配置为沿着Z方向电连接NAND串，并且被配置为3D阵列器件300的位线。3D阵列器件300包括NAND串的2D阵列。导体层344的围绕沟道孔350的一部分的部分可以用作NAND存储器单元的控制栅极或栅极电极。
在一些实施例中，在形成导体层344之后，可以测量器件300的晶片弯曲，并且可以使用栅线缝隙360的填充来减小晶片弯曲。在一些其他实施例中，可以使用可用数据和先前记录来估计晶片弯曲，而无需对晶片弯曲进行直接测量。可以用于弯曲估计的数据可以包括所使用的材料、所执行的工艺和除了弯曲检测数据之外的测量结果。先前记录可以包括先前获得的测量记录和弯曲减小解决方案。
栅线缝隙360可以填充有电介质材料364，例如氧化硅、氮化硅、另一种电介质材料、或这些材料中的两种或更多种的组合。在填充工艺期间，可以形成气隙361，如图23A中所示。可以使用测量结果或估计结果来配置气隙361的位置、尺寸、数量和形状，以减小晶片弯曲。例如，气隙361在Y方向上的最大宽度可以等于或大于可以使用测量结果或估计结果来计算的宽度值，以减小晶片弯曲。类似地，气隙361在Z方向上的延伸也可以用于减小晶片弯曲。例如，气隙361可以垂直延伸穿过层堆叠体340，其中气隙361的底部靠近栅线缝隙360的底部，并且气隙361的顶部靠近栅线缝隙360的顶部。在另一示例中，气隙可以形成为垂直延伸穿过层堆叠体340的上部部分，例如图23B中所示的气隙362，或者气隙可以形成为垂直延伸穿过层堆叠体340的下部部分，例如图23C中所示的气隙363。因此，气隙可以在栅线缝隙360的不同位置处配置为具有不同的形状和跨度，以最小化晶片弯曲。在一些其他实施例中，可以在栅线缝隙中形成多个气隙以最小化晶片弯曲。
在一些实施例中，3D阵列器件300的气隙可以具有相同或相似的位置、形状和尺寸，以减小晶片弯曲。在一些实施例中，3D阵列器件300的气隙可以具有不同的位置、形状和/或尺寸，以减小晶片弯曲。在一些实施例中，一些栅线缝隙可以具有一个或多个气隙，并且一些栅线缝隙可以不具有气隙或仅具有微小的气隙。气隙可以使用CVD、PVD、ALD或这些工艺中的两种或更多种的组合来形成。对于3D阵列器件300的以下制造工艺，将使用气隙361作为示例。
在填充栅线缝隙360之后，可以形成用于外围触点371、字线触点372和源极触点3791的开口。然后用导电材料(例如，W、Co、Cu、Al或其组合)填充用于触点371、372和3791的开口。在一些实施例中，在制造触点371、372和3791时，在沉积另一导电材料之前，可以沉积导电材料(例如，氮化钛)层作为接触层。
接下来，可以在3D阵列器件300上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层321变厚。可以分别形成用于触点371、372和位线触点的过孔373、374和375。还可以制作用于源极触点3791的过孔。
然后，可以沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔(例如，过孔373-375)，并进一步使电介质层321变厚。可以形成用作与外围器件的互连的触点376、377、378和3792。如图24所示，触点376-378分别电连接到过孔373、374、375。触点3792电连接到源极触点3791的过孔。触点376-378和3792以及过孔可以包括导电材料，例如W、Co、Cu、Al或其组合。
图25示意性地示出了根据本公开的实施例的截面图中的外围器件380。外围器件380可以包括半导体衬底381(例如，单晶硅衬底)。外围电路(例如，控制电路)(未示出)可以制造在衬底381上并用于促进3D阵列器件300的操作。电介质层382、触点383和384以及过孔可以形成在衬底381之上。触点383和384被配置用于与3D阵列器件300互连，并且可以包括导电材料(例如，W、Co、Cu、Al或其组合)。
图26示意性地示出了根据本公开的实施例的截面图中的示例性3D存储器器件390。3D存储器器件390可以包括图24所示的3D阵列器件300和图25所示的外围器件380。3D阵列器件300和外围器件380可以通过倒装芯片键合方法键合。在一些实施例中，3D阵列器件300可以上下翻转，并且然后放置在外围器件380上方。在进行对准步骤(例如，触点376和378分别与触点383和384对准)之后，3D阵列器件300和外围器件380可以被接合并键合。在一些实施例中，焊料或导电粘合剂可以用于将触点376与触点383键合，以及将触点378与触点384键合。这样，触点376分别电连接到触点383，并且触点378分别电连接到触点384。在实施倒装芯片键合工艺之后，3D阵列器件300与外围器件380电连通。
然后，可以通过减薄工艺来减薄3D阵列器件300的衬底310。电介质层312可以沉积在层311之上。可以形成用作TSC的过孔391，其穿透电介质层312和掺杂区311，并分别电接触外围触点371。焊盘层392和393可以分别形成在过孔391之上并且分别与过孔391接触。可以使用例如W、Co、Cu、Al或其组合的导电材料来沉积过孔391以及焊盘层392和393。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。
在电介质层312与焊盘层392、393之上，可以通过诸如CVD、PVD、ALD、或其组合的工艺沉积电介质层313。电介质层313可以用作钝化层，其可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、TEOS或其组合。随后，可以执行刻蚀工艺(例如，干法或湿法刻蚀工艺)以去除电介质层313的一些部分，从而暴露焊盘层392和393。
图27-32示意性地示出了根据本公开的实施例的示例性3D阵列器件400的制造工艺。如图27所示，3D阵列器件400包括衬底410。衬底410可以包括单晶硅层。在一些其他实施例中，衬底410可以包括另一种半导体材料，例如Ge、SiGe、SiC、SOI、GOI、多晶硅、GaAs或InP。在以下描述中，作为示例，衬底410包括未掺杂或轻掺杂的单晶硅层。在一些实施例中，衬底410的顶部部分可以经由离子注入和/或扩散由p型掺杂剂掺杂，以形成掺杂区411。
在掺杂区411之上，可以沉积牺牲层420和层堆叠体440。层堆叠体440包括多对堆叠层441和442，即，堆叠层441和442交替地堆叠。在一些实施例中，堆叠层441和442可以分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。牺牲层420和堆叠层442可以具有相同的材料。牺牲层420以及堆叠层441与442可以经由CVD、PVD、ALD或其组合沉积。在以下讨论中，用于堆叠层441和442的示例性材料分别是氧化硅和氮化硅。堆叠层441可以用作隔离堆叠层，并且堆叠层442可以用作牺牲堆叠层。
在沉积层堆叠体440之后，可以执行阶梯形成工艺以将层堆叠体440修整成阶梯结构，如图28所示。此后，阶梯结构可以由形成电介质层421的电介质材料(例如，氧化硅)覆盖。
图29和图30示意性地示出了根据本公开的实施例的一些工艺之后的3D阵列器件400的俯视图和截面图。沟道孔450形成在层堆叠体440中。图29和图30中所示的沟道孔450的数量、尺寸和布置是示例性的，并且用于描述3D阵列器件400的结构和制造方法。沟道孔450被配置为在Z方向上延伸，并在X-Y平面中形成预定图案的阵列。图30所示的截面图是沿图29的线DD’截取的。
沟道孔450可以具有圆柱形状或柱形状，其延伸穿过层堆叠体440和牺牲层420，并且沿着近似垂直于衬底410的方向部分地穿透掺杂区411。在形成沟道孔450之后，在沟道孔的底部暴露掺杂区411。在一些实施例中，可以执行外延生长工艺以从掺杂区411生长外延层457。外延层457可以从掺杂区411延伸到层堆叠体440与牺牲层420之间的区域。在一些实施例中，外延层457可以是电接触掺杂区411的单晶硅层。
此后，功能层451可以沉积在沟道孔450的侧壁和外延层457的顶表面上。功能层451可以包括在沟道层450的侧壁和外延层457的顶表面上的阻挡层452、在阻挡层452的表面上的电荷捕获层453、以及在电荷捕获层453的表面上的隧道绝缘层454。
在一些实施例中，功能层451可以包括ONO结构，其在下面的描述中使用。如图30所示，可以沉积氧化硅层作为阻挡层452。氮化硅层可以沉积在阻挡层452上作为电荷捕获层453。另一氧化硅层可以沉积在电荷捕获层453上作为隧道绝缘层454。
可以通过刻蚀(例如，选择性干法刻蚀工艺)去除外延层457顶部上的功能层的部分，以暴露外延层457的部分。然后，可以沉积多晶硅层作为沟道层455。沟道层455可以沉积在隧道绝缘层454和外延层457的暴露部分上。这样，沟道层455电接触外延层457并且延伸穿过层堆叠体440。在形成沟道层455之后，可以用氧化物材料456填充沟道孔450。
由于层堆叠体440和沟道孔450的形成影响晶片弯曲，因此可以直接测量或使用可用数据和先前记录来估计3D阵列器件400的晶片弯曲。在一些实施例中，可以基于测量结果或估计结果来确定栅线缝隙460的数量、位置、尺寸和/或轮廓，以减小晶片弯曲。
例如，栅线缝隙460的尺寸和形状可以相同。在另一示例中，栅线缝隙460的尺寸和形状可以布置为不同，以减小晶片弯曲。在又一示例中，一个缝隙的最大缝隙宽度在Y方向上可以不同于另一缝隙的最大缝隙宽度。
栅线缝隙460可以通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。如图30所示，栅线缝隙460可以延伸穿过层堆叠体440和牺牲层420，并在Z方向或沿着近似垂直于衬底410的方向到达或部分地穿透掺杂区411。因此，在栅线缝隙460的底部，掺杂区411被暴露。在一些实施例中，栅线缝隙460的底部周围的区域可以掺杂有n型掺杂剂以形成n阱区(未示出)。
之后，可以执行选择性刻蚀(例如，选择性湿法刻蚀)，以刻蚀掉堆叠层442，并且用包括导电材料(例如，W)的导体层444替换堆叠层442。当替换堆叠层442时，牺牲层420也被刻蚀掉并且被选择栅极422替换。导体层444和选择栅极422可以具有相同的材料。在一些实施例中，可以在去除堆叠层442和牺牲层420的选择性刻蚀工艺之后，执行氧化工艺(例如，干法和/或湿法氧化工艺)。牺牲层420的去除暴露了外延层457的侧面部分，外延层457的侧面部分可以被氧化以在氧化工艺中形成绝缘区458。
在一些实施例中，选择栅极422可以用作源极选择栅极。每个导体层444被配置为沿着Y方向或在X-Y平面中电连接NAND存储器单元的一行或多行，并且被配置作为3D阵列器件400的字线。形成在沟道孔450中的沟道层455被配置为沿着Z方向电连接NAND串，并被配置作为3D阵列器件400的位线。3D阵列器件400包括NAND串的2D阵列。导体层444的围绕沟道孔450的一部分的部分可以用作NAND存储器单元的控制栅极或栅极电极。
在一些实施例中，在形成导体层444之后，可以直接测量3D阵列器件400的晶片弯曲，并且可以使用栅线缝隙460的填充来减小晶片弯曲。在一些其他实施例中，可以使用可用数据和先前记录来估计晶片弯曲，而无需对晶片弯曲进行直接测量。可以用于弯曲估计的数据可以包括所使用的材料、所实施的工艺和除了弯曲检测数据之外的测量数据。先前记录可以包括先前获得的测量记录和弯曲减小解决方案。
然后，可以执行沉积工艺以沉积电介质材料466(例如，氧化硅或氮化硅)，以在栅线缝隙460的侧壁和底部上形成隔离层。可以通过选择性干法刻蚀工艺刻蚀掉栅线缝隙460的底表面上的隔离层，以暴露掺杂区411。然后，可以用导电材料填充栅线缝隙460以形成电接触掺杂区411的源极触点。在一些实施例中，可以首先沉积导电材料(例如，氮化钛)。接下来，可以沉积另一导电材料461(例如，多晶硅)以用于填充工艺。然后，栅线缝隙460可以由插塞462密封，该插塞可以包括例如钨的导电材料，沉积可以由CVD、PVD、ALD或这些工艺中的两种或更多种的组合来执行。
在填充工艺期间，可以形成气隙463，如图31A中所示。气隙463由导电材料461围绕或包围。可以基于测量结果或估计结果来确定气隙463的位置、尺寸、数量和形状，以减小晶片弯曲。例如，气隙463在Y方向上的最大宽度可以被配置为等于或大于可以使用测量结果或估计结果计算的值。类似地，气隙463在Z方向上的延伸范围也可以通过计算获得。例如，气隙463可以延伸穿过层堆叠体440，其中气隙463的底部靠近栅线缝隙460的底部，并且气隙463的顶部靠近栅线缝隙460的顶部。在另一示例中，气隙可以形成为延伸穿过层堆叠体440的上部部分，例如图31B中所示的气隙464，或者气隙可以形成为延伸穿过层堆叠体440的下部部分，例如图31C中所示的气隙465。因此，气隙可以被配置为在栅线缝隙460的不同位置处具有不同的形状，以最小化晶片弯曲。
在一些实施例中，3D阵列器件400的气隙可以具有相同或相似的位置、形状和尺寸，以减小晶片弯曲。在一些实施例中，3D阵列器件400的气隙可以具有不同的位置、形状和/或尺寸，以减小晶片弯曲。在一些实施例中，一些栅线缝隙可以具有一个或多个气隙，并且一些栅线缝隙可以不具有气隙或仅具有微小的气隙。气隙可以使用CVD、PVD、ALD或其组合形成。对于器件400的以下制造工艺，将使用气隙463作为示例。
在用导电材料461和插塞462填充栅线缝隙460之后，可以形成用于触点471以及字线触点472和4791的开口。然后用例如W、Co、Cu、Al或其组合的导电材料填充用于触点471、472和4791的开口。在一些实施例中，在制造触点471、472和4791时，在沉积另一导电材料之前，可以沉积导电材料(例如，氮化钛)层作为接触层。触点471与掺杂区411电连接。字线触点472和4791分别与导体层444和选择栅极422电连接。
接下来，可以在3D阵列器件400上沉积电介质材料(例如，氧化硅或氮化硅)，这使得电介质层421更厚。可以分别形成用于触点471、472和位线触点的过孔473、474和475。也可以制作用于触点4791和源极触点的过孔4792和4793。
然后，可以沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔473-475和4792-4793，并且进一步使电介质层421更厚。可以形成用作与外围器件的互连的触点476、477、478、4794和4795。如图32所示，触点476-478分别电连接到过孔473-475。触点4794和4795分别电连接到过孔4792和4793。触点476-478和4794-4795以及过孔可以包括导电材料，例如W、Co、Cu、Al或其组合。
图33示意性地示出了根据本公开的实施例的截面图中的外围器件480。外围器件480可以包括半导体衬底481(例如，单晶硅衬底)。晶体管(例如MOSFET)和外围电路(例如，控制电路)(未示出)可以制造在衬底481上并用于促进3D阵列器件400的操作。电介质层482、触点483、484和485以及多个过孔可以形成在衬底481之上。触点483-485被配置为用于与3D阵列器件400互连，并且可以包括导电材料(例如，W、Co、Cu、Al或其组合)。
图34示意性地示出了根据本公开的实施例的截面图中的示例性3D存储器器件490。3D存储器器件490可以包括图32所示的3D阵列器件400和图33所示的外围器件480。3D阵列器件400和外围器件480可以通过倒装晶片键合方法键合。在一些实施例中，3D阵列器件400可以上下翻转，并放置在外围器件480上方。在进行对准步骤(例如，可以将触点476、478和4795分别与触点483、484和485对准)之后，3D阵列器件400和外围器件480可以被接合并键合。在一些实施例中，焊料或导电粘合剂可以用于分别将触点476与触点483键合、将触点478与触点484键合以及将触点4795与触点485键合。这样，来自两个器件的触点分别电互连。在实施倒装芯片键合工艺之后，3D阵列器件400和外围器件480电连通。
在键合器件400和480之后，可以通过减薄工艺(例如，晶片研磨、干法刻蚀、湿法刻蚀、CMP或其组合)来减薄3D阵列器件400的衬底410。然后，可以在掺杂区411之上沉积电介质层412和413。可以执行CVD、PVD、ALD或其组合。电介质层413可以用作钝化层。电介质层412和413可以分别包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、TEOS或其组合。
通过使用所公开的存储器结构和方法，可以在制造工艺期间直接测量或估计晶片弯曲。可以基于测量结果或估计结果来配置气隙，以减小晶片弯曲。因此，在制造工艺期间可以最小化晶片弯曲。可以优化3D存储器工艺并且可以提高成品率。
虽然本公开的原理和实施方式是通过说明书中的具体实施例来描述的，但是实施例的上述描述仅旨在帮助理解本公开。此外，上述不同实施例的特征可以组合以形成附加的实施例。本领域普通技术人员可以根据本公开的思想对具体实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (39)

1.一种三维(3D)存储器器件，包括：
衬底，所述衬底包括掺杂区；
层堆叠体，所述层堆叠体形成在所述衬底之上；
多个存储器单元，所述多个存储器单元穿过所述层堆叠体形成在所述衬底之上；
半导体层，所述半导体层形成在所述掺杂区和延伸穿过所述层堆叠体的沟道层的侧面部分上；
接触结构，所述接触结构电接触所述掺杂区；
多个栅线缝隙结构，所述多个栅线缝隙结构穿过所述层堆叠体形成，以将所述多个存储器单元分成多个块；以及
电介质材料，所述电介质材料填充在所述多个栅线缝隙结构中的每一个中，其中：
一个或多个气隙通过所述电介质材料形成在所述多个栅线缝隙结构中的一个或多个栅线缝隙结构中。
2.根据权利要求1所述的3D存储器器件，其中：
所述一个或多个气隙中的气隙沿着近似垂直于所述衬底的方向延伸，并且
所述气隙具有等于或大于预定值的最大宽度。
3.根据权利要求1所述的3D存储器器件，其中：
所述一个或多个气隙中的气隙由对应的栅线缝隙结构中的所述电介质材料包围。
4.根据权利要求1-3中任一项所述的3D存储器器件，其中：
所述一个或多个气隙中的气隙形成在对应的栅线缝隙结构的上部部分中。
5.根据权利要求1-3中任一项所述的3D存储器器件，其中：
所述一个或多个气隙中的气隙形成在对应的栅线缝隙结构的下部部分中。
6.根据权利要求1-3中任一项所述的3D存储器器件，其中：
所述一个或多个气隙中的气隙基本上穿过对应的栅线缝隙结构形成，具有与所述对应的栅线缝隙结构的顶部紧密接近的顶部和与所述对应的栅线缝隙结构的底部紧密接近的底部。
7.根据权利要求1所述的3D存储器器件，其中：
形成在所述一个或多个栅线缝隙结构中的所述一个或多个气隙具有相同的形状。
8.根据权利要求1所述的3D存储器器件，其中：
形成在所述一个或多个栅线缝隙结构中的所述一个或多个气隙具有不同的形状。
9.根据权利要求1所述的3D存储器器件，其中：
所述一个或多个气隙在所述一个或多个栅线缝隙结构中形成在基本相同的位置处。
10.根据权利要求1所述的3D存储器器件，其中：
所述一个或多个气隙在所述一个或多个栅线缝隙结构之间形成在不同位置处。
11.根据权利要求1所述的3D存储器器件，其中：
所述一个或多个栅线缝隙结构中的至少一个不包含气隙。
12.根据权利要求1所述的3D存储器器件，还包括：
功能层，所述功能层延伸穿过所述层堆叠体并且形成在所述沟道层与所述层堆叠体之间，所述功能层包括阻挡层、电荷捕获层和/或隧道绝缘层。
13.根据权利要求1所述的3D存储器器件，其中：
所述层堆叠体包括阶梯结构。
14.根据权利要求1所述的3D存储器器件，其中：
所述层堆叠体包括交替堆叠的导体层和电介质层。
15.根据权利要求1所述的3D存储器器件，其中：
所述半导体层包括单层或彼此邻接且分别形成在所述沟道层的所述侧面部分和所述掺杂区上的多个外延层。
16.一种用于制造三维(3D)存储器器件的方法，包括：
在衬底的掺杂区之上形成层堆叠体；
在所述掺杂区之上穿过所述层堆叠体形成多个存储器单元；
在所述掺杂区和延伸穿过所述层堆叠体的沟道层的侧面部分上形成半导体层；
形成电接触所述掺杂区的接触结构；
穿过所述层堆叠体形成多个栅线缝隙结构，以将所述多个存储器单元分成多个块；以及
用电介质材料填充所述多个栅线缝隙结构中的每一个，其中：
一个或多个气隙通过所述电介质材料形成在所述多个栅线缝隙结构中的一个或多个栅线缝隙结构中。
17.根据权利要求16所述的方法，其中：
所述一个或多个气隙中的气隙沿着近似垂直于所述衬底的方向延伸，并且
所述气隙具有等于或大于预定值的最大宽度。
18.根据权利要求16所述的方法，其中：
所述一个或多个气隙中的气隙由对应的栅线缝隙结构中的所述电介质材料包围。
19.根据权利要求16-18中任一项所述的方法，其中：
所述一个或多个气隙中的气隙形成在对应的栅线缝隙结构的上部部分中。
20.根据权利要求16-18中任一项所述的方法，其中：
所述一个或多个气隙中的气隙形成在对应的栅线缝隙结构的下部部分中。
21.根据权利要求16-18中任一项所述的方法，其中：
所述一个或多个气隙中的气隙基本上穿过对应的栅线缝隙结构形成，具有与所述对应的栅线缝隙结构的顶部紧密接近的顶部和与所述对应的栅线缝隙结构的底部紧密接近的底部。
22.根据权利要求16所述的方法，其中：
形成在所述一个或多个栅线缝隙结构中的所述一个或多个气隙具有相同的形状。
23.根据权利要求16所述的方法，其中：
形成在所述一个或多个栅线缝隙结构中的所述一个或多个气隙具有不同的形状。
24.根据权利要求16所述的方法，其中：
所述一个或多个气隙在所述一个或多个栅线缝隙结构中形成在基本相同的位置处。
25.根据权利要求16所述的方法，其中：
所述一个或多个气隙在所述一个或多个栅线缝隙结构之间形成在不同位置处。
26.根据权利要求16所述的方法，其中：
所述一个或多个栅线缝隙结构中的至少一个不包含气隙。
27.根据权利要求16所述的方法，还包括：
形成功能层，所述功能层延伸穿过所述层堆叠体，所述功能层包括阻挡层、电荷捕获层和/或隧道绝缘层；以及
形成所述沟道层，所述功能层位于所述沟道层与所述层堆叠体之间。
28.根据权利要求16所述的方法，还包括：
修整所述层堆叠体以形成阶梯结构。
29.根据权利要求16所述的方法，其中：
所述层堆叠体包括交替堆叠的导体层和电介质层。
30.根据权利要求16所述的方法，其中：
所述半导体层包括单层或彼此邻接且分别形成在所述沟道层的所述侧面部分和所述掺杂区上的多个外延层。
31.一种用于制造三维(3D)存储器器件的方法，包括：
在第一衬底之上形成层堆叠体，所述层堆叠体包括交替堆叠的多个第一堆叠层和多个第二堆叠层，其中，所述多个第一堆叠层包括第一电介质材料，并且所述多个第二堆叠层包括第二电介质材料；
修整所述层堆叠体以形成阶梯结构；
形成沿着近似垂直于所述第一衬底的方向延伸穿过所述层堆叠体的沟道层；
形成沿着近似垂直于所述第一衬底的方向延伸穿过所述层堆叠体的栅线缝隙结构；以及
用填充材料填充所述栅线缝隙结构，以在所述栅线缝隙结构中形成气隙，其中：
所述气隙的最大宽度等于或大于使用测量结果或估计结果获得的值。
32.根据权利要求31所述的方法，还包括：
执行键合工艺以固定外围器件，所述外围器件包括形成在第二衬底上的多个晶体管。
33.根据权利要求32所述的方法，其中：
所述层堆叠体和所述多个晶体管在所述第一衬底与所述第二衬底之间。
34.根据权利要求31所述的方法，还包括：
形成延伸穿过所述层堆叠体的沟道孔；
在所述沟道孔的侧壁上形成功能层，所述功能层包括阻挡层、电荷捕获层和/或隧道绝缘层；以及
用电介质材料填充所述沟道孔，
其中，所述沟道层邻接所述功能层。
35.根据权利要求31所述的方法，还包括：
在形成所述层堆叠体之前，在所述第一衬底之上沉积牺牲层；
通过刻蚀去除所述牺牲层；以及
在所述第一衬底和靠近所述第一衬底的所述沟道层的侧面部分上沉积半导体层。
36.根据权利要求35所述的方法，还包括：
在沉积所述牺牲层之前，在所述衬底之上形成覆盖层；以及
在所述衬底和所述沟道层的所述部分上沉积所述半导体层之前，在去除所述牺牲层之后去除所述覆盖层。
37.根据权利要求31所述的方法，还包括：
刻蚀掉所述多个第一堆叠层；以及
用导电材料填充通过刻蚀掉所述多个第一堆叠层而留下的空腔。
38.根据权利要求31所述的方法，其中：
所述填充材料包括电介质材料。
39.根据权利要求31所述的方法，其中：
所述填充材料包括导电材料。
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