CN112655090B - 三维存储器器件的接触焊盘及其制造方法 - Google Patents

三维存储器器件的接触焊盘及其制造方法 Download PDF

Info

Publication number
CN112655090B
CN112655090B CN202080004130.6A CN202080004130A CN112655090B CN 112655090 B CN112655090 B CN 112655090B CN 202080004130 A CN202080004130 A CN 202080004130A CN 112655090 B CN112655090 B CN 112655090B
Authority
CN
China
Prior art keywords
layer
stack
forming
dielectric
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080004130.6A
Other languages
English (en)
Other versions
CN112655090A (zh
Inventor
王永庆
胡思平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN112655090A publication Critical patent/CN112655090A/zh
Application granted granted Critical
Publication of CN112655090B publication Critical patent/CN112655090B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了三维(3D)NAND存储器器件和方法。在一个方面中，一种用于3D NAND存储器器件的制造方法包括提供衬底，在衬底的面侧的第一部分之上形成至少一个接触焊盘，在衬底的面侧的第二部分之上形成存储器单元，沉积第一电介质层以覆盖至少一个接触焊盘和存储器单元，在第一电介质层之上形成连接到至少一个接触焊盘和存储器单元的第一连接焊盘，将第一连接焊盘与外围结构的第二连接焊盘键合，以及从衬底的背侧暴露至少一个接触焊盘。

Description

三维存储器器件的接触焊盘及其制造方法
技术领域
本申请涉及半导体技术的领域，并且具体地，涉及三维(3D)存储器器件及其制造方法。
背景技术
与非(NAND)存储器是非易失性类型的存储器，其不需要电力来保持所存储的数据。对消费电子、云计算和大数据的增长需求带来了对更大容量和更好性能的NAND存储器的持久需求。随着常规二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在扮演着重要角色。3D NAND存储器在单一管芯上使用多个堆叠层来实现更高密度、更高容量、更快性能、更低功耗和更好成本效率。
当制造3D NAND结构的接触焊盘时，沉积金属层，并且在工艺期间常常使用等离子体处理。等离子体处理可以对互补-金属-氧化物-半导体(CMOS)电路生成等离子体诱导损伤(PID)。例如，在等离子体处理期间，非预期的高电场可能发展出应力，并且在使金属-氧化物-硅(MOS)晶体管中的栅极氧化物退化。另外，金属-绝缘体-金属(MIM)电容器的绝缘体也可能退化或损坏。所公开的器件和方法旨在解决以上阐述的一个或多个问题和其他问题。
发明内容
在本公开的一个方面中，用于3D存储器器件的制造方法包括提供用于3D存储器器件的衬底，在衬底的面侧的第一部分之上形成至少一个接触焊盘，在衬底的面侧的第二部分之上形成3D存储器器件的存储器单元，沉积第一电介质层以覆盖至少一个接触焊盘和3D存储器器件的存储器单元，在第一电介质层之上形成连接到至少一个接触焊盘和3D存储器器件的存储器单元的第一连接焊盘，将第一连接焊盘与外围结构的第二连接焊盘键合，以及从衬底背侧暴露至少一个接触焊盘。
在本公开的另一方面中，3D存储器器件包括阵列器件、外围器件和开口。阵列器件和外围器件面对面键合。阵列器件包括绝缘层、一个或多个接触焊盘和存储器单元。开口穿过绝缘层的第一部分形成，并且从阵列器件的背侧暴露设置在开口的底部处的一个或多个接触焊盘。存储器单元设置在绝缘层的第二部分与外围器件之间。
本领域的技术人员根据本公开的说明书、权利要求和附图可以理解本公开的其他方面。
附图说明
图1和图2示出了根据本公开的各个实施例的示例性三维(3D)阵列器件在制造工艺期间的某些阶段的截面图；
图3和图4示出了根据本公开的各个实施例的在形成沟道孔之后的图2中所示的3D阵列器件的俯视图和截面图；
图5和图6示出了根据本公开的各个实施例的在形成栅极线缝隙之后的图3和图4中所示的3D阵列器件的俯视图和截面图；
图7、图8和图9示出了根据本公开的各个实施例的图5和图6所示的3D阵列器件在制造工艺中的某些阶段的截面图；
图10和图11示出了根据本公开的各个实施例的图9所示的3D阵列器件在制造工艺中的某些阶段的截面图；
图12示出了根据本公开的各个实施例的示例性外围器件的截面图；
图13示出了根据本公开的各个实施例的在图11所示的3D阵列器件与图12所示的外围器件键合之后的示例性3D存储器器件的截面图；
图14和图15示出了根据本公开的各个实施例的图13所示的3D存储器器件在某些阶段的截面图；
图16示出了根据本公开的各个实施例的3D存储器器件的制造的示意流程图；
图17和图18示出了根据本公开的各个实施例的示例性3D阵列器件在制造工艺期间的某些阶段的截面图；
图19、图20和图21示出了根据本公开的各个实施例的图18所示的3D阵列器件在示例性制造工艺中的某些阶段的截面图；
图22示出了根据本公开的各个实施例的示例性外围器件的截面图；
图23示出了根据本公开的各个实施例的在图21所示的3D阵列器件与图22所示的外围器件键合之后的示例性3D存储器器件的截面图；
图24和图25示出了根据本公开的各个实施例的另一示例性3D阵列器件在制造工艺期间的某些阶段的截面图；
图26示出了根据本公开的各个实施例的图25所示的3D阵列器件在示例性制造工艺中的某些阶段的截面图；
图27示出了根据本公开的各个实施例的示例性外围器件的截面图；以及
图28示出了根据本公开的各个实施例在图26所示的3D阵列器件与图27所示的外围器件键合之后的示例性3D存储器器件的截面图。
具体实施方式
下文参考附图对本公开的实施例中的技术解决方案进行描述。在可能的情况下，在所有附图中使用相同的附图标记来指代相同或相似的部分。显而易见地，所描述的实施例仅仅是本公开实施例的一些而非全部。在各个实施例中的特征可以交换和/或组合。本领域的技术人员基于本公开的实施例，在没有创造性劳动的前提下获得的其他实施例应当落在本公开的保护范围之内。
图1-图11示意性地示出了根据本公开的实施例的示例性3D存储器器件100的制造工艺。3D阵列器件100是存储器器件的一部分，并且也可以称为3D存储器结构。在这些图中，俯视图在X-Y平面中，并且截面图在Y-Z平面中。
如图1中的截面图所示，3D阵列器件100可以包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅(polysilicon)或III-V族化合物，III-V族化合物例如砷化镓(GaAs)或磷化铟(InP)。衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，衬底110可以像多晶硅衬底一样被处理。例如，在以下描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，衬底110的顶部部分可以经由离子注入和/或扩散被n型掺杂剂掺杂，以变成掺杂区域111。可选地，可以在衬底110之上生长n掺杂层以形成掺杂区域111。在以下描述中，作为示例，通过对衬底110的顶部部分进行掺杂来形成掺杂区域111。掺杂区域111的掺杂剂可以包括，例如磷(P)、砷(As)和/或锑(Sb)。如图1所示，覆盖层120可以沉积在掺杂区域111之上。覆盖层120为牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括一个或多个氧化硅层和氮化硅层。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积覆盖层120。在一些其他实施例中，覆盖层120可以包括另一种材料，例如氧化铝。
进一步地，在覆盖层120之上，可以沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130之后，可以形成层堆叠体140。层堆叠体140包括多对堆叠层，例如，包括彼此交替堆叠的第一电介质层141和第二电介质层142。层堆叠体可以包括64对、128对或超过128对的第一电介质层141和第二电介质层142。
在一些实施例中，第一电介质层141和第二电介质层142可以由不同的材料制成。例如，不同的材料可以包括氧化硅或氮化硅。在以下描述中，第一电介质层141可以示例性地包括氧化硅层，其可以被用作隔离堆叠层，而第二电介质层142可以示例性地包括氮化硅层，其可以被用作牺牲堆叠层。牺牲堆叠层随后可以被蚀刻掉并且用导体层代替。可以经由CVD、PVD、ALD或其组合来沉积第一电介质层141和第二电介质层142。
图2示出了根据本公开的实施例的3D阵列器件100的示意截面图。如图2所示，在形成层堆叠体140之后，可以执行阶梯形成工艺以将层堆叠体140的一部分修整成阶梯结构。在阶梯形成工艺中可以使用任何合适的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿着Y方向以台阶方式增大。
此外，金属层170可以形成在阶梯结构的一侧上的衬底的顶表面之上。金属层170也可以被称为导体层170。可选地，金属层170可以形成在阶梯结构旁边的覆盖层120上。在一些实施例中，可以在衬底的顶表面之上制成单一金属层(未示出)而不是多个金属层(例如，金属层170)。金属层170可以通过CVD、PVD、ALD、电镀、化学镀或其任意组合来沉积。可以沉积电介质层121以覆盖金属层170和阶梯结构。金属层170可以被掩埋在从覆盖层120延伸到3D阵列器件100的顶表面的电介质层121中。随后可以从衬底的底表面暴露金属层170，以变成3D阵列器件100的接触焊盘。
可以在制造层堆叠体140之前或之后形成金属层170。在前一种情形中，若干方法可以用于制成金属层170。在第一种方法中，可以在衬底110之上形成覆盖层120，可以在覆盖层120之上沉积金属层170，并且然后可以经由离子注入和/或扩散由n型掺杂剂对衬底110的顶部部分进行掺杂。接下来，可以在掺杂区域111之上形成牺牲层130和层堆叠体140。在第二种方法中，可以通过离子注入和/或扩散来创建掺杂区域111，可以在掺杂区域111之上形成覆盖层120，并且然后可以在覆盖层120之上沉积金属层170，接着在掺杂区域111之上形成牺牲层130和层堆叠体140。在第三种方法中，可以通过离子注入和/或扩散来创建掺杂区域111，可以在掺杂区域111之上形成覆盖层120，并且然后可以在覆盖层120之上沉积牺牲层130。接下来，可以蚀刻掉牺牲层130的一部分以暴露覆盖层120，并且可以在暴露的覆盖层120之上沉积金属层170。通过暴露覆盖层120留下的开口可以由诸如氧化硅的电介质材料填充。之后，可以在牺牲层130之上形成层堆叠体140。在第四种方法中，可以在衬底110的一部分之上形成电介质或绝缘层，并且可以在绝缘层之上沉积金属层170。可以在衬底100的另一部分中通过离子注入和/或扩散来创建掺杂区域111。可以在掺杂区域111之上沉积覆盖层120，并且然后可以在覆盖层120之上形成牺牲层130和层堆叠体140。在以上四种方法中，在形成层堆叠体140之后，金属层170可以被掩埋在层堆叠体140的一部分下，即，被交替的第一电介质层141和第二电介质层142覆盖。在阶梯形成工艺期间，可以去除层堆叠体140在金属层170上方的部分，并且金属层170可以变得被暴露。当沉积电介质层121以覆盖阶梯结构时，金属层170同时可以被电介质层121覆盖，如图2所示。
当在制造层堆叠体140之后形成金属层170时，可以在制成阶梯结构的时间段之前、之后或之内形成金属层170。由于金属层170和阶梯结构水平地间隔开一定距离，并且不共享公共部件，因此它们可以以各种工艺顺序单独地形成。也就是说，可以在阶梯形成工艺之前、之后或期间形成金属层170。当在阶梯形成工艺之前形成金属层170时，可以蚀刻掉层堆叠体140的一部分和牺牲层130的一部分以暴露覆盖层120。然后，可以在暴露的覆盖层120之上沉积金属层170。通过暴露覆盖层120留下的开口可以由诸如氧化硅的电介质材料填充。之后，可以开始阶梯形成工艺。当在阶梯形成工艺之后形成金属层170时，可以蚀刻掉电介质层121的一部分以暴露覆盖层120，并且然后可以在暴露的覆盖层120之上沉积金属层170。通过暴露覆盖层120留下的开口可以由诸如氧化硅的电介质材料填充。
当在阶梯形成工艺期间形成金属层170时，可以在创建阶梯结构之后但是在阶梯结构被电介质层121覆盖之前，沉积金属层170。例如，在蚀刻堆叠层的某些部分以形成阶梯结构之后，可以暴露牺牲层130的一部分。可以蚀刻牺牲层130的暴露部分，并且可以暴露覆盖层120。可以在暴露的覆盖层120之上沉积金属层170。之后，可以沉积电介质层121以同时覆盖金属层170和阶梯结构，如图2所示。
因此，金属层170可以在形成层堆叠体140之前或之后被形成，并且设置在覆盖层120之上、被电介质层121掩埋、以及在以上示出的所有情形和情况中的阶梯结构旁边，如图2中所示。因此，可以使用上述任何方法来创建金属层170，这不会影响下文关于本公开的实施例的描述。
图3和图4示出了根据本公开的实施例的在形成沟道孔150并且然后用层结构填充之后的3D阵列器件100的示意俯视图和示意截面图。图4中所示的截面图是沿图3的线AA’截取的。图3和图4中以及本公开中的其他附图中所示的沟道孔150的量、尺寸和布置是示例性的，并且用于描述目的，尽管根据本公开的各个实施例，任何合适的量、尺寸、布置都可以用于所公开的3D阵列器件。
如图3和图4所示，沟道孔150被配置成在Z方向上或在大致垂直于衬底110的方向上延伸并且在X-Y平面中形成预定图案的阵列(未示出)。例如，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成沟道孔150。也可以执行其他制造工艺，例如涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱形状，其延伸穿过层堆叠体140、牺牲层130、覆盖层120并且部分地穿透掺杂区域111。在形成沟道孔150之后，可以在沟道孔的侧壁和底部上沉积功能层151。功能层151可以包括在沟道孔的侧壁和底部上的阻挡层152、在阻挡层152表面上的电荷捕获层153、以及在电荷捕获层153的表面上的隧道绝缘层154，阻挡层152用于阻挡电荷外流，电荷捕获层153用于在3D阵列器件100的操作期间存储电荷。阻挡层152可以包括一个或多个层，其可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)、或另一种宽带隙材料。电荷捕获层153可以包括一个或多个层，其可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅、或另一种宽带隙材料。隧道绝缘层154可以包括一个或多个层，其可以包括一种或多种材料。用于隧道绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或氧化铪)、或另一种宽带隙材料。
在一些实施例中，功能层151可以包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施例中，功能层151可以具有与ONO构造不同的结构。当在以下描述中示例性地使用ONO结构时，功能层151可以包括氧化硅层、氮化硅层和另一氧化硅层。也就是说，阻挡层152可以是沉积在沟道孔150侧壁上的氧化硅层，电荷捕获层153可以是沉积在阻挡层152上的氮化硅层，并且隧道绝缘层154可以是沉积在电荷捕获层153上的另一氧化硅层。
此外，沟道层155可以沉积在隧道绝缘层154上。在一些实施例中，沟道层155也称为“半导体沟道”，并且可以包括多晶硅。替代地，沟道层155可以包括非晶硅。像沟道孔那样，沟道层155也延伸穿过层堆叠体140并且进入到掺杂区域111中。可以通过例如CVD、PVD、ALD或这些工艺的两种或更多种的组合来沉积阻挡层152、电荷捕获层153、隧道绝缘层154和沟道层155。可以在形成沟道层155之后用氧化物材料156填充沟道孔150。
在上述工艺中，在形成阶梯结构之后蚀刻沟道孔150。也可以在阶梯形成工艺之前形成沟道孔150。例如，在如图1所示制造层堆叠体140之后，可以形成沟道孔150，并且然后可以沉积功能层151和沟道层155。在用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺以形成阶梯结构。
图5和图6示出了根据本公开的实施例的在形成栅极线缝隙160之后的3D阵列器件100的示意俯视图和示意截面图。图6中所示的截面图是沿图5的线BB’截取的。栅极线缝隙也可以称为栅极线缝隙结构。3D阵列器件100可以具有布置在存储器平面(未示出)中的大量沟道孔150。每个存储器平面可以被栅极线缝隙分成存储块(未示出)和存储器指状物。例如，图5中所示的沟道孔150的构造可以反映栅极线缝隙160之间的存储器指状物。
可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成栅极线缝隙160。如图5和图6所示，栅极线缝隙160可以例如在X方向上水平地延伸，并且在Z方向上或在大致垂直于衬底110的方向上延伸穿过层堆叠体140，并且到达或部分地穿透牺牲层130。这样，在栅极线缝隙160的底部处，暴露出牺牲层130。然后，可以通过CVD、PVD、ALD或这些工艺中的两种或更多种的组合在栅极线缝隙160的侧壁和底部上沉积间隔物层(未示出)。间隔物层被配置成保护第一电介质层141和第二电介质层142，并且可以包括例如氧化硅和氮化硅。
在沉积间隔物层之后，可以执行选择性蚀刻，使得通过干法蚀刻或干法蚀刻和湿法蚀刻的组合来去除间隔物层在栅极线缝隙160的底部处的部分。再次暴露牺牲层130。随后，可以执行选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除牺牲层130。去除牺牲层130创建空腔，并且暴露了覆盖层120和阻挡层152形成在沟道孔150中的底部部分。接下来，可以执行多个选择性蚀刻工艺(例如，多个选择性湿法蚀刻工艺)，以相继地去除阻挡层152、电荷捕获层153和隧道绝缘层154的暴露部分，这暴露沟道层155的底侧部分。
当覆盖层120是氧化硅和/或氮化硅时，可以在蚀刻掉功能层151的底部部分时去除覆盖层120。在某些实施例中，覆盖层120可以包括除了氧化硅或氮化硅之外的材料，并且可以通过一个或多个附加的选择性蚀刻工艺去除覆盖层120。去除覆盖层120暴露掺杂区域111的顶表面。
在蚀刻工艺之后，掺杂区域111和沟道层155的靠近沟道孔150的底部的侧面部分可以暴露在通过刻蚀掉牺牲层130和覆盖层120而留下的空腔中。该空腔可以由半导体材料(例如，多晶硅)填充，以例如通过CVD和/或PVD沉积工艺形成半导体层131。半导体层131可以是n掺杂的，形成在掺杂区域111的暴露表面上和沟道层155的侧壁或侧面部分上，并且电连接到掺杂区域111和沟道层155。
可选地，可以执行选择性外延生长，使得可以在掺杂区域111的暴露表面上生长单晶硅层，并且可以在沟道层155的暴露表面上生长多晶硅层。因此，半导体层131可以包括单晶硅和多晶硅邻接层。
当蚀刻功能层151的底部部分和覆盖层120时，可以蚀刻掉一些间隔物层，并且剩余的间隔物层可以保留在栅极线缝隙160的侧壁上，以保护第一电介质层141和第二电介质层142。在形成半导体层131之后，可以在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中去除所剩的间隔物层，这暴露第二电介质层142在栅极线缝隙160周围的侧面。在一些实施例中，与侧壁接触的最内部间隔物层是氮化硅。因为第二电介质层142也是氮化硅层，所以可以在蚀刻工艺期间一起去除最内部间隔物层和第二电介质层142，从而在第一电介质层141之间留下空腔143，如图7所示。这样，层堆叠体140被变为层堆叠体144。
此外，可以生长诸如钨(W)的导电材料以填充去除第二电介质层142留下的空腔143，在第一电介质层141之间形成导体层145。在制造导体层145之后，层堆叠体144被转换成层堆叠体146，如图8所示。层堆叠体146包括彼此交替堆叠的第一电介质层141和导体层145。功能层151和沟道孔150中的沟道层155可以被视为沟道结构。如图8所示，每个沟道结构延伸穿过层堆叠体146和导体层145并且进入到掺杂区域111中。在一些实施例中，在空腔143中沉积金属W之前，可以沉积诸如氧化铝的高k电介质材料的电介质层(未示出)，接着沉积导电材料层，例如氮化钛(TiN)(未示出)。此外，可以沉积金属W以形成导体层145。CVD、PVD、ALD或这些工艺中两种或更多种的组合可以用在沉积工艺中。在一些其他实施例中，另一导电材料(例如，钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅、或其任意组合)可以用于形成导体层145。
参考图8，沟道孔150中的每个功能层151的一部分在导体层145中的一个的一部分与沟道孔150中的沟道层155的一部分之间。每个导体层145被配置成在X-Y平面中电连接多行NAND存储器单元，并且被配置为用于3D阵列器件100的字线。形成在沟道孔150中的沟道层155被配置成沿Z方向电连接NAND存储器单元的列或串，并且被配置为用于3D阵列器件100的位线。这样，作为NAND存储器单元的一部分，X-Y平面中的沟道孔150中的功能层151的一部分被布置在导体层145与沟道层155之间，即，在字线与位线之间。功能层151也可以被认为设置在沟道层155与层堆叠体146之间。导体层145的在沟道孔150的一部分周围的一部分充当用于NAND存储器单元的控制栅极或栅电极。3D阵列器件100可以被视为包括NAND单元的串(这样的串也称为“NAND串”)的2D阵列。每个NAND串包含多个NAND存储器单元并且朝向衬底110垂直地延伸。NAND串形成NAND存储器单元的3D阵列。
对于衬底110，底侧也可以称为背侧，并且顶侧(即具有掺杂区域111的一侧)可以称为正侧或面侧。如图8所示，金属层170形成在衬底110面侧的一部分之上，并且NAND存储器单元形成在衬底110的面侧另一部分之上。
在空腔143中生长导体层145之后，可以通过CVD、PVD、ALD或其组合在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合，以去除在栅极线缝隙的底部处的电介质层，从而暴露半导体层131的部分。栅极线缝隙可以填充有导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161可以延伸穿过层堆叠体146并且电接触半导体层131，如图9所示。被填充的栅极线缝隙可以变成用于3D阵列器件100的阵列公共源极。在一些实施例中，在栅极线缝隙中形成阵列公共源极可以包括沉积绝缘层、导电层(例如，TiN、W、Co、Cu或Al)，并且然后沉积诸如掺杂多晶硅的导电材料。可选地，一些栅极线缝隙可以填充有电介质材料。在这些情况下，一些其他的栅极线缝隙可以填充有导电材料以充当阵列公共源极。
图10和图11示出了根据本公开的实施例的在形成触点和过孔之后的3D阵列器件100的示意截面图。在填充栅极线缝隙160并且形成阵列公共源极之后，可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成用于字线触点171、公共源极触点172和外围触点173的开口，以创建用于3D阵列器件100的互连。然后通过CVD、PVD、ALD、电镀、化学镀或其任意组合，用导电材料填充用于触点171-173的开口。用于触点171-173的导电材料可以包括W、Co、Cu、Al或其组合。可选地，当制造导电触点171-173时，可以在沉积另一导电材料之前，沉积导电材料(例如，TiN)层作为接触层。当金属层170在一些情况下被单一金属层代替时，仍然可以制成多个外围触点173以连接单一金属层。
此外，可以执行CVD或PVD工艺以在3D阵列器件100上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层121变得更厚，并且可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成用于过孔的开口。随后用导电材料(例如，W、Co、Cu、Al或其组合)填充用于过孔的开口以形成过孔174-178。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。将过孔174、175和176分别电连接到字线触点171、公共源极触点172和外围触点173。过孔177电连接到对应NAND串的上端，并且个别地寻址对应NAND串。过孔178电连接到阵列公共源极的插塞162。可选地，可以在填充开口以形成过孔174-178之前首先沉积导电材料(例如，TiN)层。
此外，可以沉积电介质材料(例如，氧化硅或氮化硅)以覆盖过孔174-178，并且进一步使得电介质层121更厚，如图10所示。类似于过孔174-178的形成，可以制成开口并且然后填充开口，以形成连接焊盘163-167，连接焊盘163-167充当与外围器件的互连。如图11所示，连接焊盘163-167分别电连接到过孔174-178。连接焊盘163-167可以包括W、Co、Cu、Al或这些材料中两种或更多种的组合。可选地，可以在填充开口以形成连接焊盘163-167之前首先沉积导电材料(例如，TiN)的接触层。
图12示出了根据本公开的实施例的外围器件180的示意截面图。外围器件180是存储器器件的一部分，并且也可以称为外围结构。外围器件180可以包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或III-V族化合物(例如GaAs或InP)。外围CMOS电路(例如，控制电路)(未示出)可以制造在衬底181上并且用于促进存储器器件的操作。例如，外围CMOS电路可以包括金属-氧化物-半导体场效应晶体管(MOSFET)并且提供功能器件(例如，页缓冲器、感测放大器、列解码器和行解码器)。可以在衬底181和CMOS电路之上沉积电介质层182。可以在电介质层182中形成连接焊盘(例如，连接焊盘183和184)以及过孔。电介质层182可以包括一种或多种电介质材料，例如氧化硅和氮化硅。连接焊盘183和184被配置为与3D阵列器件100的互连，并且可以包括导电材料，例如W、Co、Cu、Al或其组合。
图13-图15示意性地示出了根据本公开的实施例的示例性3D存储器器件190的制造工艺。图13-图15的截面图在Y-Z平面中。3D存储器器件190可以包括图11中所示的3D阵列器件100和图12中所示的外围器件180。外围器件180被配置成控制阵列器件100。
3D阵列器件100和外围器件180可以通过倒装芯片键合方法键合在一起以形成3D存储器器件190，如图13所示。在一些实施例中，3D阵列器件100可以被垂直地翻转并且变为上下倒置，其中连接焊盘163-167的顶表面在Z方向上面向下。可以将两个器件放置在一起，使得3D阵列器件100在外围器件180上方。在进行对准之后，例如，可以将连接焊盘165和166分别与连接焊盘183和184对准，可以将3D阵列器件100和外围器件180结合并且键合在一起。层堆叠体146和外围CMOS电路变为夹在衬底110与181之间或掺杂区域111与衬底181之间。在一些实施例中，焊料或导电粘合剂可以用于将连接焊盘165-166分别与连接焊盘183-184键合。这样，连接焊盘165-166分别电连接到连接焊盘183-184。在完成倒装芯片键合工艺之后，3D阵列器件100和外围器件180电连通。
对于3D阵列器件100和外围器件180，可以将衬底110或181的底侧称为背侧，并且可以将具有连接焊盘163-167或183-184的一侧称为正侧或面侧。在倒装芯片键合工艺之后，如图13中所示，3D阵列器件100和外围器件180被面对面键合。
之后，从背侧(在倒装芯片键合之后)，可以通过减薄工艺来减薄3D阵列器件100的衬底110，减薄工艺例如是晶片研磨、干法蚀刻、湿法蚀刻、CMP或其组合。在一些实施例中，可以通过减薄工艺去除衬底110，这可以暴露掺杂区域111。可以通过氧化工艺和/或沉积工艺(例如，CVD或PVD工艺)在掺杂区域111之上生长电介质层112(例如，氧化硅或氮化硅层)。可以通过干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合来形成开口113。开口113可以穿透电介质层112和掺杂区域111并且暴露金属层170，如图14所示。在阶梯结构和层堆叠体146旁边的暴露金属层170可以被用作3D存储器器件190的接触焊盘。例如，可以将键合线键合在金属层170上，金属层170可以将3D存储器器件190与另一器件连接。连接焊盘165、过孔176、外围触点173和接触焊盘(即，金属层170)被设置在彼此的顶部上并且被电连接。因此，每个接触焊盘(即，金属层170)电连接到外围器件180的对应连接焊盘183。接触焊盘、外围触点173、过孔176和连接焊盘165被从接触焊盘(即，金属层170)垂直延伸到连接焊盘165的电介质区域121水平地围绕。外围触点173和过孔176可以被视为导电沟道。导电沟道被电介质区域121水平地围绕并且沿着沟道方向朝向外围器件180的连接焊盘183延伸。水平地，接触焊盘和导电沟道分别沿着垂直于沟道方向(例如，Y方向)的方向与层堆叠体146间隔开一定距离。在一些实施例中，阶梯结构可以布置在导电沟道与层堆叠体146之间。
此外，可以沉积电介质材料以在电介质层112上方和开口113侧壁和底部上形成电介质层114。电介质层114可以充当钝化层，钝化层可以包括诸如氧化硅、氮化硅、氮氧化硅、四乙基原硅酸盐(TEOS)或其组合的材料。可以通过沉积工艺(例如，CVD或PVD)形成电介质层114。接下来，可以执行干法蚀刻工艺或干法和湿法蚀刻工艺以去除电介质层114在开口113的底部处的一部分。金属层170变得再次暴露。电介质层112和114也可以一起被视为顶部绝缘层。如图15所示，金属层170和外围触点173可以设置在顶部绝缘层的一部分(例如，第一部分)与外围器件180之间，并且层堆叠体146和NAND存储器单元可以设置在顶部绝缘层的另一部分(例如，第二部分)与外围器件180之间。穿过顶部绝缘层的第一部分形成开口113，并且从阵列器件100的背侧暴露设置在开口113的底部处的金属层170。如图2所示，在上述所有情形和情况中，金属层170可以设置在覆盖层120之上、被电介质层121掩埋、并且在阶梯结构旁边。此外，金属层170可以相对于衬底110设置在牺牲层130的层级处，如图2所示。如本文所用，层级指示沿Z轴的X-Y平面。牺牲层130的层级指示穿过牺牲层130的X-Y平面。相对于Z轴测量层级的高度，即在该层级处X-Y平面的高度。因为牺牲层130被半导体层131代替，在倒装键合阵列器件100之后，接触焊盘(即，金属层170)可以被视为在半导体层131的层级处并且相对于外围器件180基本上贴近顶部绝缘层。
之后，可以执行其他制造步骤或工艺以完成3D存储器器件190的制造。为了简单起见，省略了其他制造步骤或工艺的细节。
如果在将3D阵列器件100和外围器件180键合在一起之后形成3D存储器器件190的接触焊盘，因为在形成接触焊盘期间多次使用等离子体处理，所以外围器件180的外围CMOS电路可能发生PID，并且导致产量和可靠性问题。如图13-图15所示，在倒装芯片键合工艺之后，金属层170变为3D存储器器件190的接触焊盘。也就是说，在制造3D阵列器件100期间，而不是在将3D阵列器件100和外围器件180键合在一起之后，执行一些等离子体处理步骤。因为在倒装芯片键合工艺之前形成接触焊盘，所以外围器件180可以在与3D阵列器件100键合之后经历更少的等离子体处理步骤，并且因此外围CMOS电路可以发生更少PID。因此，金属层170的制造可以较少PID的影响并且改进3D存储器器件190的产量和可靠性。
图16示出了根据本公开的实施例用于制造3D存储器器件的示意流程图200。在211处，可以在3D阵列器件的衬底的顶表面之上沉积牺牲层。衬底可以包括半导体衬底，例如单晶硅衬底。在一些实施例中，可以在沉积牺牲层之前在衬底上生长覆盖层。覆盖层可以包括在衬底之上相继生长的单层或多层。例如，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以沉积牺牲层而无需首先在衬底之上沉积覆盖层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，可以沉积3D阵列器件的层堆叠体。层堆叠体可以包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层可以包括第一电介质层，并且第二堆叠层可以包括与第一电介质层不同的第二电介质层。在一些实施例中，第一电介质层和第二电介质层中的一个被用作牺牲堆叠层。
在212处，可以执行阶梯形成工艺以将层堆叠体的一部分转换成阶梯结构。阶梯形成工艺可以包括多个蚀刻，它们被用于将层堆叠体的一部分修整成阶梯结构。可以形成金属层，该金属层水平地在阶梯结构旁边并且与阶梯结构间隔开，并且垂直地在衬底上方。可以执行沉积工艺以沉积电介质层，以掩埋或覆盖金属层和阶梯结构。
在213处，可以形成沟道孔，沟道孔延伸穿过层堆叠体和牺牲层以暴露衬底的部分。可以在每个沟道孔的侧壁和底表面上沉积功能层和沟道层。形成功能层可以包括在沟道孔的侧壁上沉积阻挡层，在阻挡层上沉积电荷捕获层，以及在电荷捕获层上沉积隧道绝缘层。沉积在隧道绝缘层上的沟道层充当半导体沟道并且可以包括多晶硅层。
在214处，可以形成3D阵列器件的栅极线缝隙。沿着垂直方向，栅极线缝隙可以延伸穿过层堆叠体。在蚀刻栅极线缝隙之后，暴露牺牲层的部分。
在215处，可以蚀刻掉牺牲层，并且可以在衬底上方创建空腔。空腔暴露功能层的阻挡层的在空腔中的底部部分。如果覆盖层沉积在衬底上，则在空腔中也暴露覆盖层。通过例如一种或多种选择性蚀刻工艺，分别蚀刻掉空腔中相继暴露的功能层的各层，包括阻挡层、电荷捕获层和隧道绝缘层。结果，可以在空腔中去除功能层接近衬底的一部分。如果沉积覆盖层，在蚀刻功能层的一部分的工艺期间，或者在另一选择性蚀刻工艺期间，也可以蚀刻掉覆盖层。因此，在空腔中暴露衬底的一部分和沟道层的一部分。
之后，可以执行沉积工艺以在空腔中生长半导体层，例如多晶硅层。半导体层电接触沟道层和衬底。
在一些实施例中，层堆叠体可以包括两个电介质堆叠层，并且堆叠层中的一个为牺牲性的。可以在216处蚀刻掉牺牲堆叠层以留下空腔，然后可以用导电材料填充空腔以形成导体层。导电材料可以包括金属，例如W、Co、Cu、Al、Ti或Ta。
在217处，可以在栅极线缝隙的侧壁和底表面上沉积诸如氧化物层的电介质层。可以选择性地蚀刻掉电介质层的在底表面上的部分以暴露半导体层。可以在栅极线缝隙中沉积导电材料(例如，TiN、W、Cu、Al和/或掺杂多晶硅)，以形成电接触半导体层的阵列公共源极。
可以执行蚀刻和填充工艺以形成字线触点、外围触点、电连接到字线触点和外围触点的过孔、以及电连接到过孔的连接焊盘。外围触点电连接到阶梯结构旁边的金属层。连接焊盘被配置为用于3D阵列器件与外围器件之间的互连。
在218处，可以执行倒装芯片键合工艺以键合3D阵列器件和外围器件或将3D阵列器件与外围器件紧固在一起，以创建3D存储器器件。在一些实施例中，可以将3D阵列器件上下翻转，并且定位在外围器件上方。3D阵列器件和外围器件的连接焊盘可以被对准然后被键合。可以减薄3D阵列器件的衬底。可以执行蚀刻工艺以暴露金属层，金属层可以被用作3D存储器器件的接触焊盘。
图17-图21示意性地示出了根据本公开的实施例的示例性3D阵列器件300的制造工艺。在图17-图21中，截面图在Y-Z平面中。
如图17所示，3D阵列器件300可以包括衬底310。衬底310可以包括单晶硅层，或者可以包括另一种半导体材料，例如Ge、SiGe、SiC、SOI、GOI、多晶硅、GaAs或InP。在以下描述中，作为示例，衬底310包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，可以由n型掺杂剂对衬底310的顶部部分进行掺杂以形成掺杂区域311。如图17所示，可以在掺杂区域311之上沉积覆盖层320。覆盖层320是牺牲层并且可以包括单层或多层。例如，覆盖层320可以包括一个或多个氧化硅层和氮化硅层。可以通过CVD、PVD、ALD或这些方法中的两个或更多个的组合来沉积覆盖层320。在一些其他实施例中，覆盖层320可以包括另一种材料，例如氧化铝。
在覆盖层320之上，可以沉积牺牲层330。牺牲层330可以包括半导体材料或电介质材料。在以下描述中，作为示例，牺牲层330是多晶硅层。在形成牺牲层330之后，可以沉积层堆叠体340。层堆叠体340包括多对堆叠层341和342，即，堆叠层341和342交替堆叠。
在一些实施例中，堆叠层341和342可以包括第一电介质材料以及与第一电介质材料不同的第二电介质材料。可以经由CVD、PVD、ALD或其任意组合来沉积交替的堆叠层341和342。在以下描述中，用于堆叠层341和342的示例性材料分别是氧化硅和氮化硅。可以将氧化硅层用作隔离堆叠层，并且可以将氮化硅层用作牺牲堆叠层。
在沉积层堆叠体340之后，可以执行阶梯形成工艺以将层堆叠体340的一部分修整成阶梯结构，如图18所示。阶梯结构可以被电介质材料覆盖，电介质材料例如形成电介质层321的氧化硅。
在阶梯结构被电介质层321覆盖之后，如图18所示，可以通过CVD、PVD、ALD、电镀、化学镀或其任意组合在电介质层321的一部分上生长金属层370。水平地，金属层370可以在阶梯结构旁边并且与阶梯结构间隔开一定距离。垂直地(即，沿着Z方向)，金属层370可以在覆盖层320上方或在衬底310上方并且嵌入在电介质层321中。金属层370也可以形成在电介质层321的顶部与底部之间的中间区域周围。在一些实施例中，金属层370也可以接近掺杂区域311或电介质层321的底部形成。替代地，金属层370可以接近电介质层321的顶部形成。可以基于具体应用来确定从金属层370到衬底111的距离。例如，金属层370可以在与衬底的距离与阶梯结构中的互连层或其他导电层相同的距离处形成。在形成阶梯结构期间，可以制成阶梯旁边的开口并且然后用电介质层321填充开口。在一些实施例中，可以在开口被部分地填充时沉积金属层370。然后，可以完全地填充开口，并且可以在电介质层321中掩埋金属层。替代地，可以完全地填充开口，并且可以通过蚀刻形成新开口，并且可以在新开口的底部处沉积金属层370。可以沉积电介质材料以填充新开口并且掩埋金属层370。随后可以暴露金属层370以变为接触焊盘，如下文的描述所示。
图19、图20和图21示出了根据本公开的实施例在某些阶段处的3D阵列器件300的示意截面图。在形成金属层370之后，可以在层堆叠体340中形成沟道孔350。图19-图21中所示的沟道孔350的量、尺寸和布置是示例性的，并且用于描述结构和制造方法。
沟道孔350可以具有延伸穿过层堆叠体340、牺牲层330和覆盖层320并且部分地穿透掺杂区域311的圆柱形状或柱形状。在形成沟道孔350之后，可以在沟道孔的侧壁和底部上沉积功能层351。功能层351可以包括在沟道孔侧壁和底部上的阻挡层、在阻挡层的表面上的电荷捕获层、以及在电荷捕获层的表面上的隧道绝缘层。
在一些实施例中，功能层351可以包括在以下描述中使用的ONO结构。例如，可以在沟道孔350的侧壁上沉积氧化硅层作为阻挡层。可以在阻挡层上沉积氮化硅层作为电荷捕获层。可以在电荷捕获层上沉积另一氧化硅层作为隧道绝缘层。在隧道绝缘层上，可以沉积多晶硅层作为沟道层355。像沟道孔那样，沟道层355也可以延伸穿过层堆叠体340并且进入到掺杂区域311中。在形成沟道层355之后，可以由氧化物材料填充沟道孔350。可以由插塞密封沟道孔350，插塞包括导电材料(例如，金属W)并且电接触沟道层355。
此外，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成栅极线缝隙360。栅极线缝隙360可以在Z方向上延伸穿过层堆叠体340并且到达或部分地穿透牺牲层330。这样，在栅极线缝隙360的底部处，暴露牺牲层330的部分。可以在栅极线缝隙360的侧壁和底部上沉积间隔物层(未示出)，并且可以通过蚀刻去除间隔物层的在缝隙360底部处的部分，以再次暴露牺牲层330。然后蚀刻掉牺牲层330。去除牺牲层330创建空腔，并且暴露覆盖层320和阻挡层在沟道孔350中形成的底部部分。蚀刻掉阻挡层、电荷捕获层和隧道绝缘层的部分，从而暴露沟道层355的底部部分。在蚀刻掉功能层351的底部部分时，或者在附加的选择性蚀刻工艺中，可以去除覆盖层320，从而暴露掺杂区域311的顶表面。
可以由半导体材料(例如，多晶硅)填充空腔以形成半导体层331。可以在掺杂区域311和沟道层355的暴露部分的表面上沉积半导体层331。此外，可以通过蚀刻去除牺牲堆叠层342并且用包括导电材料(例如，W)的导体层345代替牺牲堆叠层342。在形成导体层345之后，层堆叠体340变为层堆叠体346，如图19所示。
每个导体层345被配置成沿Y方向或在X-Y平面中电连接一行或多行NAND存储器单元，并且被配置为用于3D阵列器件300的字线。形成在沟道孔350中的沟道层355被配置成沿Z方向电连接NAND串，并且被配置为用于3D阵列器件300的位线。
栅极线缝隙360可以填充有导电材料361(例如，掺杂多晶硅)和导电插塞362(例如，金属W)，如图20所示。在一些实施例中，填充的栅极线缝隙可以变为用于3D阵列器件300的阵列公共源极。
之后，可以形成用于字线触点371、公共源极触点372和外围触点373的开口。用导电材料(例如，W、Co、Cu、Al或其任意组合)填充开口以形成触点371-373。外围触点373分别设置在金属层370之上并且电连接到金属层370。
此外，可以执行CVD或PVD工艺以在3D阵列器件300上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层321变得更厚。此外，可以形成用于过孔的开口并且随后用诸如W、Co、Cu或Al的导电材料填充开口。一些过孔分别电连接到字线触点371、公共源极触点372和外围触点373。例如，过孔376与外围触点373中的一个连接。一些过孔电连接到插塞362和NAND串的上端。
可以沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔并且进一步使得电介质层321更厚。可以制成开口，并且然后用W、Co、Cu或Al填充开口以形成连接焊盘363、364、365、366和367。如图21所示，连接焊盘363-367分别电连接到过孔。
图22示意性地示出了根据本公开的实施例的截面图中的外围器件380。外围器件380可以包括半导体衬底381(例如，单晶硅衬底)。外围CMOS电路(例如，控制电路)(未示出)可以制造在衬底381上并且用于促进3D阵列器件300的操作。可以在衬底381之上沉积包括一种或多种电介质材料的电介质层382。可以在电介质层382中形成诸如连接焊盘383和384的连接焊盘以及过孔。连接焊盘383和384被配置为用于与3D阵列器件300互连，并且可以包括导电材料(例如，W、Co、Cu、Al或其任意组合)。
图23示出了根据本公开实的施例的示例性3D存储器器件390的示意截面图。图23的截面图在Y-Z平面中。通过在倒装芯片键合工艺中键合3D阵列器件300和外围器件380形成3D存储器器件390。在一些实施例中，3D阵列器件300可以被垂直地翻转并且变为上下倒置，其中连接焊盘363-367的顶表面在Z方向上面向下。3D阵列器件300可以放置在外围器件380上方并且与外围器件380对准。例如，连接焊盘365和366可以分别与连接焊盘383和384对准。然后，可以将3D阵列器件300和外围器件380结合并且键合在一起。连接焊盘365-366分别电连接到连接焊盘383-384。
之后，可以减薄3D阵列器件300的衬底310，并且可以通过沉积工艺在掺杂区域311之上生长电介质层312。可以通过干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合来形成开口313。开口313穿透电介质层312、掺杂区域311和电介质层321的一部分，以暴露金属层370。电介质层314可以作为钝化层形成在电介质层312和开口313的侧壁上。3D存储器器件390的顶部钝化层可以包括电介质层314在电介质层312之上的一部分。
在阶梯结构和层堆叠体346旁边的暴露的金属层370可以被用作3D存储期间390的接触焊盘。例如，键合线可以键合在金属层370上用于与另一器件连接。如上所述，金属层370的垂直位置可以在掺杂区域311与过孔376之间的任何地方。在一些实施例中，接触焊盘(即，金属层370)可以贴近顶部钝化层。替代地，接触焊盘(即，金属层370)可以贴近连接焊盘365。此外，接触焊盘(即，金属层370)也可以在顶部钝化层与连接焊盘365之间的中间区域周围。
连接焊盘365、过孔376、外围触点373和接触焊盘(即，金属层370)设置在彼此的顶部上并且电连接。因此，接触焊盘(即，金属层370)电连接到外围器件380的对应连接焊盘383。接触焊盘、外围触点373、过孔376和连接焊盘365被从接触焊盘(即，金属层370)垂直延伸到连接焊盘365的电介质区域321水平地围绕。外围触点373和过孔376可以被视为导电沟道。导电沟道被电介质区域321水平地围绕并且沿着沟道方向(例如，Z方向)朝向外围器件380的连接焊盘383延伸。水平地，接触焊盘和导电沟道分别沿垂直于沟道方向的方向(例如，Y方向)与层堆叠体346间隔开一定距离。垂直地，接触焊盘可以相对于外围器件380处于与堆叠层341中的一个(即，第一电介质层)或导体层345中的一个匹配的层级处。
之后，可以执行其他制造步骤或工艺以完成3D存储器器件390的制造。为了简单起见，省略了其他制造步骤或工艺的细节。
由于在倒装芯片键合工艺之前形成接触焊盘(即，金属层370)，所以在与3D阵列器件300键合之后，外围器件380可以经历更少的等离子体处理步骤。因此，外围CMOS电路可以发生更少的PID。可以减少PID的影响，并且可以改进3D存储器器件390的产量和可靠性。
图24-图26示意性地示出了根据本公开的实施例的示例性3D阵列器件400的制造工艺。3D阵列器件400是存储器器件的一部分，并且也可以称为3D存储器结构。在图24-图26中，截面图在Y-Z平面中。3D阵列器件400可以包括衬底410。在以下描述中，作为示例，衬底410包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，可以由n型掺杂剂对衬底410的顶部部分进行掺杂以形成掺杂区域411。可以在掺杂区域411之上沉积覆盖层420。覆盖层420是牺牲层并且可以包括单层或多层。例如，覆盖层420可以包括氧化硅层、氮化硅层和氧化铝层中的一种或多种。然后，可以在覆盖层420之上沉积牺牲层430。牺牲层430可以包括半导体材料或电介质材料。在以下描述中，作为示例，牺牲层430是多晶硅层。
此外，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来蚀刻牺牲层430与区域432接触的一部分。蚀刻工艺暴露覆盖层420的一部分。此外，可以通过CVD、PVD、ALD、电镀、化学镀或其任意组合在覆盖层420的暴露部分之上生长金属层470。
之后，可以由诸如氧化硅的电介质材料覆盖金属层470，并且可以在牺牲层430和金属层470之上沉积层堆叠体440，如图24所示。层堆叠体440包括多对堆叠层441和442，即，堆叠层441和442交替堆叠。
在一些实施例中，堆叠层441和442可以包括第一电介质材料以及与第一电介质材料不同的第二电介质材料。这样，堆叠层441和442可以分别变为第一电介质层和第二电介质层。在以下描述中，用于堆叠层441和442的示例性材料分别是氧化硅和氮化硅。可以将氧化硅层用作隔离堆叠层，并且可以将氮化硅层用作牺牲堆叠层。
此外，可以执行阶梯形成工艺以将层堆叠体440的一部分修整成沟道孔区域433中的阶梯结构。阶梯结构可以被电介质材料覆盖，电介质材料例如形成电介质层421的氧化硅。在阶梯形成工艺期间，接触区域432中的堆叠层441和442可以保持不变，堆叠层441和442可以形成层堆叠体447，如图25所示。水平地，金属层470和层堆叠体447在接触区域432中、在阶梯结构旁边、并且分别与阶梯结构分隔开一定距离。类似地，金属层470和层堆叠体447在层堆叠体440旁边、并且分别与层堆叠体440间隔开一定距离。另外，阶梯结构在层堆叠体446与447之间。在垂直方向上，金属层470在层堆叠体447下、或者在交替堆叠的第一电介质层441和第二电介质层442下。
类似于器件100的金属层170，也可以在形成牺牲层430之前或之后并且在形成层堆叠体440之前沉积金属层470。在第一种方法中，可以在衬底410之上形成覆盖层420，可以在覆盖层420之上沉积金属层470，并且然后可以形成掺杂区域411、牺牲层430和层堆叠体440。在第二种方法中，可以创建掺杂区域411，可以在掺杂区域411之上形成覆盖层420，并且然后可以在覆盖层420之上沉积金属层470，接着形成牺牲层430和层堆叠体440。在第三种方法中，可以创建掺杂区域411，可以在掺杂区域411之上形成覆盖层420和牺牲层430，并且然后可以蚀刻牺牲层430的一部分以创建暴露覆盖层420的开口。然后可以在覆盖层420之上的开口中沉积金属层470，接着形成层堆叠体440。在第四种方法中，可以创建掺杂区域411，可以在掺杂区域411之上形成覆盖层420和牺牲层430，并且然后可以在牺牲层430之上沉积金属层470，接着形成层堆叠体440。在以上情形中，在形成层堆叠体440之后，金属层470可以被掩埋在层堆叠体440的一部分下，即，被交替的第一电介质层441和第二电介质层442覆盖。
在阶梯形成工艺之后，可以穿过层堆叠体440形成沟道孔450。沟道孔450的量、尺寸和布置是示例性的，并且用于描述3D阵列器件400的结构和制造方法。沟道孔450可以具有延伸穿过层堆叠体440、牺牲层430和覆盖层420并且部分地穿透掺杂区域411的圆柱形状或柱形状。在形成沟道孔450之后，可以在沟道孔的侧壁和底部上沉积功能层451。功能层451可以包括在沟道孔的侧壁和底部上的阻挡层、在阻挡层的表面上的电荷捕获层、以及在电荷捕获层的表面上的隧道绝缘层。
在一些实施例中，功能层451可以包括在以下描述中使用的ONO结构。例如，可以在沟道孔450的侧壁上沉积氧化硅层作为阻挡层。可以在阻挡层上沉积氮化硅层作为电荷捕获层。可以在电荷捕获层上沉积另一氧化硅层作为隧道绝缘层。在隧道绝缘层上，可以沉积多晶硅层作为沟道层455。像沟道孔那样，沟道层455也可以延伸穿过层堆叠体440并且进入到掺杂区域411中。在形成沟道层455之后，可以由氧化物材料填充沟道孔450。可以由插塞密封沟道孔450，插塞包括导电材料(例如，金属W)并且电接触沟道层455。
此外，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成栅极线缝隙(未示出)。栅极线缝隙可以在Z方向上延伸穿过层堆叠体440并且到达或部分地穿透牺牲层430。这样，在栅极线缝隙的底部处，暴露出牺牲层430的部分。可以在栅极线缝隙的侧壁和底部上沉积间隔物层(未示出)。可以通过蚀刻来去除间隔物层在缝隙的底部处的部分以暴露牺牲层430。可以蚀刻掉牺牲层430。去除牺牲层430创建了空腔，并且暴露覆盖层420和阻挡层在沟道孔450中形成的底部部分。蚀刻掉阻挡层、电荷捕获层和隧道绝缘层的部分，从而暴露沟道层455的底部部分。在蚀刻掉功能层451的底部部分时，或者在附加的选择性蚀刻工艺中，可以去除覆盖层420，从而暴露掺杂区域411的顶表面。
可以由半导体材料(例如，多晶硅)填充掺杂区域411上方的空腔，以形成半导体层431。可以在掺杂区域411和沟道层455的暴露部分的表面上沉积半导体层431。此外，可以通过蚀刻去除牺牲堆叠层442并且由包括导电材料(例如，W)的导体层445代替牺牲堆叠层442。在形成导体层445之后，层堆叠体440变为层堆叠体446。由于层堆叠体446和层堆叠体447都具有堆叠层441，因此层堆叠体446和447具有包含相同电介质材料的堆叠层。
每个导体层445可以被配置成沿Y方向或在X-Y平面中电连接到NAND存储器单元的一行或多行，并且被配置为用于3D阵列器件400的字线。形成在沟道孔450中的沟道层455可以被配置成沿Z方向电连接NAND串，并且被配置为用于3D阵列器件400的位线。可以用导电材料461(例如，掺杂多晶硅)和导电插塞462(例如，金属W)来填充栅极线缝隙。在一些实施例中，填充的栅极线缝隙可以变为用于3D阵列器件400的阵列公共源极。
之后，可以形成用于字线触点471和外围触点472的开口。然后用导电材料(例如，W、Co、Cu、Al或其组合)来填充开口以形成触点471-472。外围触点472在阶梯和层堆叠体446旁边并且被层堆叠体447水平地围绕。在垂直方向上，外围触点472电接触金属层470并且延伸穿过层堆叠体447。
此外，可以执行CVD或PVD工艺以在3D阵列器件400上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层421变得更厚并且覆盖触点471-472。可以形成用于过孔474-477的开口并且随后用诸如W、Co、Cu或Al的导电材料填充开口。将过孔474和475分别电连接到字线触点471和外围触点472。过孔476和477分别电连接到NAND串和插塞462的上端。
可以沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔474-477，并且进一步使得电介质层421更厚。可以制成开口，并且然后用W、Co、Cu、Al或其组合填充开口以形成连接焊盘464、465、466和467。如图26所示，连接焊盘464-467分别电连接到过孔474-477。
图27示意性地示出了根据本公开的实施例的在截面图中的外围器件480。外围器件480是存储器器件的一部分。外围器件480可以包括半导体衬底481(例如，单晶硅衬底)。外围CMOS电路(例如，CMOS控制电路)(未示出)可以制造在衬底481上并且用于促进存储器器件的操作。可以在衬底481和CMOS电路之上沉积包括一种或多种电介质材料的电介质层482。可以在电介质层482中形成诸如连接焊盘483和484的连接焊盘以及过孔。连接焊盘483和484被配置为用于与存储器器件互连，并且可以包括导电材料(例如，W、Co、Cu、Al或其组合)。
图28示出了根据本公开的实施例的示例性3D存储器器件490的示意截面图。图28的截面图在Y-Z平面中。如图28所示，通过在倒装芯片键合工艺中键合3D阵列器件400和外围器件480来形成3D存储器器件490。在一些实施例中，3D阵列器件400可以被垂直地翻转并且变为上下倒置，其中连接焊盘464-467的顶表面在Z方向上面向下。可以将3D阵列器件400放置在外围器件480上方并且与外围器件480对准。例如，连接焊盘465和466可以分别与连接焊盘483和484对准。此外，可以将3D阵列器件400和外围器件480结合并且键合在一起。连接焊盘465-466可以分别电连接到连接焊盘483-484。层堆叠体446和447和外围CMOS电路变为夹在于衬底410与481之间或在掺杂区域411与衬底481之间。
之后，可以减薄3D阵列器件400的衬底410，并且可以通过沉积工艺在掺杂区域411之上生长电介质层412。可以通过干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合来形成开口413。开口413穿透电介质层412、掺杂区域411和覆盖层420，以暴露金属层470。接下来，电介质层414可以作为钝化层形成在电介质层412和开口413的侧壁上。
在阶梯结构和层堆叠体446旁边的暴露的金属层470可以被用作3D存储期间490的接触焊盘。例如，键合线可以键合在金属层470上，用于与其他器件连接。如上所述，连接焊盘465、过孔476、外围触点473和接触焊盘(即，金属层470)设置在彼此的顶部上并且电连接。因此，接触焊盘(即，金属层470)电连接到外围器件480的对应连接焊盘483。外围触点473均延伸穿过层堆叠体447，并且在垂直方向上设置在金属层470与连接焊盘465之间。层堆叠体447在垂直方向上也设置在金属层470与连接焊盘465之间。外围触点473和过孔476可以被视为导电沟道。导电沟道穿过层堆叠体447运行并且沿沟道方向(例如，Z方向)从金属层470朝向外围器件480的连接焊盘483延伸。水平地，层堆叠体447和导电沟道沿垂直于沟道方向(例如，Y方向)的方向分别与层堆叠体446间隔开一定距离。
之后，可以执行其他制造步骤或工艺以完成3D存储器器件490的制造。为了简单起见，省略了其他制造步骤或工艺的细节。
由于在制造3D阵列器件400期间形成接触焊盘(即，金属层470)，所以在倒装芯片键合工艺之后可以执行相对较少的等离子处理步骤。因此，外围CMOS电路可以发生相对较少的PID。可以改进3D存储器器件490的产量和可靠性。
虽然本公开的原理和实施方式是通过使用说明书中的具体实施例来描述的，但是实施例的上述描述仅旨在帮助理解本公开。另外，上述不同实施例的特征可以组合以形成附加的实施例。本领域普通技术人员可以根据本公开的思想对具体实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (23)

1.一种用于制造三维(3D)存储器器件的方法，包括：
提供用于所述三维存储器器件的衬底；
在所述衬底的面侧的第一部分之上形成至少一个接触焊盘；
在所述衬底的所述面侧的第二部分之上形成所述三维存储器器件的多个存储器单元；
沉积第一电介质层以覆盖所述至少一个接触焊盘和所述三维存储器器件的所述多个存储器单元；
在所述第一电介质层之上形成多个第一连接焊盘，所述多个第一连接焊盘连接到所述至少一个接触焊盘和所述三维存储器器件的所述多个存储器单元；
将所述多个第一连接焊盘与外围结构的多个第二连接焊盘键合；以及
从所述衬底的背侧暴露所述至少一个接触焊盘，
其中，在形成所述接触焊盘之后，形成所述多个存储器单元。
2.根据权利要求1所述的方法，其中，形成所述三维存储器器件的所述多个存储器单元包括：
形成第一层堆叠体，所述第一层堆叠体包括彼此交替堆叠的多个第一电介质堆叠层和多个导电堆叠层；以及
穿过所述第一层堆叠体形成所述多个存储器单元。
3.根据权利要求2所述的方法，其中：
在形成所述第一层堆叠体之前，形成所述至少一个接触焊盘。
4.根据权利要求2所述的方法，其中，穿过所述第一层堆叠体形成所述多个存储器单元包括：
形成延伸穿过所述第一层堆叠体的多个沟道结构，其中，所述沟道结构中的每个包括功能层和沟道层，所述功能层在所述沟道层与所述第一层堆叠体之间。
5.根据权利要求4所述的方法，其中，穿过所述第一层堆叠体形成所述多个存储器单元还包括：
在形成所述第一层堆叠体之前，形成半导体层，所述多个沟道结构均延伸到所述半导体层中。
6.根据权利要求5所述的方法，其中：
所述半导体层包括一个或多个掺杂层。
7.根据权利要求2所述的方法，其中：
在所述衬底之上沉积第二电介质层之后并且在形成所述第一层堆叠体之前，形成所述至少一个接触焊盘。
8.根据权利要求2所述的方法，其中：
在形成所述第一层堆叠体之后并且在穿过所述第一层堆叠体形成所述多个存储器单元之前，形成所述至少一个接触焊盘。
9.根据权利要求2所述的方法，其中：
在修整所述第一层堆叠体的一部分以形成阶梯结构之后并且在穿过所述第一层堆叠体形成所述多个存储器单元之前，形成所述至少一个接触焊盘。
10.根据权利要求7所述的方法，其中，暴露所述至少一个接触焊盘包括：
穿过所述衬底和所述第二电介质层形成开口，以暴露所述至少一个接触焊盘。
11.根据权利要求10所述的方法，其中，暴露所述至少一个接触焊盘还包括：
在形成所述开口以暴露所述至少一个接触焊盘之前，减薄或去除所述衬底。
12.根据权利要求2所述的方法，还包括：
在形成所述多个第一连接焊盘之前，形成第二层堆叠体，所述第二层堆叠体设置在所述多个第一连接焊盘与所述至少一个接触焊盘之间，并且包括彼此交替堆叠的多个第二电介质堆叠层和多个第三电介质堆叠层。
13.一种三维(3D)存储器器件，包括：
面对面键合的阵列器件和外围器件，所述阵列器件包括绝缘层、一个或多个接触焊盘和多个存储器单元；以及
开口，穿过所述绝缘层的第一部分形成所述开口，并且所述开口从所述阵列器件的背侧暴露设置在所述开口的底部处的所述一个或多个接触焊盘，所述多个存储器单元设置在所述绝缘层的第二部分与所述外围器件之间，
其中，在形成所述接触焊盘之后，形成所述多个存储器单元。
14.根据权利要求13所述的三维存储器器件，还包括：
一个或多个导电触点，所述一个或多个导电触点在所述绝缘层的所述第一部分与所述外围器件之间，并且将所述一个或多个接触焊盘连接到一个或多个第一连接焊盘，所述一个或多个第一连接焊盘与所述外围器件的一个或多个第二连接焊盘键合。
15.根据权利要求13所述的三维存储器器件，还包括：
第一层堆叠体，所述第一层堆叠体包括彼此交替堆叠的多个第一电介质堆叠层和多个导电堆叠层，其中，所述多个存储器单元包括多个沟道结构和所述多个导电堆叠层，所述沟道结构中的每一个延伸穿过所述多个导电堆叠层。
16.根据权利要求14所述的三维存储器器件，还包括：
第二层堆叠体，所述第二层堆叠体设置在所述绝缘层的所述第一部分与所述外围器件之间，并且围绕所述一个或多个导电触点。
17.根据权利要求16所述的三维存储器器件，其中：
所述第二层堆叠体包括彼此交替堆叠的多个第二电介质堆叠层和多个第三电介质堆叠层。
18.根据权利要求15所述的三维存储器器件，其中：
所述沟道结构中的每一个包括功能层和沟道层，所述功能层在所述沟道层与所述第一层堆叠体之间。
19.根据权利要求15所述的三维存储器器件，还包括：
半导体层，所述半导体层设置在所述绝缘层与所述第一层堆叠体之间，所述多个沟道结构均延伸到所述半导体层中。
20.根据权利要求19所述的三维存储器器件，其中，所述半导体层包括一个或多个掺杂层。
21.根据权利要求13所述的三维存储器器件，其中：
所述一个或多个接触焊盘相对于所述外围器件设置在所述绝缘层的层级下方。
22.根据权利要求15所述的三维存储器器件，其中：
所述一个或多个接触焊盘相对于所述外围器件设置在与所述多个第一电介质堆叠层中的一个或所述多个导电堆叠层中的一个匹配的层级处。
23.根据权利要求19所述的三维存储器器件，其中：
所述开口的底表面相对于所述外围器件在所述半导体层的层级处或在所述半导体层的层级下方。
CN202080004130.6A 2020-12-09 2020-12-09 三维存储器器件的接触焊盘及其制造方法 Active CN112655090B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/134857 WO2022120630A1 (en) 2020-12-09 2020-12-09 Contact pads of three-dimensional memory device and fabrication method thereof

Publications (2)

Publication Number Publication Date
CN112655090A CN112655090A (zh) 2021-04-13
CN112655090B true CN112655090B (zh) 2022-08-02

Family

ID=75368445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080004130.6A Active CN112655090B (zh) 2020-12-09 2020-12-09 三维存储器器件的接触焊盘及其制造方法

Country Status (5)

Country Link
US (1) US20220181350A1 (zh)
KR (1) KR20230012062A (zh)
CN (1) CN112655090B (zh)
TW (1) TWI826772B (zh)
WO (1) WO2022120630A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11832433B2 (en) * 2021-11-15 2023-11-28 Micron Technology, Inc. Array and peripheral area masking

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636806B2 (en) * 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US20180331118A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
WO2020034152A1 (en) * 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
KR102637645B1 (ko) * 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
CN110574162B (zh) * 2019-08-02 2021-02-12 长江存储科技有限责任公司 三维存储器器件及其制造方法
KR102668694B1 (ko) * 2019-11-05 2024-05-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 방법들
WO2021237883A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法

Also Published As

Publication number Publication date
TWI826772B (zh) 2023-12-21
TW202224154A (zh) 2022-06-16
KR20230012062A (ko) 2023-01-25
US20220181350A1 (en) 2022-06-09
CN112655090A (zh) 2021-04-13
WO2022120630A1 (en) 2022-06-16

Similar Documents

Publication Publication Date Title
CN111566815B (zh) 具有背面源极触点的三维存储器件
CN111566816B (zh) 用于形成具有背面源极触点的三维存储器件的方法
CN111758164B (zh) 三维存储器件和用于形成其的方法
CN111801798B (zh) 三维存储器件
US11978737B2 (en) Three-dimensional memory device and fabrication method thereof
CN112041986A (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
CN111801799A (zh) 用于形成三维存储器件的方法
CN112885842B (zh) 三维存储器及其制备方法
CN112655090B (zh) 三维存储器器件的接触焊盘及其制造方法
CN112689897B (zh) 三维存储器件的接触焊盘及其制造方法
CN112740403B (zh) 三维存储器器件的接触焊盘及其制造方法
US20230133691A1 (en) Three dimensional (3d) memory device and fabrication method using self-aligned multiple patterning and airgaps
TWI746024B (zh) 三維記憶體裝置及用於形成其的方法
US12033966B2 (en) Contact pads of three-dimensional memory device and fabrication method thereof
TW202145530A (zh) 三維記憶體元件及其製作方法
CN118301937A (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant