TWI746024B - 三維記憶體裝置及用於形成其的方法 - Google Patents

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Abstract

公開了3D記憶體裝置及用於形成其的方法的實施例。在一個示例中，一種3D記憶體裝置包括：基底的N型摻雜區；位於所述N型摻雜區上的N型摻雜半導體層；位於所述N型摻雜半導體層上的包括交織的導電層和介電層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構。所述源觸點結構的被所述N型摻雜區包圍的第一部分的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的第二部分的第二橫向尺寸。

Description

三維記憶體裝置及用於形成其的方法
本發明內容的實施例有關於三維(3D)記憶體裝置及其製造方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程將平坦儲存單元縮放到更小的大小。然而，隨著儲存單元的特徵大小逼近下限，平坦過程和製造技術變得富有挑戰和代價高昂。因此，平坦儲存單元的儲存密度逼近上限。
3D儲存架構可以解決平坦儲存單元中的密度極限。3D儲存架構包括儲存陣列和用於控制去往和來自儲存陣列的訊號的周邊元件。
本文中公開了3D記憶體裝置及用於形成其的方法的實施例。
在一個示例中，一種3D記憶體裝置包括：基底的N型摻雜區；位於所述N型摻雜區上的N型摻雜半導體層；位於所述N型摻雜半導體層上的包括交織的導電層和介電層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構。所述源觸點結構的被所述N型摻雜區包圍的第一部分的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的第二部分的第二橫向尺寸。
在另一個示例中，一種3D記憶體裝置包括：基底的N型摻雜區；位 於所述N型摻雜區之上的包括交織的導電層和介電層的儲存堆疊層；位於所述N型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構。
在仍然另一個示例中，提供了一種用於形成3D記憶體裝置的方法。在基底的N型摻雜區中形成凹陷。在所述N型摻雜區上並且在所述凹陷中形成犧牲層，以及隨後在所述犧牲層上形成介電質堆疊層。形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述N型摻雜區的通道結構。在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口。透過所述開口在所述N型摻雜區與所述介電質堆疊層之間用N型摻雜半導體層替換所述犧牲層。在所述開口和所述凹陷中形成源觸點結構。
100:3D記憶體裝置
102,202:N型摻雜區
104,230:N型摻雜半導體層
106,234:儲存堆疊層
108,126:導電層
110:介電層
112,214:通道結構
114,216:儲存膜
116,218:半導體通道
118,220:覆蓋層
120,222:通道插塞
122,246:源觸點結構
124,228,238:間隙壁
128,242:黏合層
130,244:源觸點
132:下部
133:中部
134:上部
204:犧牲層
206:凹陷
208:介電質堆疊層
210:堆疊介電層
212:堆疊犧牲層
224:縫隙
226:空腔
236:堆疊導電層
300:方法
302,304,306,308,310,312,314:步驟
x,y:方向
被併入本文並且構成本說明書的一部分的圖式說明了本發明內容的實施例，並且與本說明書一起進一步用於闡述本發明內容的原理和使相關領域的技術人員能夠製作和使用本發明內容。
圖1說明了根據本發明內容的一些實施例的一個示例性3D記憶體裝置的橫截面的側視圖。
圖2A-2I說明了根據本發明內容的一些實施例的用於形成一個示例性3D記憶體裝置的製造過程。
圖3說明了根據本發明內容的一些實施例的用於形成一個示例性3D記憶體裝置的方法的流程圖。
將參考圖式描述本發明內容的實施例。
儘管討論了具體的配置和佈置，但應當理解，這僅是出於說明的目的的。相關領域的技術人員應當認識到，可以使用其它的配置和佈置而不脫離本發明內容的精神和範圍。對於相關領域的技術人員應當顯而易見，也可以在多種其它的應用中使用本發明內容。
應當指出，本說明書中對“一個實施例”、“一實施例”、“一個示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括一個具體的特徵、結構或者特性，但每個實施例可以不必包括該具體的特徵、結構或者特性。此外，這樣的短語不必指同一個實施例。進一步地，在結合一個實施例描述一個具體的特徵、結構或者特性時，相關領域的技術人員將知道結合其它的實施例產生這樣的特徵、結構或者特性，不論是否作出了明確的描述。
概括地說，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，如本文中使用的術語“一個或複數個”可以被用於描述任何單數意義上的特徵、結構或者特性，或者可以被用於描述複數意義上的特徵、結構或者特性的組合。類似地，至少部分地取決於上下文，諸如是“一”、“一個”或者“那個”這樣的術語再次可以被理解為傳達單數使用或者傳達複數使用。另外，再次至少部分地取決於上下文，術語“基於”可以被理解為不必旨在傳達因素的排他的集合，而作為代替可以允許存在不必被明確地描述的額外的因素。
應當顯而易見，應當以最寬泛的方式來解釋本發明內容中的“在......上”、“在......之上”和“在......上方”的意義，以使得“在......上”不僅表示“直接在某物上”，而還包括“在某物上”而其間有中間的特徵或者層的意義，以及，“在......之上”或者“在......上方”不僅表示“在某物之上”或者“在某物上方”的意義，而可以還包括其“在某物之上”或者“在某物上方”而其間沒有任何中間的特徵或者層 (即，直接在某物上)的意義。
進一步地，為了易於描述，可以在本文中使用空間相對術語(諸如“在......下面”、“在......之下”、“較低”、“在......之上”、“較高”等)以便描述如圖式中說明的一個元素或者特徵與另一個(些)元素或者特徵的關係。除了圖式中描繪的朝向之外，空間相對術語旨在還包括處在使用或者操作中的元件的不同的朝向。裝置可以被另外地定向(被旋轉90度或者被定向在其它的朝向處)，並且同樣可以相應地解釋本文中使用的空間相對描述語。
如本文中使用的，術語“基底”指向其上添加隨後的材料層的材料。可以對基底自身進行圖案化。被添加到基底頂上的材料可以被圖案化，或者可以保持不被圖案化。此外，基底可以包括多種半導體材料(諸如，矽、鍺、砷化鎵、磷化銦等)。可替換地，基底可以是由非導電材料(諸如，玻璃、塑膠或者藍寶石晶圓)製成的。
如本文中使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在整個底層或者上覆結構之上延伸，或者可以具有小於底層或者上覆結構的廣度的廣度。進一步地，層可以是具有小於連續結構的厚度的厚度的同構或者異構連續結構的區域。例如，層可以位於連續結構的頂面與底面之間或者之處的任意一對水平的平面之間。層可以水平地、垂直地和/或沿錐形表面延伸。基底可以是一個層，可以包括位於其中的一個或複數個層，和/或可以具有位於其上、位於其之上和/或位於其之下的一個或複數個層。一個層可以包括複數個層。例如，一個互連層可以包括一個或複數個導體和觸點層(在其中形成互連線和/或經由觸點的垂直互連訪問)和一個或複數個介電層。
如本文中使用的，術語“標稱的/標稱地”指在產品或者過程的設計階段期間設置的部件或者過程操作的特性或者參數的期望或者目標值，以及期望值之上和/或之下的值的範圍。值的範圍可以起因於製造過程中的輕微變化或者 容限。如本文中使用的，術語“大約”指示可以基於與主題半導體元件相關聯的具體的技術節點改變的給定的量的值。基於具體的技術節點，術語“大約”可以指示例如在值的10-30%(例如，值的±10%、±20%或者±30%)內改變的給定的量的值。
如本文中使用的，術語“3D記憶體裝置”指具有位於橫向朝向的基底上的垂直朝向的儲存單元電晶體的串(在本文中被稱為“儲存串”，諸如，NAND儲存串)以使得儲存串就基底而言在垂直方向上延伸的半導體元件。如本文中使用的，術語“垂直的/垂直地”表示標稱地垂直於基底的橫向表面。
在一些3D NAND記憶體裝置中，有選擇地生長半導體插塞以包圍通道結構的側壁，例如，被稱為側壁選擇性磊晶生長(SEG)的。與在通道結構的下端處被形成的另一種類型的半導體插塞(例如，底部SEG)相比，側壁SEG的形成避免了蝕刻通道孔的底面處的儲存膜和半導體通道(也被稱為“SONO”穿孔)，因此，特別在利用先進技術製造3D NAND記憶體裝置，諸如具有伴隨多堆疊架構的96個或者更多層時，增大了過程視窗。然而，由於側壁SEG的厚度和分佈取決於沿通道結構的側壁的半導體通道的表面狀況，所以半導體通道上的殘留可以引起磊晶生長側壁SEG時的較大改變。
此外，一些具有側壁SEG的3D NAND記憶體裝置利用提供電洞的P井進行P井批量擦除操作以便進行擦除。然而，在進行讀操作時，P井需要被反轉以便形成反轉通道，這複雜化了對源選擇閘的控制。
根據本發明內容的各種實施例提供改進的3D記憶體裝置及其製造方法。可以將N型摻雜半導體層沉積為沿通道結構的側壁與半導體通道接觸，這不受半導體通道上的任何殘留的影響。結合N型摻雜區的N型摻雜半導體層可以在由3D記憶體裝置取代P井批量擦除而進行擦除操作(在本文中被稱為“GIDL擦除”)時生成閘極-感應-汲極-洩漏(GIDL)輔助體偏壓，因此，消除在進行讀操 作時對反轉通道的需要，並且簡化對源選擇閘的控制。在一些實施例中，用於形成源觸點結構的每個開口(例如，閘極縫隙(GLS))落入N型摻雜區中的分別的放大的凹陷中以避免由於不同開口間的刨削變化引起的任何負面影響。
圖1說明了根據本發明內容的一些實施例的一個示例性3D記憶體裝置100的橫截面的側視圖。3D記憶體裝置100可以包括基底，基底可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣層上有矽(SOI)、絕緣層上有鍺(GOI)或者任何其它合適的材料。在一些實施例中，基底是薄基底(例如，半導體層)，其是透過研磨、蝕刻、化學機械拋光(CMP)或者其任意組合被減薄的。應當指出，在圖1中包括了x和y軸以進一步說明3D記憶體裝置100中的部件的空間關係。3D記憶體裝置100的基底包括在x方向(即，橫向方向)上橫向地延伸的兩個橫向表面(例如，頂面和底面)。如本文中使用的，在基底在y方向上被定位在3D記憶體裝置的最低的平面中時，在y方向(即，垂直方向)上相對於3D記憶體裝置的基底確定3D記憶體裝置(例如，3D記憶體裝置100)的一個部件(例如，層或者元件)是在另一個部件(例如，層或者元件)的“上面”、“之上”還是“之下”。貫穿本發明內容應用了相同的用於描述空間關係的概念。
3D記憶體裝置100可以是單片3D記憶體裝置的部分。術語“單片”表示在單個基底上形成3D記憶體裝置的部件(例如，周邊元件和儲存陣列元件)。對於單片3D記憶體裝置來說，由於周邊元件處理和儲存陣列元件處理的捲繞，製造遇到額外的限制。例如，儲存陣列元件(例如，NAND儲存串)的製造受約束於與已經或者將要在同一個基底上被形成的周邊元件相關聯的熱預算。
可替換地，3D記憶體裝置100可以是非單片3D記憶體裝置的部分，在非單片3D記憶體裝置中，可以在不同的基底上單獨地形成部件(例如，周邊元件和儲存陣列元件)，並且然後例如以面對面的方式鍵合它們。在一些實施例 中，儲存陣列元件基底仍然是經鍵合的非單片3D記憶體裝置的基底，並且周邊元件(例如，包括任何被用於促進3D記憶體裝置100的操作的合適的數位、類比和/或混合訊號周邊電路，諸如，頁緩衝器、解碼器和鎖存器；未示出)被翻轉，並且向下面向儲存陣列元件(例如，NAND儲存串)以用於混合鍵合。應當理解，在一些實施例中，儲存陣列元件基底被翻轉，並且向下面向周邊元件(未示出)以用於混合鍵合，以使得在經鍵合的非單片3D記憶體裝置中，儲存陣列元件位於周邊元件之上。儲存陣列元件基底可以是薄基底(其不是經鍵合的非單片3D記憶體裝置的基底)，並且可以在薄儲存陣列元件基底的背部形成非單片3D記憶體裝置的後道工序(BEOL)互連。
如在圖1中示出的，3D記憶體裝置100的基底可以包括N型摻雜區102。N型摻雜區102可以被摻雜以任何合適的N型摻雜物(諸如，磷(P)、砷(Ar)或者銻(Sb))，這些N型摻雜物貢獻自由電子，並且提高本徵半導體的電導率。在一些實施例中，基底是N型矽基底，並且N型摻雜區102是N型矽基底的靠近其頂面的任意部分。在一些實施例中，基底是P型矽基底，並且N型摻雜區102是N井。例如，P型矽基底的部分可以被摻雜以任何合適的N型摻雜物(諸如，P、Ar或者Sb)，以便形成靠近P型矽基底的頂面的N井。在其中基底是單晶矽的一些實施例中，N型摻雜區102包括被摻雜以N型摻雜物的單晶矽。
如在圖1中示出的，3D記憶體裝置100可以還包括位於N型摻雜區102上的N型摻雜半導體層104。N型摻雜半導體層104可以是如在上面描述的“側壁SEG”的一個示例。N型摻雜半導體層104可以包括諸如是矽這樣的半導體材料。在一些實施例中，N型摻雜半導體層104包括透過如在下面詳細描述的沉積技術形成的多晶矽。N型摻雜半導體層104可以被摻雜以任何合適的N型摻雜物(諸如，P、Ar或者Sb)。例如，N型摻雜半導體層104可以是被摻雜以N型摻雜物(諸如，P、Ar或者Sb)的多晶矽層。在一些實施例中，與具有複數個在它們的介面 處具有非均勻的摻雜濃度的多晶矽子層(例如，兩個子層之間的介面處的突然摻雜濃度改變)相反，N型摻雜半導體層104是在垂直方向上具有均勻摻雜濃度分佈的單個多晶矽層。應當理解，N型摻雜半導體層104的N型摻雜物的摻雜濃度仍然可以在垂直方向上逐漸改變，只要不存在任何可以透過摻雜濃度變化來區分兩個或更多個子層的突然摻雜濃度改變即可。在一些實施例中，N型摻雜半導體層104的摻雜濃度在大約1017cm-3與大約1021cm-3之間，諸如，在1017cm-3與1021cm-3之間(例如，1017cm-3、2×1017cm-3、4×1017cm-3、6×1017cm-3、8×1017cm-3、1018cm-3、2×1018cm-3、4×1018cm-3、6×1018cm-3、8×1018cm-3、1019cm-3、2×1019cm-3、4×1019cm-3、6×1019cm-3、8×1019cm-3、1020cm-3、2×1020cm-3、4×1020cm-3、6×1020cm-3、8×1020cm-3、1021cm-3、任何以這些值中的任意值為下限的範圍或者在任何由這些值中的任意兩個值定義的範圍中)。
在一些實施例中，3D記憶體裝置100是在其中以NAND儲存串的陣列的形式提供儲存單元的NAND快閃記憶體元件。每個NAND儲存串可以包括延伸通過複數個各自包括導電層108和介電層110的對(在本文中被稱為“導體/介電層對)的通道結構112。堆疊的導體/介電層對在本文中也被稱為儲存堆疊層106。儲存堆疊層106中的導體/介電層對的數量(例如，32、64、96、128、160、192、224、256等)確定3D記憶體裝置100中的儲存單元的數量。儘管未在圖1中示出，但應當理解，在一些實施例中，儲存堆疊層106可以具有多堆疊架構，諸如，包括下儲存堆疊和位於下儲存堆疊上的上儲存堆疊的雙堆疊架構。每個儲存堆疊中的導電層108和介電層110的對的數量可以相同或者不同。如在圖1中示出的，根據一些實施例，具有均勻摻雜濃度分佈的N型摻雜半導體層104在垂直上被放置在N型摻雜區102與儲存堆疊層106之間。換句話說，根據一些實施例，不存在在垂直上被放置在N型摻雜區102與儲存堆疊層106之間的具有與N型摻雜半導體層104不同的摻雜濃度的另一個N型摻雜半導體層。
儲存堆疊層106可以包括位於N型摻雜半導體層104上的複數個交織的導電層108和介電層110。儲存堆疊層106中的導電層108和介電層110可以在垂直方向上交替。換句話說，除了儲存堆疊層106的頂部或者底部處的那些導電層108和介電層110之外，每個導電層108可以在全部兩側處與兩個介電層110鄰接，並且每個介電層110可以在全部兩側處與兩個導電層108鄰接。導電層108可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、經摻雜的矽、矽化物或者其任意組合。每個導電層108可以包括被黏合層和閘介電層包圍的閘電極(閘線)。導電層108的閘電極可以在橫向上作為字元線延伸，在儲存堆疊層106的一個或複數個階梯結構(未示出)處結束。介電層110可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。
如在圖1中示出的，通道結構112垂直地延伸通過儲存堆疊層106和N型摻雜半導體層104進入N型摻雜區102。即，通道結構112可以包括三個部分：被N型摻雜區102包圍(即，位於N型摻雜半導體層104與N型摻雜區102之間的介面之下)的下部、被儲存堆疊層106包圍(即，位於N型摻雜半導體層104與儲存堆疊層106之間的介面之上)的上部和被N型摻雜半導體層104包圍的中部。如本文中使用的，在基底被定位在3D記憶體裝置100的最低平面中時，部件(例如，通道結構112)的“上部”是在y方向上更遠離基底的部分，並且部件(例如，通道結構112)的“下部”是在y方向上更靠近基底的部分。
通道結構112可以包括被填充以半導體材料(例如，作為半導體通道116)和介電質材料(例如，作為儲存膜114)的通道孔。在一些實施例中，半導體通道116包括矽(諸如，非晶矽、多晶矽或者單晶矽)。在一個示例中，半導體通道116包括多晶矽。在一些實施例中，儲存膜114是包括穿隧層、儲存層(也被稱為“電荷捕獲層”)和阻隔層的複合層。通道孔的剩餘空間可以被部分地 或者完全地填充以包括介電質材料(諸如，氧化矽)的覆蓋層118和/或氣隙。通道結構112可以具有圓柱形狀(例如，柱形形狀)。根據一些實施例，從柱形的中心到外表面按照該次序放射狀地佈置覆蓋層118、半導體通道116、儲存膜114的穿隧層、儲存層和阻隔層。穿隧層可以包括氧化矽、氮氧化矽或者其任意組合。儲存層可以包括氮化矽、氮氧化矽或者其任意組合。阻隔層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或者其任意組合。在一個示例中，儲存膜114可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在一些實施例中，通道結構112進一步包括位於通道結構112的上部的頂部的通道插塞120。通道插塞120可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞120充當NAND儲存串的汲極。
如在圖1中示出的，根據一些實施例，半導體通道116的沿通道結構112的側壁(例如，在通道結構112的中部中)的部分與N型摻雜半導體層104接觸。即，根據一些實施例，儲存膜114在鄰接N型摻雜半導體層104的通道結構112的中部中被斷開，暴露半導體通道116以便與包圍的N型摻雜半導體層104接觸。因此，包圍並且接觸半導體通道116的N型摻雜半導體層104可以充當通道結構112的“側壁SEG”以替換如上面描述的“底部SEG”，這可以緩解諸如是覆蓋控制、磊晶層形成和SONO穿孔這樣的問題。
如在圖1中示出的，3D記憶體裝置100可以進一步包括源觸點結構122。源觸點結構122可以垂直地延伸通過儲存堆疊層106中的導體/介電層對和N型摻雜半導體層114進入N型摻雜區102。每個源觸點結構122可以是例如複數個NAND儲存串的被電連接到複數個通道結構112的陣列共源極(ACS)的部分。與通道結構112類似，源觸點結構122也可以包括三個部分：被N型摻雜區102包圍的下部132，被儲存堆疊層106包圍的上部134，以及被N型摻雜半導體層104包圍的中部133。在一些實施例中，源觸點122的下部132的下部橫向尺寸(例如， 在圖1中的x方向上的)大於源觸點結構122的上部134的上部橫向尺寸(例如，在圖1中的x方向上的)，這可以促進在3D記憶體裝置100的製造期間源觸點結構122的上部134與下部132之間的對齊。即，與上部134相比，下部132可以被看作“放大了的部分”。在一些實施例中，由於如在下面就製造過程詳細描述的移除被形成在源觸點結構122被形成在其中的凹陷的側壁上的N型摻雜半導體層104的相同材料(例如，多晶矽)的過程，源觸點結構122的被N型摻雜區102包圍的下部132的橫向尺寸大於源觸點結構122的被N型摻雜半導體層104包圍的中部133的至少部分的橫向尺寸。在一些實施例中，源觸點結構122的中部133的橫向尺寸大於源觸點結構122的上部134的橫向尺寸。應當理解，下部132或者上部134的橫向尺寸在垂直方向上可以不是均勻的。在一個示例中，上部134和下部132的上部橫向尺寸和下部橫向尺寸可以在與源觸點結構122的中部的介面處被測量。在另一個示例中，上部134的上部橫向尺寸可以是沿垂直方向的上部134的最大橫向尺寸，以及，下部132的下部橫向尺寸可以是沿垂直方向的下部132的最小橫向尺寸，以使得下部132的任何下部橫向尺寸大於源觸點結構122的上部134的任何上部橫向尺寸。
源觸點結構122也可以橫向地(例如，在垂直於x和y方向的方向上)延伸以將儲存堆疊層106分隔成複數個塊儲存區。源觸點結構122可以包括各自垂直地延伸通過儲存堆疊層106和N型摻雜半導體層104進入N型摻雜區102的間隙壁124和源觸點130。即，根據一些實施例，源觸點結構122的上部134和下部132兩者都包括間隙壁124和源觸點130。間隙壁124可以包括橫向上位於源觸點130與儲存堆疊層106之間的介電質材料(諸如，氧化矽)以便使源觸點130與儲存堆疊層106中的包圍的導電層108電絕緣。因此，複數個源觸點結構122可以將3D記憶體裝置100分隔為複數個塊儲存區和/或指儲存區。另一方面，可以沿源觸點結構122的側壁而非在源觸點結構122的底部處放置間隙壁124以使得源觸 點130可以位於N型摻雜區102之上並且與之接觸，以便產生與N型摻雜區102的電連接。
在一些實施例中，源觸點130包括黏合層128和被黏合層128包圍的導電層126。黏合層128可以包括位於N型摻雜區102之上並且與之接觸的一個或複數個導電材料(諸如，氮化鈦(TiN))以便產生與N型摻雜區102的電連接。在一些實施例中，導電層126包括其下部中的多晶矽和與金屬互連(未示出)接觸的其上部中的金屬(例如，W)。在一些實施例中，黏合層128(例如，TiN)與N型摻雜區102和導電層126的金屬(例如，W)兩者接觸以形成N型摻雜區102(例如，作為NAND儲存串的源極)與金屬互連之間的電連接。
根據一些實施例，透過消除作為電洞的源的P井，3D記憶體裝置100被配置為在進行擦除操作時生成GIDL輔助體偏壓。圍繞NAND儲存串的源選擇閘GIDL可以生成進入NAND儲存串的電洞電流以便為擦除操作提升體勢能(位能)。此外，透過消除作為電洞的源的P井，由於在由3D記憶體裝置100進行讀操作時不再需要反轉通道，所以也可以簡化讀操作期間對源選擇閘的控制。
圖2A-2I說明了根據本發明內容的一些實施例的用於形成一個示例性3D記憶體裝置的製造過程。圖3說明了根據本發明內容的一些實施例的用於形成一個示例性3D記憶體裝置的方法300的流程圖。圖2A-2I和3中描繪的3D記憶體裝置的示例包括圖1中描繪的3D記憶體裝置100。將一起描述圖2A-2I和3。應當理解，方法300中示出的步驟不是詳盡的，並且也可以在所說明的步驟中的任意步驟之前、之後或者之間進行其它的步驟。進一步地，可以同時地或者按照與圖3中示出的次序不同的次序進行這些步驟中的一些步驟。
參考圖3，方法300在步驟302處開始，在步驟302中，在基底的N型摻雜區中形成凹陷。在一些實施例中，基底是N型矽基底。在一些實施例中，基底是P型矽基底，並且N型摻雜區是N井。如在圖2A中說明的，形成N型摻雜區202。 在一些實施例中，N型摻雜區202是透過使用離子佈植和/或熱擴散過程用N型摻雜物(諸如，P、Ar或者Sb)摻雜P型矽基底的靠近其頂面的部分形成的N井。在一些實施例中，N型摻雜區202是N型矽基底的靠近其頂面的部分。可以使用乾式蝕刻和/或濕式蝕刻過程在N型摻雜區202中形成凹陷206。
如在圖3中說明的，方法300前進到步驟304，在步驟304中，隨後形成位於N型摻雜區上並且位於凹陷中的犧牲層和位於犧牲層上的介電質堆疊層。犧牲層可以是多晶矽層。介電質堆疊層可以包括複數個交織的堆疊犧牲層和堆疊介電層。
如在圖2A中說明的，在N型摻雜區202上並且在凹陷206中形成犧牲層204。可以透過使用包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或者其任意組合的一個或複數個膜沉積過程在N型摻雜區202上以及在凹陷206中沉積可以稍後被有選擇地移除的多晶矽或者任何其它合適的犧牲材料(例如，碳)來形成犧牲層204。在一些實施例中，透過在形成犧牲層204之前在N型摻雜區202上沉積介電質材料(諸如，氧化矽)或者進行熱氧化在犧牲層204與N型摻雜區202之間形成襯墊氧化物層。
如在圖2A中說明的，在犧牲層204上形成包括多對的第一介電層(被稱為“堆疊犧牲層212”)和第二介電層(被稱為“堆疊介電層210”)的介電質堆疊層208。根據一些實施例，介電質堆疊層208包括交織的堆疊犧牲層212和堆疊介電層210。可以在犧牲層204上交替地沉積堆疊介電層210和堆疊犧牲層212以形成介電質堆疊層208。在一些實施例中，每個堆疊介電層210包括一層氧化矽，並且每個堆疊犧牲層212包括一層氮化矽。可以透過包括但不限於CVD、PVD、ALD或者其任意組合的一個或複數個膜沉積過程形成介電質堆疊層208。
如在圖3中說明的，方法300前進到步驟306，在步驟306中，形成垂直地延伸通過介電質堆疊層和犧牲層進入N型摻雜區的通道結構。在一些實施例 中，為了形成通道結構，形成垂直地延伸通過介電質堆疊層和犧牲層進入N型摻雜區的通道孔，並且隨後沿通道孔的側壁形成儲存膜和半導體通道。在一些實施例中，在半導體通道之上並且與之接觸地形成通道插塞。
如在圖2A中說明的，通道孔是垂直地延伸通過介電質堆疊層208和犧牲層204進入N型摻雜區202的開口。在一些實施例中，形成複數個開口，以使得每個開口在稍後的過程中變成用於生長單個通道結構214的位置。在一些實施例中，用於形成通道結構214的通道孔的製造過程包括濕式蝕刻和/或乾式蝕刻過程，諸如，深層離子反應蝕刻(DRIE)。在一些實施例中，通道結構214的通道孔進一步延伸通過N型摻雜區202的上部。透過介電質堆疊層208和犧牲層204的蝕刻過程可以繼續蝕刻N型摻雜區202的部分。在一些實施例中，在蝕刻通過介電質堆疊層208和犧牲層204之後，使用單獨的蝕刻過程來蝕刻N型摻雜區202的部分。
如在圖2A中說明的，儲存膜216(包括阻隔層、儲存層和穿隧層)和半導體通道218隨後沿通道孔的側壁和底面按照該次序被形成。在一些實施例中，首先沿通道孔的側壁和底面沉積儲存膜216，並且然後在儲存膜216之上沉積半導體通道218。阻隔層、儲存層和穿隧層可以隨後使用一個或複數個膜沉積過程(諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合)按照該次序被沉積，以形成儲存膜216。然後可以透過使用一個或複數個膜沉積過程(諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合)在儲存膜216的穿隧層之上沉積半導體材料(諸如，多晶矽)來形成半導體通道218。在一些實施例中，隨後沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構)以形成儲存膜216和半導體通道218。
如在圖2A中說明的，在通道孔中並且在半導體通道218之上形成覆蓋層220以完全地或者部分地填充通道孔(例如，不具有或者具有氣隙)。可以透 過使用一個或複數個膜沉積過程(諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合)沉積介電質材料(諸如，氧化矽)來形成覆蓋層220。然後可以在通道孔的上部中形成通道插塞222。在一些實施例中，透過CMP、濕式蝕刻和/或乾式蝕刻過程移除並且平坦化位於介電質堆疊層208的頂面上的儲存膜216、半導體通道218和覆蓋層220的部分。然後可以透過對位於通道孔的上部中的半導體通道218和覆蓋層220的部分進行濕式蝕刻和/或乾式蝕刻在通道孔的上部中形成凹陷。然後可以透過經由一個或複數個膜沉積過程(諸如，CVD、PVD、ALD或者其任意組合)在凹陷中沉積半導體材料(諸如，多晶矽)來形成通道插塞222。由此形成通過介電質堆疊層208和犧牲層204進入N型摻雜區202的通道結構214。
如在圖3中說明的，方法300前進到步驟308，在步驟308中，形成垂直地延伸通過介電質堆疊層進入凹陷中的犧牲層的開口。在一些實施例中，凹陷的橫向尺寸大於開口的橫向尺寸。
如在圖2B中說明的，縫隙224是所形成的垂直地延伸通過介電質堆疊層208進入凹陷206中的犧牲層204的開口，其暴露凹陷206中的犧牲層204的部分。在一些實施例中，凹陷206是在x方向上具有大於縫隙224的橫向尺寸的橫向尺寸的放大了的凹陷。可以首先使用微影過程將縫隙224圖案化為在橫向上與凹陷206對齊。凹陷206的放大了的尺寸可以增大橫向方向上的覆蓋裕度。在一些實施例中，用於形成縫隙224的製造過程進一步包括濕式蝕刻和/或乾式蝕刻過程，諸如，DRIE。被填充以犧牲層204的凹陷206的存在可以增大垂直方向上的縫隙224的刨削裕度。即，對縫隙224的蝕刻不再必須在基底的頂面之上的犧牲層204中停止，並且可以在凹陷206中的犧牲層204中停止。應當理解，對縫隙224的蝕刻可以在犧牲層204中的任意深度處停止。因此，可以放寬對不同的縫隙224之間的刨削差異要求，因此提升產量。在一些實施例中，透過沿縫隙224的側壁 沉積一個或複數個介電質(諸如，高k介電質)來沿縫隙224的側壁形成間隙壁228。
如在圖3中說明的，方法300前進到步驟310，在步驟310中，透過開口在N型摻雜區與介電質堆疊層之間用N型摻雜半導體層替換犧牲層。在一些實施例中，為了用N型摻雜半導體層替換犧牲層，移除犧牲層以在N型摻雜區與介電質堆疊層之間形成空腔，移除儲存膜的部分以暴露半導體通道的沿通道孔的側壁的部分，並且向空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。在一些實施例中，為了向空腔中沉積N型摻雜多晶矽，以均勻摻雜濃度分佈對多晶矽進行原位摻雜以填充空腔。
如在圖2C中說明的，透過濕式蝕刻和/或乾式蝕刻移除犧牲層204(在圖2B中示出)以形成空腔226以及重新打開凹陷206。在一些實施例中，犧牲層204包括多晶矽，間隙壁228包括高k介電質，並且經由透過縫隙224應用四甲基氫氧化銨(TMAH)蝕刻劑對犧牲層204進行蝕刻，該蝕刻可以被間隙壁228的高k介電質以及犧牲層204與N型摻雜區202之間的基底氧化物層停止。即，根據一些實施例，對犧牲層204進行的移除不移除介電質堆疊層208和N型摻雜區202。凹陷206中的犧牲層204也可以被移除以重新打開凹陷206。
如在圖2D中說明的，移除儲存膜216的在空腔226中被暴露的部分以暴露半導體通道218的沿通道結構214的側壁的部分。在一些實施例中，經由透過縫隙224和空腔226應用蝕刻劑(例如，用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸)對阻隔層(例如，包括氧化矽)、儲存層(例如，包括氮化矽)和穿隧層(例如，包括氧化矽)的部分進行蝕刻。蝕刻可以被間隙壁228和半導體通道218停止。即，根據一些實施例，對儲存膜216的在空腔226中被暴露的部分進行的移除不移除介電質堆疊層208(被間隙壁228保護)和被半導體通道218包圍的包括多晶矽的半導體通道218和覆蓋層220。在一些實施例中，基底氧化 物層(包括氧化矽)也透過相同的蝕刻過程被移除。
如在圖2E中說明的，在N型摻雜區202與介電質堆疊層208之間形成N型摻雜半導體層230。在一些實施例中，經由透過縫隙224使用一個或複數個膜沉積過程(諸如，CVD、PVD、ALD或者其任意組合)向空腔226(在圖2D中示出)中沉積多晶矽形成N型摻雜半導體層230。在一些實施例中，在沉積多晶矽以形成N型摻雜半導體層230時進行對N型摻雜物(諸如，P、As或者Sb)的原位摻雜。N型摻雜半導體層230可以填充空腔226，以使得N型摻雜半導體層230與通道結構214的半導體通道218的被暴露的部分接觸。根據一些實施例，由於N型摻雜半導體層230與從半導體通道218開始的磊晶生長相反而是透過沉積被形成的，所以半導體通道218的表面狀況(例如，潔淨度)不影響N型摻雜半導體層230的形成。此外，N型摻雜半導體層230可以是透過利用原位摻雜進行的單個多晶矽沉積過程形成的位於N型摻雜區202與介電質堆疊層208之間的具有均勻摻雜濃度分佈的單個多晶矽層。
如在圖3中說明的，方法300前進到步驟312，在步驟312中，透過開口用儲存堆疊層替換介電質堆疊層。如在圖2F中說明的，使用濕式蝕刻和/或乾式蝕刻移除在凹陷206(在圖2E中示出)並且沿縫隙224的側壁被形成的N型摻雜半導體層230以暴露凹陷206中的N型摻雜區202。可以(例如，透過控制蝕刻速率和/或時間)對蝕刻過程進行控制，以使得N型摻雜半導體層230仍然保留在N型摻雜區202與介電質堆疊層208之間並且與通道結構214的半導體通道218接觸。在一些實施例中，對被形成在凹陷206中的N型摻雜半導體層230的蝕刻(例如，對被沉積在凹陷206的側壁上的多晶矽的蝕刻)導致凹陷206的剩餘部分具有一種形狀，該形狀沿垂直方向(例如，在x方向上)具有非均勻的橫向尺寸。例如，如在圖2F中示出的，凹陷206的被N型摻雜區202包圍的剩餘部分的下部的橫向尺寸可以大於凹陷206的被N型摻雜半導體層230包圍的剩餘部分的上部的 橫向尺寸。
如在圖2G中說明的，使用濕式蝕刻和/或乾式蝕刻移除覆蓋縫隙224的側壁的間隙壁228(如在圖2C中示出的)以暴露介電質堆疊層208的堆疊犧牲層212(如在圖2A中示出的)。可以透過閘替換過程(即，用堆疊導電層236替換堆疊犧牲層212)形成儲存堆疊層234。儲存堆疊層234因此可以包括位於N型摻雜半導體層230上的交織的堆疊導電層236和堆疊介電層210。在一些實施例中，為了形成儲存堆疊層234，經由透過縫隙224應用蝕刻劑以形成複數個橫向凹陷來移除堆疊犧牲層212。然後可以透過使用一個或複數個膜沉積過程(諸如，PVD、CVD、ALD或者其任意組合)沉積一個或複數個導電材料來向橫向凹陷中沉積堆疊導電層236。
如在圖3中說明的，方法300前進到步驟314，在步驟314中，在開口和凹陷中形成源觸點結構。在一些實施例中，為了形成源觸點結構，沿開口和凹陷的側壁形成間隙壁，並且在間隙壁之上並且與N型摻雜區接觸地形成源觸點。源觸點可以包括TiN。
如在圖2H中說明的，使用一個或複數個膜沉積過程(諸如，PVD、CVD、ALD或者其任意組合)沿縫隙224和凹陷206的側壁形成包括一個或複數個介電質(諸如，氧化矽)的間隙壁238。在一些實施例中，如在圖2I中說明的，可以完全地或者部分地移除被形成在凹陷206的底部處的間隙壁238以在凹陷206中形成暴露N型摻雜區202的開口。
如在圖2I中說明的，在間隙壁238之上形成源觸點244以填充縫隙224和凹陷206(如在圖2H中示出的)的剩餘部分，以便與N型摻雜區202接觸。在一些實施例中，首先透過例如經由使用一個或複數個膜沉積過程(諸如，PVD、CVD、ALD或者其任意組合)沉積TiN在縫隙224和凹陷206中的間隙壁238之上並且透過位於凹陷206的底部處的開口與N型摻雜區202接觸地形成黏合層242來 形成源觸點244。然後可以透過例如經由使用一個或複數個膜沉積過程(諸如，PVD、CVD、ALD、電鍍、非電鍍或者其任意組合)在凹陷206和縫隙224的下部中沉積多晶矽和在縫隙224的上部中沉積金屬(例如，W)而在縫隙224和凹陷206中的黏合層242之上形成導電層240以完全地或者部分地填充縫隙224和206來形成源觸點244。根據一些實施例，由此形成包括間隙壁238和位於N型摻雜區202之上並且與之接觸的源觸點244的源觸點結構246。
根據本發明內容的一個方面，一種3D記憶體裝置包括：基底的N型摻雜區；位於所述N型摻雜區上的N型摻雜半導體層；位於所述N型摻雜半導體層上的包括交織的導電層和介電層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構。所述源觸點結構的被所述N型摻雜區包圍的第一部分的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的第二部分的第二橫向尺寸。
在一些實施例中，所述N型摻雜半導體層包括多晶矽。
在一些實施例中，所述N型摻雜半導體層是具有均勻摻雜濃度分佈的單個多晶矽層。
在一些實施例中，所述N型摻雜半導體層的摻雜濃度在大約1017cm-3與大約1021cm-3之間。
在一些實施例中，所述基底是N型矽基底。
在一些實施例中，所述基底是P型矽基底，並且所述N型摻雜區是N井。
在一些實施例中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
在一些實施例中，所述3D記憶體裝置被配置為在進行擦除操作時生 成GIDL輔助體偏壓。
在一些實施例中，所述源觸點結構包括各自垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點和間隙壁。
在一些實施例中，所述源觸點與所述N型摻雜區接觸。
在一些實施例中，所述源觸點包括TiN。
在一些實施例中，所述源觸點結構的所述第一部分的所述第一橫向尺寸大於所述源觸點結構的被所述N型摻雜半導體層包圍的第三部分的第三橫向尺寸。
在一些實施例中，所述第三橫向尺寸大於所述源觸點結構的所述第二部分的所述第二橫向尺寸。
根據本發明內容的另一個方面，一種3D記憶體裝置包括：基底的N型摻雜區；位於所述N型摻雜區之上的包括交織的導電層和介電層的儲存堆疊層；位於所述N型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構。
在一些實施例中，所述N型摻雜半導體層包括多晶矽。
在一些實施例中，所述N型摻雜半導體層的摻雜濃度在大約1017cm-3與大約1021cm-3之間。
在一些實施例中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
在一些實施例中，所述3D記憶體裝置被配置為在進行擦除操作時生成GIDL輔助體偏壓。
在一些實施例中，所述3D記憶體裝置進一步包括：垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構。根 據一些實施例，所述源觸點結構的被所述N型摻雜區包圍的第一部分的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的第二部分的第二橫向尺寸。
在一些實施例中，所述源觸點結構包括各自垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點和間隙壁。
在一些實施例中，所述源觸點與所述N型摻雜區接觸。
在一些實施例中，所述源觸點包括TiN。
在一些實施例中，所述源觸點結構的所述第一部分的所述第一橫向尺寸大於所述源觸點結構的被所述N型摻雜半導體層包圍的第三部分的第三橫向尺寸。
在一些實施例中，所述第三橫向尺寸大於所述源觸點結構的所述第二部分的所述第二橫向尺寸。
在一些實施例中，所述基底是N型矽基底。
在一些實施例中，所述基底是P型矽基底，並且所述N型摻雜區是N井。
根據本發明內容的仍然另一個方面，提供了一種用於形成3D記憶體裝置的方法。在基底的N型摻雜區中形成凹陷。隨後在所述N型摻雜區上並且在所述凹陷中形成犧牲層，以及在所述犧牲層上形成介電質堆疊層。形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述N型摻雜區的通道結構。在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口。透過所述開口在所述N型摻雜區與所述介電質堆疊層之間用N型摻雜半導體層替換所述犧牲層。在所述開口和所述凹陷中形成源觸點結構。
在一些實施例中，在形成所述源觸點結構之前，透過所述開口用儲存堆疊層替換所述介電質堆疊層以使得所述通道結構垂直地延伸通過所述儲存 堆疊層和所述N型摻雜半導體層進入所述N型摻雜區。
在一些實施例中，所述凹陷的橫向尺寸大於所述開口的橫向尺寸。
在一些實施例中，為了形成所述通道結構，形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述N型摻雜區的通道孔；並且隨後沿所述通道孔的側壁形成儲存膜和半導體通道。
在一些實施例中，為了用所述N型摻雜半導體層替換所述犧牲層，移除所述犧牲層以在所述N型摻雜區與所述介電質堆疊層之間形成空腔；移除所述儲存膜的部分以暴露所述半導體通道的沿所述通道孔的所述側壁的部分；並且，向所述空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。
在一些實施例中，為了向所述空腔中沉積所述N型摻雜多晶矽，對所述多晶矽進行原位摻雜以便將所述空腔填充為具有均勻摻雜濃度分佈。
在一些實施例中，為了形成所述源觸點結構，沿所述開口和所述凹陷的側壁形成間隙壁；並且在所述間隙壁之上並且與所述N型摻雜區接觸地形成源觸點。
在一些實施例中，所述源觸點包括TiN。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所發明的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
已在上面借助於說明所指定的功能及其關係的實現方案的功能性構建方框描述了本發明內容的實施例。已經在本文中出於方便描述起見任意地定 義了這些功能性構建方框的邊界。可以定義替換的邊界，只要所指定的功能及其關係被恰當地進行就行。
摘要部分可以闡述如由發明人設想的本發明內容的一個或複數個而非全部示例性實施例，並且因此，不旨在以任何方式限制本發明內容及所附申請專利範圍。
本發明內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。
100:3D記憶體裝置
102:N型摻雜區
104:N型摻雜半導體層
106:儲存堆疊層
108,126:導電層
110:介電層
112:通道結構
114:儲存膜
116:半導體通道
118:覆蓋層
120:通道插塞
122:源觸點結構
124:間隙壁
128:黏合層
130:源觸點
132:下部
133:中部
134:上部
x,y:方向

Claims (20)

  1. 一種三維(3D)記憶體裝置，包括：基底的N型摻雜區；位於所述N型摻雜區上的N型摻雜半導體層；位於所述N型摻雜半導體層上的包括交織的導電層和介電層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構；以及垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構，其中，所述源觸點結構的底面與所述通道結構的底面位於所述N型摻雜區中，且所述源觸點結構的被所述N型摻雜區包圍的下部的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的上部的第二橫向尺寸。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述N型摻雜半導體層包括多晶矽。
  3. 根據請求項2所述的3D記憶體裝置，其中，所述N型摻雜半導體層是具有均勻摻雜濃度分佈的單個多晶矽層。
  4. 根據請求項3所述的3D記憶體裝置，其中，所述N型摻雜半導體層的摻雜濃度在大約1017cm-3與大約1021cm-3之間。
  5. 根據請求項1所述的3D記憶體裝置，其中，所述基底是N型矽基底。
  6. 根據請求項1所述的3D記憶體裝置，其中，所述基底是P型矽基底，並且所述N型摻雜區是N井。
  7. 根據請求項1所述的3D記憶體裝置，其中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
  8. 根據請求項1所述的3D記憶體裝置，其中，所述3D記憶體裝置被配置為在進行擦除操作時生成閘極-感應-汲極-洩漏(GIDL)輔助體偏壓。
  9. 根據請求項1所述的3D記憶體裝置，其中，所述源觸點結構包括各自垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點和間隙壁。
  10. 根據請求項9所述的3D記憶體裝置，其中，所述源觸點與所述N型摻雜區接觸。
  11. 根據請求項9所述的3D記憶體裝置，其中，所述源觸點包括氮化鈦(TiN)。
  12. 根據請求項1所述的3D記憶體裝置，其中，所述源觸點結構的所述下部的所述第一橫向尺寸大於所述源觸點結構的被所述N型摻雜半導體層包圍的中部的第三橫向尺寸。
  13. 根據請求項12所述的3D記憶體裝置，其中，所述第三橫向尺寸大於所述源觸點結構的所述上部的所述第二橫向尺寸。
  14. 一種三維(3D)記憶體裝置，包括：基底的N型摻雜區；位於所述N型摻雜區之上的包括交織的導電層和介電層的儲存堆疊層；位於所述N型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的通道結構；以及垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區的源觸點結構，其中，所述源觸點結構的底面與所述通道結構的底面位於所述N型摻雜區中，且所述源觸點結構的被所述N型摻雜區包圍的下部的第一橫向尺寸大於所述源觸點結構的被所述儲存堆疊層包圍的上部的第二橫向尺寸。
  15. 一種用於形成三維(3D)記憶體裝置的方法，包括：在基底的N型摻雜區中形成凹陷；隨後在所述N型摻雜區上並且在所述凹陷中形成犧牲層，以及在所述犧牲層上形成介電質堆疊層；形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述N型摻雜區的通道結構；在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口；透過所述開口在所述N型摻雜區與所述介電質堆疊層之間用N型摻雜半導 體層替換所述犧牲層；以及在所述開口和所述凹陷中形成源觸點結構。
  16. 根據請求項15所述的方法，還包括，在形成所述源觸點結構之前：透過所述開口用儲存堆疊層替換所述介電質堆疊層以使得所述通道結構垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述N型摻雜區。
  17. 根據請求項15所述的方法，其中，形成所述通道結構包括：形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述N型摻雜區的通道孔；以及隨後沿所述通道孔的側壁形成儲存膜和半導體通道。
  18. 根據請求項17所述的方法，其中，用所述N型摻雜半導體層替換所述犧牲層包括：移除所述犧牲層以在所述N型摻雜區與所述介電質堆疊層之間形成空腔；移除所述儲存膜的部分以暴露所述半導體通道的沿所述通道孔的所述側壁的部分；以及向所述空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。
  19. 根據請求項18所述的方法，其中，向所述空腔中沉積所述N型摻雜多晶矽包括：對所述多晶矽進行原位摻雜以便將所述空腔填充為具有均勻摻雜濃度分佈。
  20. 根據請求項15所述的方法，其中，形成所述源觸點結構包括：沿所述開口和所述凹陷的側壁形成間隙壁；以及在所述間隙壁之上並且與所述N型摻雜區接觸地形成源觸點。
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