TW202213729A - 三維記憶體元件中具有突出部分的通道結構及其製作方法 - Google Patents

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Abstract

3D記憶體元件，包括一基底，以及設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構。多個通道結構分別垂直地延伸穿過該記憶體堆疊結構，並且具有與該多個導電層鄰接的多個突出部分和與該多個介電質層鄰接的多個正常部分。每個通道結構包括沿著通道結構的一側壁的一阻擋層、以及在阻擋層之上的一儲存層。儲存層包括位在該通道結構的該多個突出部分中的多個電荷捕獲結構，以及位在該通道結構的該多個正常部分中並且連接該多個電荷捕獲結構的多個保護結構。

Description

三維記憶體元件中具有突出部分的通道結構及其製作方法
本發明內容涉及半導體技術領域。更具體地，本發明內容涉及三維（3D）記憶體元件以及其製造方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維(three-dimensional, 3D)記憶體元件架構可以解決在平面式記憶體元件密度限制。3D記憶體元件架構包括儲存單元陣列和用於控制傳送和接收來自儲存單元陣列的信號的外圍元件。
本發明公開了一種3D記憶體元件及其製作方法的一些實施例。
根據本發明一實施例公開的3D記憶體元件，其包括一基底，以及設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構。多個通道結構，分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和與該多個介電質層鄰接的多個正常部分。多個通道結構中的每個通道結構包括沿著通道結構的一側壁的一阻擋層、以及在阻擋層之上的一儲存層。儲存層包括位在該通道結構的該多個突出部分中的多個電荷捕獲結構，以及位在該通道結構的該多個正常部分中並且連接該多個電荷捕獲結構的多個保護結構。
根據本發明另一實施例公開的3D記憶體元件，其包括一基底，以及設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構。多個通道結構，該多個通道結構分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和以及與該多個介電質層鄰接的多個正常部分。其中該多個通道結構分別包括一阻擋層設置在該通道結構的一側壁之上，以及一儲存層設置在該阻擋層之上。該儲存層包括位在各該多個通道結構的該多個突出部分中的多個電荷捕獲結構，以及位在該多個通道結構的該多個正常部分中的多個保護結構，其中該多個電荷捕獲結構的各者的厚度大於該多個保護結構的各者的厚度。
根據本發明又另一實施例公開的用於形成三維（3D）記憶體元件的方法，包括以下步驟。在一基底上方形成一介電質堆疊結構，該介電質堆疊結構包括交錯的多個介電質層和多個犧牲層。形成垂直地延伸穿過該介電質堆疊結構的多個開口。去除該多個犧牲層與該多個開口鄰接的部分，以於各該多個開口中形成多個凹槽。沿著各該多個開口和該多個凹槽的側壁，依次地形成一阻擋層和一儲存層。對該儲存層的一部分進行氧化。去除該儲存層的一氧化部分，使得該儲存層的一剩餘部分是在該阻擋層之上連續的。
接下來文中實施例的具體配置和設置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和設置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
本文所附圖式均為示意圖，並未按比例繪製，且相同或類似的特徵通常以相同的附圖標記描述。文中所述實施例與附圖僅供參考與說明用，並非用來對本發明加以限制。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本發明所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本發明使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本發明使用的空間相關描述詞。
如本發明所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可置換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本發明所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層（其中形成有接觸、互連線和/或垂直互連插塞（VIA））以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本發明所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
如本發明所使用的，術語「三維（3D）記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本發明中稱為「記憶單元串」或「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶單元串相對於基底在垂直方向上延伸。如在本發明使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
電荷捕獲是在一些記憶體元件（例如3D NAND記憶體元件）中使用的半導體儲存技術，該技術使用氮化矽膜作為儲存層來存儲電子。由於電荷捕獲層（例如，氮化矽膜）通常是不隔離的，而是在記憶單元串中共用的，因此隨著3D記憶體元件繼續垂直地向上擴展並且單元大小和間距急劇地縮小，在鄰近的儲存單元之間的電荷擴散（還稱為電荷遷移）可能會成為針對數據保留屬性的嚴重的問題和干擾議題。
避免電荷捕獲層中的電荷遷移問題的一種方法是將連續的氮化矽膜切割成針對每個儲存單元的分開的部分，從而在物理上防止電荷在儲存單元之間擴散。通常使用濕蝕刻來蝕刻沉積的氮化矽膜，直到不與儲存單元閘極鄰接的部分被完全去除，從連續的氮化矽膜中留下分開的電荷捕獲結構為止。然而，通道孔的深寬比在通道孔的不同深度處產生不均勻的濕蝕刻速率，從而導致在不同深度處的剩餘電荷捕獲結構的厚度分佈不均勻。此外，已知的濕蝕刻的蝕刻停止是難以控制的，這也導致剩餘的電荷捕獲結構的相對較大的粗糙度。由於上述原因，不僅使製程餘裕度受到限制，還會造成儲存單元之間的性能差異增大。
有鑑於上述問題，根據本發明內容的各個實施例提供了一種用於在3D記憶體元件中形成具有突出部分的通道結構的改進的方法，其可以更容易地控制以對儲存層的電荷捕獲結構進行圖案化。在一些實施例中，利用氧化製程來代替具有氮化矽的儲存層的蝕刻製程，所述氧化製程將儲存層中的部分儲存層轉變成天然氧化物，後續進行蝕刻製程以完全去除天然氧化物。由於氧化製程（例如原位蒸汽產生（ISSG））可以比濕蝕刻工藝更容易控制，以及具有與濕蝕刻工藝相比的在通道孔的不同深度處的更好的均勻性，因此獲得的電荷捕獲結構可以具有在不同深度處的儲存單元中的更好的厚度均勻性，以及較小的粗糙度。
在一些實施例中，可通過對氧化製程進行控制，使得在通道結構的突出部分外面的氮化矽膜不被完全地氧化，留下連接鄰近電荷捕獲結構的氮化矽的薄層（例如，2-3 nm），當去除天然氧化物時，其可以充當保護結構以保護在下面的介電質堆疊結構的氧化矽層。結果，獲得的儲存層仍然可以是在電荷捕獲結構和保護結構處具有變化的厚度的連續層。薄保護結構仍然可以有效地抑制在儲存單元之間的電荷遷移。
第1圖所繪示為根據本發明一些實施例之3D記憶體元件100的剖面示意圖。3D記憶體元件100可以包括基底102，所述基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣上覆矽（SOI）、絕緣上覆鍺（GOI）或者任何其它適當的材料。在一些實施例中，基底102是薄化的基底（例如，半導體層），其是通過研磨、蝕刻、化學機械研磨（CMP）或其任意組合而薄化的。應當注意的是，第1圖中包括x方向和y方向，以進一步說明3D記憶體元件100中的組件的空間關係。3D記憶體元件100的基底102包括在x方向（即，橫向方向）上橫向延伸的兩個側面（例如，頂表面和底表面）。如本文所使用的，當基底位於3D記憶體元件的在y方向上的最低平面中時，一個組件（例如，層或器件）是在3D記憶體元件（例如，3D記憶體元件100）的另一組件（例如，層或器件）的「上」、「上方」還是「下方」是沿y方向相對於3D記憶體元件的基底（例如，基底102）決定的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
在一些實施例中，3D記憶體元件100可以是單片3D記憶體元件的一部分。術語「單片」意指在單個基底上形成3D記憶體元件的組件（例如，外圍器件和記憶單元陣列器件）。對於單片3D記憶體元件，由於外圍器件處理和記憶單元陣列器件為整合製造，使得製造遇到另外的限制。舉例來說，對記憶單元陣列器件（例如，NAND記憶單元串）的製造受到與已經形成在同一基底上或者要形成在同一基底上的外圍器件相關聯的熱預算的約束。
或者，在另一些實施例中，3D記憶體元件100可以是非單片3D記憶體元件的一部分，在其中組件（例如，外圍器件和記憶單元陣列器件）可以是分別在不同的基底上形成的，然後例如以面對面的方式鍵合。在一些實施例中，可選擇將記憶單元陣列器件基底（例如，基底102）保持為鍵合的非單片3D記憶體元件的基底，並且將外圍器件（例如包括用於促進3D記憶體元件100的操作的任何適當的數位、類比和/或混合信號外圍電路，例如頁緩衝器、解碼器和鎖存器，圖中未示出）進行翻轉以面向下朝向記憶單元陣列器件（例如，NAND記憶單元串）基底以進行混合鍵合。應當理解的是，在一些實施例中，也可選擇將記憶單元陣列器件基底（例如，基底102）進行翻轉以及面向下朝向外圍器件（未示出）基底以進行混合鍵合，從而在鍵合的非單片3D記憶體元件中，記憶單元陣列器件在外圍器件上方。記憶單元陣列器件基底（例如，基底102）可以是薄化的基底（其不是鍵合的非單片3D記憶體元件的基底），以及可以在薄化的記憶單元陣列器件基底的背面上形成非單片3D記憶體元件的後段製程（BEOL）互連。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，在其中儲存單元是以在基底102上方垂直延伸的NAND記憶單元串的陣列形式來提供的。每個NAND記憶單元串包括延伸穿過記憶體堆疊結構104的多個層對的通道結構110，其中每個層對包括一導電層106和一介電質層108（在本文中稱為「導電/介電質層對」）。換言之，記憶體堆疊結構104是由堆疊的多個導電/介電質層對構成。在一些實施例中，接合層（未示出）（例如氧化矽層）是在基底102與記憶體堆疊結構104之間形成的。記憶體堆疊結構104中的導電/介電質層對的數量（例如，32、64、96、128、160、192、224、256等等）可以確定在3D記憶體元件100中的儲存單元的數量。記憶體堆疊結構104可以包括多個交錯的導電層106和介電質層108。記憶體堆疊結構104中的導電層106和介電質層108可以在垂直方向上交替。導電層106可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜的矽、矽化物或者其任意組合。每個導電層106可以包括由黏著層和閘極介電質層圍繞的閘極電極（閘極線）。導電層106的閘極電極可以作為字元線橫向延伸，終止於記憶體堆疊結構104的一個或多個階梯結構處。介電質層108可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。雖然未示出，但是應當理解的是，在一些實施例中，記憶體堆疊結構104具有多平臺架構，其包括彼此堆疊的多個記憶體平臺，以增加導體/介電質層對的數量。
如第1圖中所示，通道結構110可以包括在通道結構110的下部中（例如，在下端處）的半導體插塞112。如本文中所使用的，組件（例如，通道結構110）的「上端」是在y方向上遠離基底102的一端，以及組件（例如，通道結構110）的「下端」是在將基底102放置在3D記憶體元件100的最低平面中時，在y方向上更靠近基底102的一端。半導體插塞112可以包括例如單晶矽的單晶半導體材料（也可稱為「單晶的半導體材料」），在一些實例中，其是以任意合適的方向從基底102磊晶生長的。在單晶材料中，整個材料體的晶格可以是連續的，以及未破損到材料體的邊緣，沒有晶界。在一些實施例中，半導體插塞112包括基底102的相同材料的單晶矽。換句話說，半導體插塞112可以包括與基底102的材料相同的磊晶生長的半導體層。例如，基底102可以是矽基底，以及半導體插塞112可以是單晶矽插塞。半導體插塞112可以用作用於控制通道結構110的源極選擇閘。
如第1圖中所示，在半導體插塞112上方，通道結構110可以具有交錯的多個突出部分113和多個正常部分115。根據一些實施例，通道結構110的突出部分113鄰接記憶體堆疊結構104的導電層106，以及通道結構110的正常部分115鄰接記憶體堆疊結構104的介電質層108。在一些實施例中，與正常部分115相比，每個突出部分113橫向地（例如，在第1圖中的x方向上）突出到對應的導電層106中。也就是說，突出部分113的橫向尺寸（例如，在第1圖中的x方向上）可以大於通道結構110的正常部分115的橫向尺寸。因此，在一些實施例中，通道結構110的側壁在剖面圖中具有蛇形剖面，如第1圖中所示。
如第1圖中所示，通道結構110還可以包括填充有半導體材料（例如，作為半導體通道126）和介電材料（例如，作為儲存膜114）的開口。在一些實施例中，儲存膜114是在半導體插塞112上方並且沿著通道結構110的側壁的複合層。應當理解的是，在一些示例中，儲存膜114的底部可以進一步在半導體插塞112的頂表面之上橫向延伸。在一些實施例中，儲存膜114包括按照以下順序從通道結構110的側壁朝向通道結構110的中心的阻擋層116、儲存層118和穿隧層120。
阻擋層116（還稱為「阻擋氧化物」）可以是在通道結構110的側壁之上並且沿著通道結構110的側壁形成的。在一些實施例中，在剖面圖中阻擋層116遵循通道結構110的側壁的蛇形剖面。在一些實施例中，阻擋層116的厚度在名義上沿著通道結構110的側壁是相同的。換句話說，阻擋層116可以具有名義上在通道結構110的側壁之上均勻的厚度。根據一些實施例，阻擋層116是在突出部分113中和在正常部分115中連續的。因此，在通道結構110的突出部分113和正常部分115中的阻擋層116的厚度可以在名義上相同。阻擋層116可以包括氧化矽、氮氧化矽、高介電常數（high-k）介電質或者其任意組合，但不限於此。在一些實施例中，阻擋層116包括氧化矽。在一些實施例中，閘極介電質層（未示出）是在阻擋層116與導電層106之間橫向地設置的。例如，閘極介電質層可以包括高介電常數介電質，其包括但不限於氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、氧化鋯（ZnO 2）、氧化鉭（Ta 2O 5）等等。
儲存層118（還稱為「存儲氮化物」）可以是在阻擋層116之上形成的。儲存層118可以包括氮化矽、氧氮化矽、矽或其任意組合。在一些實施例中，儲存層118包括氮化矽。根據一些實施例，不同於習知的3D記憶體元件的儲存層，本發明的儲存層118包括（例如，在第1圖中的x方向上）具有不同厚度的兩種類型的結構：在通道結構110的突出部分113中的多個電荷捕獲結構118A、以及在通道結構110的正常部分115中的多個保護結構118B。
突出部分113中的每個電荷捕獲結構118A可以與各自對應的導電層106（例如，儲存單元的閘極電極）共面(或大致上平行)，以及可能受到由導電層106產生的電場的影響。因此，電荷捕獲結構118A可以存儲電荷，例如來自半導體通道126的電子或電洞。電荷捕獲結構118A中的電荷的存儲或去除可能影響半導體通道126的開/關狀態和/或導電性。另一方面，根據一些實施例，通道結構110的正常部分115中的每個保護結構118B與各自對應的介電質層108（例如，閘極到閘極介電質）共面(或大致上平行)，以及可以不受由導電層106產生的電場的影響。不同於用來存儲電荷，本發明之保護結構118B的功能是可以在3D記憶體元件100的製造過程期間，連接鄰近的電荷捕獲結構118A，以及保護通道結構110的正常部分115中的阻擋層116，如下文詳細描述的。在一些實施例中，通道結構110的正常部分115中的保護結構118B連接通道結構110的突出部分113中的電荷捕獲結構118A，使得儲存層118是在阻擋層116之上連續的，例如與阻擋層116的整個內表面接觸。
應當理解的是，儲存層118的每個保護結構118B的厚度需要足夠小，以抑制在儲存層118的鄰近電荷捕獲結構118A之間的電荷鬆弛(charge relaxation)。另一方面，為了在製造過程期間保護下面的阻擋層116，儲存層118的保護結構118B的厚度不能太小。在一些實施例中，保護結構118B的厚度的範圍可以是大約1 nm至大約5 nm，或者介於大約在1 nm與大約5 nm之間（例如，1 nm、1.5 nm、2 nm、2.5 nm、3 nm、3.5 nm、4 nm、4.5 nm、5 nm、以及通過這些值中的任何值的下限為界的任何範圍、或者在通過這些值中的任何兩個值定義的任何範圍中）。在一些實施例中，保護結構118B的厚度的範圍可以是大約2 nm至大約3 nm，或者介於大約2 nm至大約3 nm之間。由於通道結構110的突出部分113的橫向尺寸大於正常部分115的橫向尺寸，因此電荷捕獲結構118A的厚度可以大於保護結構118B的厚度，這可以允許在此處存儲電荷。在一些實施例中，電荷捕獲結構118A的厚度可介於大約10 nm與大約20 nm之間，例如在10 nm與20 nm之間（例如，10 nm、11 nm、12 nm、13 nm、14 nm、15 nm、16 nm、17 nm、18 nm、19 nm、20 nm，例如1 nm、1.5 nm、2 nm、2.5 nm、3 nm、3.5 nm、4 nm、4.5 nm、5 nm、以及通過這些值中的任何值的下限為界的任何範圍、或者在通過這些值中的任何兩個值定義的任何範圍中）。
可以在儲存層118之上形成穿隧層120（還稱為「穿隧氧化物」）。在一些實施例中，穿隧層120的厚度是名義上在儲存層118之上相同的。根據一些實施例，穿隧層120是在突出部分113中和在正常部分115中連續的。因此，通道結構110的突出部分113和正常部分115中的穿隧層120的厚度可以在名義上相同。電荷（例如，來自半導體通道126的電子或電洞）可以穿隧過穿隧層120到達儲存層118的電荷捕獲結構118A。穿隧層120可以包括氧化矽、氮氧化矽或者其任何組合，但不限於此。在一些實施例中，阻擋層116包括氧化矽，儲存層118包括氮化矽，以及穿隧層120包括氧化矽。因此，儲存膜114可以稱為用於電荷捕獲型的3D NAND快閃記憶體的「ONO」儲存膜。
半導體通道126可以是在穿隧層120之上形成的。在一些實施例中，半導體通道126的厚度是名義上在穿隧層120之上相同的。根據一些實施例，半導體通道126是在突出部分113中和在正常部分115中連續的。因此，通道結構110的突出部分113和正常部分115中的半導體通道126的厚度可以在名義上是相同的。半導體通道126可以向儲存層118的電荷捕獲結構118A提供穿隧通過穿隧層120的電荷，例如電子或電洞。半導體通道126可以包括矽，例如非晶矽、多晶矽或單晶矽，但不限於此。在一些實施例中，半導體通道126包括多晶矽。如第1圖中所示，在一些實施例中，半導體通道126的底部突出部分垂直地延伸穿過儲存膜114的底部以與半導體插塞112相接觸，使得半導體插塞112電連接到半導體通道126。在一些實施例中，通道結構110的剩餘空間是部分地或全部地利用包覆層122（在其中具有或不具有空氣間隙）來填充的，所述包覆層122包括例如氧化矽的介電材料。包覆層122可以是在半導體通道126之上形成的。
在一些實施例中，通道結構110還包括在通道結構110的上部中（例如，在上端處）的通道插塞124。通道插塞124可以在半導體通道126的上端上方並且與半導體通道126的上端相接觸，以增加針對位元線接觸部的接觸面積。通道插塞124可以包括半導體材料（例如，多晶矽）。通過在3D記憶體元件100的製造期間覆蓋通道結構110的上端，通道插塞124可以提供蝕刻停止層的作用，以防止對填充在通道結構110中的介電質（例如氧化矽和氮化矽）的蝕刻。在一些實施例中，通道插塞124還提供NAND記憶單元串的汲極的一部分的作用。
雖然第1圖中未示出，但是應當理解的是，可以將任何其它適當的組件包括作為3D記憶體元件100的一部分。例如，閘極線縫隙、陣列共用源極（ACS）和局部接觸部（例如位元線接觸部、字元線接觸部和源極線接觸部）可以被包括在3D記憶體元件100中用於填充，即電連接通道結構110以金屬佈線到互連（例如，中段製程（MEOL）互連和後段製程（BEOL）互連）。在一些實施例中，3D記憶體元件100還包括外圍電路，例如用於促進3D記憶體元件100的操作的任何適當的數位、類比和/或混合信號外圍電路。例如，外圍電路可以包括頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器、電荷泵、電流或電壓基準、或者電路的任何主動或被動組件（例如，電晶體、二極體、電阻器或電容器）中的一者或多者，但不限於此。
第2A圖至第2J圖所繪示為根據本發明一些實施例之3D記憶體元件的製作方法步驟剖面示意圖。第3圖所繪示為根據本發明一些實施例之3D記憶體元件的製作方法步驟流程圖。第2A圖至第2J圖和第3圖中所描繪的3D記憶體元件例如是第1圖中所描繪的3D記憶體元件100。將一起描述第2A圖至第2J圖和第3圖。應當理解的是，本發明之3D記憶體元件的製作方法並不限於方法300中所示出的步驟，在其他實施例中，也可以在方法300所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法300中的一些步驟可以用不同的順序或可以同時進行。
請參考第3圖。本發明提供之用於製作3D記憶體元件的方法300開始於步驟302。步驟302包括在基底上方形成介電質堆疊結構。根據本發明一實施例，基底可以例如是矽基底。介電質堆疊結構可以包括多個交錯的介電質層和犧牲層。
如第2A圖中所示，在矽基底202上方形成包括多個交錯的犧牲層206(也可稱為第一介電質層）和介電質層208(也可稱為第二介電質層)。犧牲層206206和介電質層208交錯疊設構成介電質堆疊結構204。在一些實施例中，可在形成介電質堆疊結構204之前，先在矽基底202上沉積例如氧化矽或熱氧化的介電材料，以在介電質堆疊結構204與矽基底202之間形成接合層（未示出）。可以在矽基底202上方交替地沉積介電質層208和犧牲層206以形成介電質堆疊結構204。在一些實施例中，每個介電質層208包括一層氧化矽，以及每個犧牲層206包括一層氮化矽。可以通過包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者其任意組合的一種或多種薄膜沉積製程來形成介電質堆疊結構204。
方法300接著進行到步驟304，如第3圖中所示，形成垂直地延伸穿過介電質堆疊結構的多個開口。如第2B圖中所示，多個開口210是垂直地延伸穿過介電質堆疊結構204來形成的。在一些實施例中，多個開口210是穿過介電質堆疊結構204來形成的，其中每個開口210是在後續的製程中形成單獨的通道結構的位置。在一些實施例中，用於形成開口210的製造製程包括濕蝕刻和/或乾蝕刻，乾蝕刻例如深離子反應蝕刻（DRIE）。在一些實施例中，開口210進一步延伸穿過矽基底202的頂部。穿過介電質堆疊結構204的蝕刻製程可以不在矽基底202的頂表面處停止，以及可以繼續蝕刻矽基底202的一部分。在一些實施例中，可以在蝕刻穿過介電質堆疊結構204之後，使用另一蝕刻製程來蝕刻矽基底202的一部分。
方法300接著進行到步驟306，如第3圖中所示，在各開口的下部處形成一半導體插塞。如第2C圖中所示，單晶矽插塞212可以是進一步通過利用沿著任何合適的方向從矽基底202（例如，從開口210底表面和/或側表面顯露出來的基底202）選擇性地磊晶生長的單晶矽來填充開口210的下部來形成的。用於生長單晶矽插塞212的製作方法可以包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或者其任意組合。
方法300接著進行到步驟308，如第3圖中所示，去除犧牲層與開口鄰接的部分以形成多個凹槽。在一些實施例中，為了去除犧牲層的該部分，犧牲層的該部分是對於介電質層有選擇性地來濕蝕刻的。
如第2D圖中所示，通過去除犧牲層206的與開口210的側壁鄰接的部分，來形成多個凹槽220。根據一些實施例，在犧牲層206與開口210之間橫向地形成凹槽220。凹槽220可以是通過使用對於介電質層208有選擇性地濕蝕刻通過開口210來回蝕刻犧牲層206來形成的。在一些實施例中，犧牲層206可包括氮化矽，介電質層208可包括氧化矽，可利用用磷酸作為濕蝕刻劑的濕蝕刻，通過開口210蝕刻移除部分與開口210鄰接的犧牲層206，以形成凹槽220。根據一些實施例，通過控制蝕刻速率和/或蝕刻時間，僅蝕刻犧牲層206的一部分具有期望的橫向尺寸（例如，在x方向上）。應當理解的是，在一些示例中，用於形成凹槽220的濕蝕刻製程可以是在形成單晶矽插塞212之前的清洗製程的一部分。也就是說，單晶矽插塞212可以是在形成凹槽220之後形成的。
方法300接著進行到步驟310，如第3圖中所示，沿著開口和多個凹槽的側壁，依次地形成阻擋層和儲存層。在一些實施例中，阻擋層沿著開口和多個凹槽的側壁的厚度是在名義上相同的，以及儲存層沿著開口和多個凹槽的側壁的厚度是在名義上相同的。在一些實施例中，阻擋層和儲存層在名義上的總厚度可以是多個凹槽中的每個凹槽的深度的一半。
如第2E圖中所示，在單晶矽插塞212上並且沿著具有蛇形剖面（在第2D圖中）的開口210和凹槽220的側壁，依次地形成阻擋層216和儲存層218。在一些實施例中，阻擋層216和儲存層218可以是使用一種或多種薄膜沉積工藝（例如ALD、CVD、PVD、任何其它適當的工藝、或者其任何組合）通過開口210順序地沉積一層氧化矽和一層氧化矽來形成的。在一些實施例中，阻擋層216是通過沉積一層氮化矽，後續進行氧化製程以將氮化矽層變成氧化矽來形成的。在一些實施例中，可使用ALD製程來精確地控制阻擋層216和儲存層218中的每一者的厚度。例如，阻擋層216沿著開口210和凹槽220的側壁的厚度可以是在名義上相同的，以及儲存層218沿著開口210和凹槽220的側壁的厚度也是在名義上相同的。在一些實施例中，阻擋層216和儲存層218的總厚度可大約是在每個凹槽220名義上的深度的一半（例如，在第2E圖中的y方向上），以能夠在垂直方向上完全填充凹槽220。另一方面，阻擋層216和儲存層218還可以在橫向方向（例如，第2E圖中的x方向）上完全填充凹槽220。在一些實施例中，儲存層218的厚度可大約是5 nm至大約20 nm，或者介於大約5 nm和大約20 nm之間（例如，5 nm、6 nm、7 nm、8 nm、9 nm、10 nm、11 nm、12 nm、13 nm、14 nm、15 nm、16 nm、17 nm、18 nm、19 nm、20 nm、以及通過這些值中的任何值的下限為界的任何範圍、或者在通過這些值中的任何兩個值定義的任何範圍中）。
方法300接著進行到步驟312，如第3圖中所示，對儲存層的一部分進行氧化。在一些實施例中，氧化是通過熱氧化或化學氧化中的至少一者來執行的。在一些實施例中，熱氧化可以包括ISSG。
如第2F圖中所示，對儲存層218的一部分進行氧化以形成天然氧化物219（儲存層218的氧化部分）。可以通過熱氧化製程和/或化學氧化製程來執行氧化製程。在儲存層218包括氮化矽的一些實施例中，天然氧化物219包括氧化矽。應當理解的是，取決於氧化製程（例如，從天然氧化物中去除氮原子和離子的程度），天然氧化物219可以完全是氧化矽，或者完全是氮氧化矽，或者是氧化矽和氮氧化矽的混合物。在一些實施例中，儲存層218的一部分是通過熱氧化製程來氧化的。使用分子氧作為氧化劑的乾式氧化或者使用水蒸氣作為氧化劑的濕式氧化，均可以用於在例如不大於約850 °C的溫度下形成天然氧化物219。在一些實施例中，熱氧化可以包括ISSG製程，所述ISSG製程使用氧氣和氫氣來產生蒸汽形式的水。
氧化製程可以是以受控方式來執行的，使得僅對儲存層218的一部分進行氧化，儲存層218的其餘部分保持完整。作為結果的天然氧化物219（和儲存層218的剩餘部分）的厚度可以是通過熱氧化溫度和/或時間來控制的。在一些實施例中，儲存層218的一部分是通過化學氧化製程（例如，包括臭氧）來氧化的。在一些實施例中，濕化學物質是氫氟酸和臭氧的混合物（例如，FOM）。作為結果的天然氧化物219的厚度可以是通過濕化學成分、溫度和/或時間來控制的。應當理解的是，儲存層218的氧化速率可以在其不同部分處發生變化，例如，由於凹槽220中的凸凹結構，沿著開口210的側壁，在（與犧牲層206鄰接的）凹槽220中較慢，以及在凹槽220外面（在第2D圖中，與介電質層208鄰接）較快。結果，在氧化製程之後，可以減小儲存層218的剩餘部分的側壁粗糙度。
在一些實施例中，可通過對氧化製程進行控制，使得在氧化之後的儲存層218的剩餘部分包括具有不同厚度（例如，在x方向上）的兩個部分，即在凹槽220中並且鄰接犧牲層206的多個電荷捕獲結構218A，以及在凹槽220外面並且鄰接介電質層208的多個保護結構218B。由於凹槽220，電荷捕獲結構218A的厚度可以大於保護結構218B的厚度。在一些實施例中，可通過對氧化製程進行控制，使留下儲存層218的剩餘部分的保護結構218B的厚度為大約2 nm至大約3 nm，以能夠充當蝕刻停止層，用來在如下文更詳細描述的後續的製程中保護下面的阻擋層216的部分。根據一些實施例，在氧化之後，儲存層218的剩餘部分在阻擋層216之上保持具有不均勻的厚度的連續層。在一些實施例中，為了精確地控制氧化厚度（以及儲存層218的剩餘部分的厚度），可進行多次氧化製程並且以每次相對較小的氧化厚度增量來氧化部分儲存層218。
方法300接著進行到步驟314，如第3圖中所示，去除儲存層的氧化部分，使得儲存層的剩餘部分是在阻擋層之上連續的。在一些實施例中，為了去除儲存層的氧化部分，儲存層的氧化部分是對於儲存層的剩餘部分有選擇性地來濕蝕刻。在一些實施例中，儲存層包括氮化矽，以及通過濕蝕刻使用的蝕刻劑包括氫氟酸。在一些實施例中，儲存層的剩餘部分包括在多個凹槽中的多個電荷捕獲結構、以及在凹槽外面的多個保護結構。
如第2G圖中所示，對儲存層218的氧化部分（即，天然氧化物219（在第2F圖中））進行去除，使儲存層218的包括凹槽220中的電荷捕獲結構218A（在第2D圖中）和在凹槽220外面的保護結構218B的剩餘部分暴露出來。天然氧化物219可以是經由濕蝕刻製程通過蝕刻劑來去除的。可以使用對於儲存層218的剩餘部分有選擇性的任何適當的蝕刻劑（例如，具有高於大約5的選擇性）來對天然氧化物219進行濕蝕刻，直到完全蝕刻掉天然氧化物219為止。在一些實施例中，儲存層218包括氮化矽，可通過開口210施加包括氫氟酸(HF)的濕蝕刻劑，以選擇性地蝕刻掉包括氧化矽的天然氧化物219，留下儲存層218的包括電荷捕獲結構218A和保護結構218B的剩餘部分。應當理解的是，雖然阻擋層216可以包括氧化矽（與天然氧化物219相同的材料），但是儲存層218的包括電荷捕獲結構218A和保護結構218B的連續剩餘部分可以充當蝕刻停止層，以保護下面的阻擋層216免被包括氫氟酸的蝕刻劑蝕刻掉。如上文所描述的，由於氧化和濕蝕刻工藝，可以減小儲存層218的剩餘部分的側壁粗糙度。例如，第4圖示出部分地氧化的儲存層的在去除其氧化部分之前（左側圖像）和之後（右側圖像）的電子顯微鏡圖像。如第4圖中所示，相較於習知技術，本發明由於對儲存層進行氧化和濕蝕刻製程，因此使開口210側壁粗糙度降低了。
方法300接著進行到步驟316，如第3圖中所示，在儲存層的剩餘部分之上依次地形成穿隧層和半導體通道。如第2H圖中所示，在儲存層218的包括電荷捕獲結構218A和保護結構218B的剩餘部分之上，依次地形成穿隧層221和半導體通道226。在一些實施例中，可使用一種或多種薄膜沉積製程（其包括但不限於PVD、CVD、ALD或者其任何組合），在電荷捕獲結構218A和保護結構218B之上依次沉積一層氧化矽和一層多晶矽。在一些實施例中，在沉積用於半導體通道226的多晶矽之前，可蝕刻穿過阻擋層216的底部、儲存層218的剩餘部分和穿隧層221，顯露出單晶矽插塞212相接觸，使得後續形成的半導體通道226的底部突出部分可以與單晶矽插塞212相接觸。如第2H圖中所示，在一些實施例中，接著在半導體通道226之上形成包覆層222。可以通過使用一種或多種薄膜沉積工藝（其包括但不限於PVD、CVD、ALD或者其任何組合）將一層氧化矽沉積到開口210中，形成包覆層222，以部分或完全地填充開口210（在第2G圖中）。如第2I圖中所示，可通過回蝕刻半導體通道226的頂部、包覆層222、阻擋層216、儲存層218的剩餘部分和穿隧層221，形成一凹槽，然後利用一層多晶矽填充回蝕刻形成的凹槽，而在半導體通道226上方並且與半導體通道226相接觸地形成通道插塞228。如第2I圖中所示，根據一些實施例，從而形成包括通道插塞228、單晶矽插塞212、阻擋層216、儲存層218的剩餘部分、穿隧層221和半導體通道226且穿過介電質堆疊結構204的通道結構234。
方法300接著進行到步驟318，如第3圖中所示，通過閘極替換來形成記憶體堆疊結構。記憶體堆疊結構可以包括交錯的導電層和介電質層。可以是通過利用導電層代替介電質堆疊結構的犧牲層來形成記憶體堆疊結構。在一些實施例中，為了形成記憶體堆疊結構，可以形成穿過介電質堆疊結構的縫隙開口（例如，閘極線縫隙），然後通過縫隙開口施加蝕刻劑來蝕刻介電質堆疊結構中的犧牲層以形成多個橫向凹槽，接著再通過縫隙開口將導電層沉積到橫向凹槽中。
如第2J圖中所示，可通過例如濕蝕刻去除犧牲層206（例如，第2I圖中的氮化矽層），以在介電質層208之間形成沿著垂直方向排列的多個橫向凹槽（未示出）。在一些實施例中，可通過縫隙開口（未示出）施加蝕刻劑，以相對於介電質層208的氧化矽來有選擇性地蝕刻犧牲層206的氮化矽。可以通過阻擋層216(材料包括氧化矽)來停止對犧牲層206(材料包括氮化矽)的蝕刻，以防止進一步損壞通道結構234。然後，可以通過縫隙開口使用一種或多種薄膜沉積工藝（例如CVD、PVD、ALD、電鍍、化學鍍或其任意組合），來沉積導電層230（例如，鎢層）至橫向凹槽中，以填充各橫向凹槽。如第2J圖中所示，根據一些實施例，通過以上製程，可形成具有交錯的導電層230和介電質層208的記憶體堆疊結構232。
綜上所述，本發明提供了一種3D記憶體元件，其包括一基底，以及設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構。多個通道結構，分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和與該多個介電質層鄰接的多個正常部分。多個通道結構中的每個通道結構包括沿著通道結構的一側壁的一阻擋層、以及在阻擋層之上的一儲存層。儲存層包括位在該通道結構的該多個突出部分中的多個電荷捕獲結構，以及位在該通道結構的該多個正常部分中並且連接該多個電荷捕獲結構的多個保護結構。
在一些實施例中，該多個通道結構的各者的該側壁具可有一蛇形剖面。
在一些實施例中，該阻擋層沿著各該多個通道結構的該側壁的厚度在名義上是相同的。
在一些實施例中，該阻擋層包括氧化矽。
在一些實施例中，該儲存層包括氮化矽。
在一些實施例中，該多個保護結構連接該多個電荷捕獲結構，使得該儲存層是在該阻擋層之上連續的。
在一些實施例中，各該多個電荷捕獲結構的厚度大於各該多個保護結構的厚度。
在一些實施例中，各該多個保護結構的厚度是大約2 nm至大約3 nm。
在一些實施例中，該多個通道結構分別另包括在設置在該儲存層之上的一穿隧層、以及在設置在該穿隧層之上的一半導體通道。
在一些實施例中，該多個通道結構的各者另包括一半導體插塞，該半導體插塞設置在各該多個通道結構的下部處並且電連接至該半導體通道。
本發明還提供了一種三維（3D）記憶體元件，其包括一基底，以及設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構。多個通道結構，該多個通道結構分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和以及與該多個介電質層鄰接的多個正常部分。其中該多個通道結構分別包括一阻擋層設置在該通道結構的一側壁之上，以及一儲存層設置在該阻擋層之上。該儲存層包括位在各該多個通道結構的該多個突出部分中的多個電荷捕獲結構，以及位在該多個通道結構的該多個正常部分中的多個保護結構，其中該多個電荷捕獲結構的各者的厚度大於該多個保護結構的各者的厚度。
在一些實施例中，該多個通道結構的各者的該側壁具有一蛇形剖面。
在一些實施例中，該阻擋層沿著各該多個通道結構的該側壁的厚度在名義上是相同的。
在一些實施例中，該阻擋層包括氧化矽。
在一些實施例中，該儲存層包括氮化矽。
在一些實施例中，該多個保護結構連接該多個電荷捕獲結構，使得該儲存層是在該阻擋層之上連續的。
在一些實施例中，該多個保護結構的厚度是大約2 nm至大約3 nm。
在一些實施例中，該多個通道結構分別另包括在設置在該儲存層之上的一穿隧層、以及在設置在該穿隧層之上的一半導體通道。
在一些實施例中，該多個通道結構的各者另包括一半導體插塞，該半導體插塞設置在各該多個通道結構的下部處並且電連接至該半導體通道。
本發明還提供了一種用於形成三維（3D）記憶體元件的方法，包括以下步驟。在一基底上方形成一介電質堆疊結構，該介電質堆疊結構包括交錯的多個介電質層和多個犧牲層。形成垂直地延伸穿過該介電質堆疊結構的多個開口。去除該多個犧牲層與該多個開口鄰接的部分，以於各該多個開口中形成多個凹槽。沿著各該多個開口和該多個凹槽的側壁，依次地形成一阻擋層和一儲存層。對該儲存層的一部分進行氧化。去除該儲存層的一氧化部分，使得該儲存層的一剩餘部分是在該阻擋層之上連續的。
在一些實施例中，該阻擋層沿著各該多個開口和該多個凹槽的該側壁的厚度是在名義上相同的，以及該儲存層沿著各該多個開口和該多個凹槽的該側壁的厚度是在名義上相同的。
在一些實施例中，該阻擋層和該儲存層的總厚度在名義上是各該多個凹槽的深度的一半。
在一些實施例中，該氧化是通過一熱氧化或一化學氧化中的至少一者來執行的。
在一些實施例中，該熱氧化包括原位蒸汽產生（ISSG）。
在一些實施例中，去除該儲存層的該氧化部分包括對於該儲存層的該剩餘部分，選擇性地濕蝕刻該儲存層的氧化部分。
在一些實施例中，該儲存層包括氮化矽，以及由該濕蝕刻使用的蝕刻劑包括氫氟酸。
在一些實施例中，該儲存層的該剩餘部分包括在該多個凹槽中的多個電荷捕獲結構、以及在該多個凹槽外面的多個保護結構。
在一些實施例中，各該多個保護結構的厚度是大約2 nm至大約3 nm。
在一些實施例中，去除該多個犧牲層與該多個開口鄰接的該部分包括：對於該介電質層，有選擇性地濕蝕刻該多個犧牲層的該部分。
在一些實施例中，該犧牲層包括氮化矽，該介電質層包括氧化矽，以及該濕蝕刻使用的蝕刻劑包括磷酸。
在一些實施例中，在去除該儲存層的該氧化部分之後，還包括在該儲存層的該剩餘部分之上依次地形成一穿隧層和一半導體通道。
在一些實施例中，在依次地形成該阻擋層和該儲存層之前，還包括形成一半導體插塞位在該開口的一下部處。
在一些實施例中，還包括利用導電層代替在介電質堆疊結構中的犧牲層來形成包括交錯的導電層和介電質層的記憶體堆疊結構。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。 發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 102:基底 104:記憶體堆疊結構 106:導電層 108:介電質層 110:通道結構 113:突出部分 114:儲存膜 115:正常部分 116:阻擋層 118:儲存層 118A:電荷捕獲結構 118B:保護結構 120:穿隧層 122:包覆層 124:通道插塞 126:半導體通道 202:矽基底 204:介電質堆疊結構 206:犧牲層 208:介電質層 210:開口 212:單晶矽插塞 216:阻擋層 218:儲存層 218A:電荷捕獲結構 218B:保護結構 219:天然氧化物 220:凹槽 221:穿隧層 222:包覆層 226:半導體通道 228:通道插塞 230:導電層 232:記憶體堆疊結構 234:通道結構 300:方法 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟 314:步驟 316:步驟 318:步驟 X:方向 Y:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1圖所繪示為根據本發明一些實施例之3D記憶體元件的剖面示意圖。 第2A圖至第2J圖所繪示為根據本發明一些實施例之3D記憶體元件的製作方法步驟剖面示意圖。 第3圖所繪示為根據本發明一些實施例之3D記憶體元件的製作方法步驟流程圖。 第4圖示出了部分地氧化的儲存層的在去除其氧化部分之前（左側圖像）和之後（右側圖像）的電子顯微鏡圖像。 將參考附圖來描述本發明內容的實施例。
100:3D記憶體元件
102:基底
104:記憶體堆疊結構
106:導電層
108:介電質層
110:通道結構
113:突出部分
114:儲存膜
115:正常部分
116:阻擋層
118:儲存層
118A:電荷捕獲結構
118B:保護結構
120:穿隧層
122:包覆層
124:通道插塞
126:半導體通道
X:方向
Y:方向

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 一基底； 設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構；以及 多個通道結構，分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和與該多個介電質層鄰接的多個正常部分，其中該多個通道結構的各者分別包括： 一阻擋層，其沿著該通道結構的一側壁設置；以及 一儲存層，設置在該阻擋層之上，並且包括： 位在該通道結構的該多個突出部分中的多個電荷捕獲結構；以及 位在該通道結構的該多個正常部分中並且連接該多個電荷捕獲結構的多個保護結構。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中該多個通道結構的各者的該側壁具有一蛇形剖面。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中該阻擋層沿著各該多個通道結構的該側壁的厚度在名義上是相同的。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中該阻擋層包括氧化矽。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中該儲存層包括氮化矽。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，其中該多個保護結構連接該多個電荷捕獲結構，使得該儲存層是在該阻擋層之上連續的。
  7. 根據申請專利範圍第1項所述的3D記憶體元件，其中各該多個電荷捕獲結構的厚度大於各該多個保護結構的厚度。
  8. 根據申請專利範圍第7項所述的3D記憶體元件，其中各該多個保護結構的厚度是大約2 nm至大約3 nm。
  9. 根據申請專利範圍第1項所述的3D記憶體元件，其中該多個通道結構分別另包括在設置在該儲存層之上的一穿隧層、以及在設置在該穿隧層之上的一半導體通道。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中該多個通道結構的各者另包括一半導體插塞，該半導體插塞設置在各該多個通道結構的下部處並且電連接至該半導體通道。
  11. 一種三維（3D）記憶體元件，包括： 一基底； 設置在該基底上並且包括交錯的多個導電層和多個介電質層的一記憶體堆疊結構；以及 多個通道結構，該多個通道結構分別垂直地延伸穿過該記憶體堆疊結構並且具有與該多個導電層鄰接的多個突出部分和以及與該多個介電質層鄰接的多個正常部分，其中該多個通道結構分別包括： 一阻擋層，設置在該通道結構的一側壁之上；以及 一儲存層，設置在該阻擋層之上，並且包括： 位在各該多個通道結構的該多個突出部分中的多個電荷捕獲結構；以及 位在該多個通道結構的該多個正常部分中的多個保護結構，其中該多個電荷捕獲結構的各者的厚度大於該多個保護結構的各者的厚度。
  12. 一種用於形成三維（3D）記憶體元件的方法，包括： 在一基底上方形成一介電質堆疊結構，該介電質堆疊結構包括交錯的多個介電質層和多個犧牲層； 形成垂直地延伸穿過該介電質堆疊結構的多個開口； 去除該多個犧牲層與該多個開口鄰接的部分，以於各該多個開口中形成多個凹槽； 沿著各該多個開口和該多個凹槽的側壁，依次地形成一阻擋層和一儲存層； 對該儲存層的一部分進行一氧化；以及 去除該儲存層的一氧化部分，使得該儲存層的一剩餘部分是在該阻擋層之上連續的。
  13. 根據申請專利範圍第12項所述的方法，其中該阻擋層沿著各該多個開口和該多個凹槽的該側壁的厚度是在名義上相同的，以及該儲存層沿著各該多個開口和該多個凹槽的該側壁的厚度是在名義上相同的。
  14. 根據申請專利範圍第13項所述的方法，其中該阻擋層和該儲存層的總厚度在名義上是各該多個凹槽的深度的一半。
  15. 根據申請專利範圍第12項所述的方法，其中該氧化是通過一熱氧化或一化學氧化中的至少一者來執行的。
  16. 根據申請專利範圍第15項所述的方法，其中該熱氧化包括原位蒸汽產生（ISSG）。
  17. 根據申請專利範圍第12項所述的方法，其中去除該儲存層的該氧化部分包括： 對於該儲存層的該剩餘部分，選擇性地濕蝕刻該儲存層的氧化部分。
  18. 根據申請專利範圍第17項所述的方法，其中該儲存層包括氮化矽，以及由該濕蝕刻使用的蝕刻劑包括氫氟酸。
  19. 根據申請專利範圍第12項所述的方法，其中該儲存層的該剩餘部分包括在該多個凹槽中的多個電荷捕獲結構、以及在該多個凹槽外面的多個保護結構。
  20. 根據申請專利範圍第12項所述的方法，其中去除該多個犧牲層與該多個開口鄰接的該部分包括：對於該介電質層，有選擇性地濕蝕刻該多個犧牲層的該部分。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515326B2 (en) * 2021-03-04 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
CN112992910B (zh) * 2021-03-24 2023-04-18 长江存储科技有限责任公司 三维存储器及其制备方法
US20230051815A1 (en) * 2021-08-11 2023-02-16 Sandisk Technologies Llc Three-dimensional memory device including aluminum alloy word lines and method of making the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101075494B1 (ko) * 2009-12-18 2011-10-21 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US10032935B2 (en) * 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
US9859298B1 (en) * 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
US10700090B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
KR102574451B1 (ko) * 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US20210104535A1 (en) * 2019-10-03 2021-04-08 Macronix International Co., Ltd. Memory device with confined charge storage structure and method for manufacturing the same

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