CN112262473B - 三维存储器件中具有突出部分的沟道结构以及用于形成其的方法 - Google Patents

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Abstract

公开了三维(3D)存储器件以及用于形成其的方法的实施例。在一示例中，3D存储器件包括衬底、布置在衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体、以及多个沟道结构，每个沟道结构垂直地延伸穿过存储器堆叠体以及具有与导电层邻接的多个突出部分和与电介质层邻接的多个正常部分。多个沟道结构中的每个沟道结构包括沿着沟道结构的侧壁的阻挡层和在阻挡层之上的存储层。存储层包括在沟道结构的突出部分中的多个电荷捕获结构、以及在沟道结构的正常部分中并且连接多个电荷捕获结构的多个保护结构。

Description

三维存储器件中具有突出部分的沟道结构以及用于形成其的 方法
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决在平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件以及用于形成其的方法的实施例。
在一个示例中，一种3D存储器件包括衬底、布置在衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体、以及多个沟道结构，每个沟道结构垂直地延伸穿过存储器堆叠体并且具有与导电层邻接的多个突出部分和与电介质层邻接的多个正常部分。多个沟道结构中的每个沟道结构包括沿着沟道结构的侧壁的阻挡层和在阻挡层之上的存储层。存储层包括在沟道结构的突出部分中的多个电荷捕获结构、以及在沟道结构的正常部分中并且连接多个电荷捕获结构的多个保护结构。
在另一示例中，一种3D存储器件包括衬底、布置在衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体、以及多个沟道结构，每个沟道结构垂直地延伸穿过存储器堆叠体并且具有与导电层邻接的多个突出部分和与电介质层邻接的多个正常部分。多个沟道结构中的每个沟道结构包括沿着沟道结构的侧壁的阻挡层和在阻挡层之上的存储层。存储层包括在沟道结构的突出部分中的多个电荷捕获结构、以及在沟道结构的正常部分中的多个保护结构。多个电荷捕获结构中的每个电荷捕获结构的厚度大于多个保护结构中的每个保护结构的厚度。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成电介质堆叠体，以及电介质堆叠体包括多个交错的电介质层和牺牲层。形成垂直地延伸穿过电介质堆叠体的开口。去除牺牲层的与开口邻接的部分，以形成多个凹槽。沿着开口和多个凹槽的侧壁，依次地形成阻挡层和存储层。对存储层的一部分进行氧化。去除存储层的所氧化的部分，使得存储层的其余部分是在阻挡层之上连续的。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，以及连同说明书一起，进一步用于解释本公开内容的原理，以及使相关领域中的技术人员能够制造和使用本公开内容。
图1根据本公开内容的一些实施例示出示例性3D存储器件的横截面的侧视图。
图2A至图2J根据本公开内容的一些实施例示出用于形成3D存储器件的示例性制造过程。
图3根据本公开内容的一些实施例示出用于形成3D存储器件的示例性方法的流程图。
图4示出部分地氧化的存储层的在去除其所氧化的部分之前和之后的电子显微镜图像。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和安排，但是应当理解的是，这仅是出于说明性目的来完成的。相关领域中的技术人员将认识到的是，在不背离本公开内容的精神和保护范围的情况下，可以使用其它配置和安排。对于相关领域中的技术人员来说将显而易见的是，本公开内容还可以用于各种其它应用中。
应当注意的是，说明书中对“一个实施例”、“一实施例”、“示例实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定必须指的是同一实施例。进一步地，当结合实施例描述特定的特征、结构或特性时，无论是否明确地描述，结合其它实施例来实施这样的特征、结构或特性将在相关领域中的技术人员的知识范围内。
通常，术语可以是至少部分地根据上下文中的使用来理解的。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一(a)”、“一个(an)”或“该”的术语可以被理解为传达单数用法或者传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以理解为不一定旨在传达一组排他性因素，而是可以至少部分地根据上下文，替代地考虑到存在不一定明确地描述的另外的因素。
应当容易理解的是，本公开内容中的“在……上(on)”、“在……上方(above)”和“在……之上(over)”的含义应该以最广泛的方式来解释，使得“在……上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的“在某物上”的含义，以及“在……上方”或“在……之上”不仅意指“在某物上方”或“在某物之上”的含义，而且还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
进一步地，为了便于描述以说明一个元件或特征与另一元件或特征的关系(如图所示)，在本文中可以使用诸如“在……下方(beneath)”、“在……之下(below)”、“在……下面(lower)”、“在……上方”、“在……上面(upper)”等等的空间相对术语。除了附图中所描绘的取向之外，空间相对术语旨在涵盖在使用或操作中的设备的不同取向。装置可以以其它方式来取向(旋转90度或者在其它方向上)，以及同样可以相应地解释本文所使用的空间相对描述符。
如本文所使用的，术语“衬底”指的是在其上增加随后的材料层的材料。衬底本身可以进行图案化。增加在衬底顶部的材料可以进行图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导电材料，诸如硅、锗、砷化镓、磷化铟等等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个底层结构或上覆结构之上延伸，或者可以具有小于底层结构或上覆结构的范围的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，所述不均匀的连续结构具有小于连续结构的厚度的厚度。例如，层可以位于在连续结构的顶表面和底表面之间的或者在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其上方和/或在其之下的一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触部层(在接触部层中，形成互连线和/或导通孔接触部)和一个或多个电介质层。
如本文所使用的，术语“标称的/名义上”指的是在产品或工艺的设计阶段期间设定的用于组件或工艺操作的特征或参数的期望值或目标值，连同及高于和/或低于期望值的一系列值。该值的范围可能是由于制造工艺或公差的微小变化造成的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，诸如NAND存储器串)使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
电荷捕获是在一些存储器件(诸如3D NAND存储器件)中使用的半导体存储技术，该技术使用氮化硅膜作为存储层来存储电子。由于电荷捕获层(例如，氮化硅膜)通常是不隔离的，而是在存储器串中共享的，因此随着3D存储器件继续垂直地向上扩展并且单元大小和间距急剧地缩小，在邻近的存储单元之间的电荷扩散(还称为电荷迁移)可能会成为针对数据保留属性的严重的问题和干扰议题。
避免电荷捕获层中的电荷迁移问题的一种方法是将连续的氮化硅膜切割成针对每个存储单元的分开的部分，从而在物理上防止电荷在存储单元之间扩散。通常使用湿法刻蚀来蚀刻沉积的氮化硅膜，直到不与存储单元栅极邻接的部分被完全去除，从连续的氮化硅膜中留下分开的电荷捕获结构为止。然而，沟道孔的高纵横比在沟道孔的不同深度处产生不均匀的湿法刻蚀速率，从而导致在不同深度处的剩余电荷捕获结构的厚度分布不均匀。此外，已知湿法刻蚀的蚀刻停止是难以控制的，这也导致剩余的电荷捕获结构的相对较大的粗糙度。结果，工艺窗口受到限制，以及在存储单元之间的性能差异增大。
根据本公开内容的各个实施例提供了一种用于在3D存储器件中形成具有突出部分的沟道结构的改进的方法，其可以更容易地控制以对存储层的电荷捕获结构进行图案化。在一些实施例中，利用氧化工艺来代替具有氮化硅的存储层的刻蚀工艺，所述氧化工艺将存储层中的部分存储层转变成天然氧化物，随后进行刻蚀工艺以完全去除天然氧化物。由于氧化工艺(诸如原位蒸汽产生(ISSG))可以比湿法刻蚀工艺更容易控制，以及具有与湿法刻蚀工艺相比的在沟道孔的不同深度处的更好的均匀性，因此作为结果的电荷捕获结构可以具有在不同深度处的存储单元中的更好的厚度均匀性，以及较小的粗糙度。
在一些实施例中，对氧化工艺进行控制，使得在沟道结构的突出部分外面的氮化硅膜不被完全地氧化，留下连接邻近电荷捕获结构的氮化硅的薄层(例如，2-3nm)，当去除天然氧化物时，其可以充当保护结构以保护在下面的电介质堆叠体的氧化硅层。结果，作为结果的存储层仍然可以是在电荷捕获结构和保护结构处具有变化的厚度的连续层。薄保护结构仍然可以有效地抑制在存储单元之间的电荷迁移。
图1根据本公开内容的一些实施例示出示例性3D存储器件100的横截面的侧视图。3D存储器件100可以包括衬底102，所述衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当的材料。在一些实施例中，衬底102是变薄的衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)或其任意组合而变薄的。应当注意的是，图1中包括x轴和y轴，以进一步说明3D存储器件100中的组件的空间关系。3D存储器件100的衬底102包括在x方向(即，横向方向)上横向延伸的两个侧面(例如，顶表面和底表面)。如本文所使用的，当衬底位于3D存储器件的在y方向上的最低平面中时，一个组件(例如，层或器件)是在3D存储器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“上方”还是“之下”是在y方向(即，垂直方向)上相对于3D存储器件的衬底(例如，衬底102)来确定的。用于描述空间关系的相同的概念是贯穿本公开内容来应用的。
3D存储器件100可以是单片3D存储器件的一部分。术语“单片”意指在单个衬底上形成3D存储器件的组件(例如，外围器件和存储器阵列器件)。对于单片3D存储器件，由于外围器件处理和存储器阵列器件处理的卷积，制造遇到另外的限制。例如，对存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成在同一衬底上或者要形成在同一衬底上的外围器件相关联的热预算的约束。
或者，3D存储器件100可以是非单片3D存储器件的一部分，在其中组件(例如，外围器件和存储器阵列器件)可以是分别在不同的衬底上形成的，然后例如以面对面的方式键合的。在一些实施例中，存储器阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，以及对外围器件(例如，包括用于促进3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，诸如页缓冲器、解码器和锁存器；未示出)进行翻转以及面向下朝向存储器阵列器件(例如，NAND存储器串)以进行混合键合。应当理解的是，在一些实施例中，对存储器阵列器件衬底(例如，衬底102)进行翻转以及面向下朝向外围器件(未示出)以进行混合键合，从而在键合的非单片3D存储器件中，存储器阵列器件在外围器件上方。存储器阵列器件衬底(例如，衬底102)可以是变薄的衬底(其不是键合的非单片3D存储器件的衬底)，以及可以在变薄的存储器阵列器件衬底的背面上形成非单片3D存储器件的后段制程(BEOL)互连。
在一些实施例中，3D存储器件100是NAND闪存器件，在其中存储单元是以在衬底102上方垂直延伸的NAND存储器串的阵列来提供的。每个NAND存储器串可以是以延伸穿过多个对的沟道结构110的形式的，其中每个对包括导电层106和电介质层108(在本文中称为“导电/电介质层对”)。堆叠的导电/电介质层对在本文中还称为“存储器堆叠体”104。在一些实施例中，焊接层(未示出)(诸如氧化硅层)是在衬底102与存储器堆叠体104之间形成的。存储器堆叠体104中的导电/电介质层对的数量(例如，32、64、96、128、160、192、224、256等等)可以确定在3D存储器件100中的存储单元的数量。存储器堆叠体104可以包括多个交错的导电层106和电介质层108。存储器堆叠体104中的导电层106和电介质层108可以在垂直方向上交替。导电层106可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或者其任意组合。每个导电层106可以包括由粘合剂层和栅极电介质层围绕的栅电极(栅极线)。导电层106的栅电极可以作为字线横向延伸，终止于存储器堆叠体104的一个或多个阶梯结构处。电介质层108可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。虽然未示出，但是应当理解的是，在一些实施例中，存储器堆叠体104具有多平台架构，其包括彼此堆叠的多个存储器平台，以增加导体/电介质层对的数量。
如图1中所示，沟道结构110可以包括在沟道结构110的下部中(例如，在下端处)的半导体插塞112。如本文中所使用的，组件(例如，沟道结构110)的“上端”是在y方向上远离衬底102的一端，以及组件(例如，沟道结构110)的“下端”是在将衬底102放置在3D存储器件100的最低平面中时，在y方向上更靠近衬底102的一端。半导体插塞112可以包括诸如单晶硅的单晶半导体材料(还称为“单晶的半导体材料”)，在一些实例中，其是以任意合适的方向从衬底102外延生长的。在单晶材料中，整个样本的晶格可以是连续的，以及未破损到样本的边缘，没有晶界。在一些实施例中，半导体插塞112包括衬底102的相同材料的单晶硅。换句话说，半导体插塞112可以包括与衬底102的材料相同的外延生长的半导体层。例如，衬底102可以是硅衬底，以及半导体插塞112可以是单晶硅插塞。半导体插塞112可以起由沟道结构110的源选择门控制的沟道的作用。
如图1中所示，在半导体插塞112上方，沟道结构110可以具有交错的多个突出部分113和多个正常部分115。根据一些实施例，沟道结构110的突出部分113邻接存储器堆叠体104的导电层106，以及沟道结构110的正常部分115邻接存储器堆叠体104的电介质层108。在一些实施例中，与正常部分115相比，每个突出部分113横向地(例如，在图1中的x方向上)突出到各自的导电层106中。也就是说，突出部分113的横向尺寸(例如，在图1中的x方向上)可以大于沟道结构110的正常部分115的横向尺寸。结果，在一些实施例中，沟道结构110的侧壁在侧视图中具有蛇形剖面，如图1中所示。
如图1中所示，沟道结构110还可以包括填充有半导体材料(例如，作为半导体沟道126)和介电材料(例如，作为存储器膜114)的开口。在一些实施例中，存储器膜114是在半导体插塞112上方并且沿着沟道结构110的侧壁的复合层。应当理解的是，在一些示例中，存储器膜114的底部可以进一步在半导体插塞112的顶表面之上横向延伸。在一些实施例中，存储器膜114包括按照以下顺序从侧壁朝向沟道结构110的中心的阻挡层116、存储层118和隧穿层120。
阻挡层116(还称为“阻挡氧化物”)可以是在沟道结构110的侧壁之上并且沿着沟道结构110的侧壁形成的。在一些实施例中，在侧视图中阻挡层116遵循沟道结构110的侧壁的蛇形剖面。在一些实施例中，阻挡层116的厚度在名义上沿着沟道结构110的侧壁是相同的。换句话说，阻挡层116可以具有名义上在沟道结构110的侧壁之上均匀的厚度。根据一些实施例，阻挡层116是在突出部分113中和在正常部分115中连续的。因此，在沟道结构110的突出部分113和正常部分115中的阻挡层116的厚度可以在名义上相同。阻挡层116可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。在一些实施例中，阻挡层116包括氧化硅。在一些实施例中，栅极电介质层(未示出)是在阻挡层116与导电层106之间横向地布置的。例如，栅极电介质层可以包括高k电介质，其包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等等。
存储层118(还称为“存储氮化物”)可以是在阻挡层116之上形成的。存储层118可以包括氮化硅、氧氮化硅、硅或其任意组合。在一些实施例中，存储层118包括氮化硅。根据一些实施例，与上文所描述的已知的存储层不同，存储层118包括(例如，在图1中的x方向上)具有不同厚度的两种类型的结构：在沟道结构110的突出部分113中的多个电荷捕获结构118A、以及在沟道结构110的正常部分115中的多个保护结构118B。
突出部分113中的每个电荷捕获结构118A可以与各自的导电层106(例如，存储单元的栅电极)共面，以及可能受到由导电层106产生的电场的影响。结果，电荷捕获结构118A可以存储电荷，例如来自半导体沟道126的电子或空穴。电荷捕获结构118A中的电荷的存储或去除可能影响半导体沟道126的开/关状态和/或电导。相比而言，根据一些实施例，沟道结构110的正常部分115中的每个保护结构118B与各自的电介质层108(例如，栅极到栅极电介质)共面，以及可以不受由导电层106产生的电场的影响。代替存储电荷，保护结构118B可以在3D存储器件100的制造过程期间，连接邻近的电荷捕获结构118A，以及保护沟道结构110的正常部分115中的阻挡层116，如下文详细描述的。在一些实施例中，沟道结构110的正常部分115中的保护结构118B连接沟道结构110的突出部分113中的电荷捕获结构118A，使得存储层118是在阻挡层116之上连续的，例如与阻挡层116的整个内表面接触。
应当理解的是，存储层118的每个保护结构118B的厚度需要足够小，以抑制在存储层118的邻近电荷捕获结构118A之间的电荷缓和。另一方面，为了在制造过程期间保护下面的阻挡层116，存储层118的保护结构118B的厚度不能太小。在一些实施例中，保护结构118B的厚度在大约1nm与大约5nm之间，诸如在1nm与5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、以通过这些值中的任何值的下限为界的任何范围、或者在通过这些值中的任何两个值定义的任何范围中)。在一些实施例中，保护结构118B的厚度是大约2nm至大约3nm，诸如2nm至3nm。由于沟道结构110的突出部分113的横向尺寸大于正常部分115的横向尺寸，因此电荷捕获结构118A的厚度可以大于保护结构118B的厚度，这可以允许在此处存储电荷。在一些实施例中，电荷捕获结构118A的厚度在大约10nm与大约20nm之间，诸如在10nm与20nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm，例如1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、以通过这些值中的任何值的下限为界的任何范围、或者在通过这些值中的任何两个值定义的任何范围中)。
可以在存储层118之上形成隧穿层120(还称为“隧道氧化物”)。在一些实施例中，隧穿层120的厚度是名义上在存储层118之上相同的。根据一些实施例，隧穿层120是在突出部分113中和在正常部分115中连续的。因此，沟道结构110的突出部分113和正常部分115中的隧穿层120的厚度可以在名义上相同。电荷(例如，来自半导体沟道126的电子或空穴)可以隧穿地穿过隧穿层120到达存储层118的电荷捕获结构118A。隧穿层120可以包括氧化硅、氮氧化硅或者其任何组合。在一些实施例中，阻挡层116包括氧化硅，存储层118包括氮化硅，以及隧穿层120包括氧化硅。因此，存储器膜114可以称为用于电荷捕获型的3D NAND闪存的“ONO”存储器膜。
半导体沟道126可以是在隧穿层120之上形成的。在一些实施例中，半导体沟道126的厚度是名义上在隧穿层120之上相同的。根据一些实施例，半导体沟道126是在突出部分113中和在正常部分115中连续的。因此，沟道结构110的突出部分113和正常部分115中的半导体沟道126的厚度可以在名义上是相同的。半导体沟道126可以向存储层118的电荷捕获结构118A提供隧穿通过隧穿层120的电荷，例如电子或空穴。半导体沟道126可以包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，半导体沟道126包括多晶硅。如图1中所示，在一些实施例中，半导体沟道126的底部突出部分垂直地延伸穿过存储器膜114的底部以与半导体插塞112相接触，使得半导体插塞112电连接到半导体沟道126。在一些实施例中，沟道结构110的剩余空间是部分地或全部地利用包覆层122(在其中具有或不具有空气间隙)来填充的，所述包覆层122包括诸如氧化硅的介电材料。包覆层122可以是在半导体沟道126之上形成的。
在一些实施例中，沟道结构110还包括在沟道结构110的上部中(例如，在上端处)的沟道插塞124。沟道插塞124可以在半导体沟道126的上端上方并且与半导体沟道126的上端相接触，以增加针对位线接触部的接触面积。沟道插塞124可以包括半导体材料(例如，多晶硅)。通过在3D存储器件100的制造期间覆盖沟道结构110的上端，沟道插塞124可以起蚀刻停止层的作用，以防止对填充在沟道结构110中的电介质(诸如氧化硅和氮化硅)的蚀刻。在一些实施例中，沟道插塞124还起NAND存储器串的漏极的一部分的作用。
虽然图1中未示出，但是应当理解的是，可以将任何其它适当的组件包括作为3D存储器件100的一部分。例如，栅极线缝隙、阵列公共源(ACS)和局部接触部(诸如位线接触部、字线接触部和源极线接触部)可以被包括在3D存储器件100中用于填充，即电连接沟道结构110以金属布线到互连(例如，中段制程(MEOL)互连和BEOL互连)。在一些实施例中，3D存储器件100还包括外围电路，诸如用于促进3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准、或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。
图2A-2J根据本公开内容的一些实施例示出用于形成3D存储器件的示例性制造工艺。图3根据本公开内容的一些实施例示出用于形成3D存储器件的示例性方法300的流程图。图2A-2J和图3中所描绘的3D存储器件的示例包括图1中所描绘的3D存储器件100。将一起描述图2A-2J和图3。应当理解的是，方法300中所示出的操作不是穷举的，以及其它操作可以是在所示的操作中的任何操作之前、之后或之间执行的。进一步地，操作中的一些操作可以同时地执行，或者以与图3所示的顺序不同的顺序来执行。
参照图3，方法300开始于操作302，其中在操作302处，在衬底上方形成电介质堆叠体。衬底可以是硅衬底。电介质堆叠体可以包括多个交错的电介质层和牺牲层。
如图2A中所示，在硅衬底202上方形成包括多个交错的第一电介质层(在本文中称为“牺牲层”206)和第二电介质层208(在本文中统称为“电介质层对”)的电介质堆叠体204。在一些实施例中，通过在形成电介质堆叠体204之前，在硅衬底202上沉积诸如氧化硅或热氧化的介电材料，在电介质堆叠体204与硅衬底202之间形成焊接层(未示出)。可以在硅衬底202上方交替地沉积电介质层208和牺牲层206以形成电介质堆叠体204。在一些实施例中，每个电介质层208包括一层氧化硅，以及每个牺牲层206包括一层氮化硅。可以通过包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的一种或多种薄膜沉积工艺来形成电介质堆叠体204。
方法300进行到操作304，如图3中所示，在其中形成垂直地延伸穿过电介质堆叠体的开口。如图2B中所示，开口210是垂直地延伸穿过电介质堆叠体204来形成的。在一些实施例中，多个开口210是穿过电介质堆叠体204来形成的，使得每个开口210成为在随后的工艺中生长单独的沟道结构的位置。在一些实施例中，用于形成开口210的制造工艺包括湿法刻蚀和/或干法刻蚀，诸如深离子反应刻蚀(DRIE)。在一些实施例中，开口210进一步延伸穿过硅衬底202的顶部。穿过电介质堆叠体204的刻蚀工艺可以不在硅衬底202的顶表面处停止，以及可以继续蚀刻硅衬底202的一部分。在一些实施例中，在蚀刻穿过电介质堆叠体204之后，使用单独的刻蚀工艺来蚀刻硅衬底202的一部分。
方法300进行到操作306，如图3中所示，在其中在开口的下部处形成半导体插塞。如图2C中所示，单晶硅插塞212可以是进一步通过利用沿着任何合适的方向从硅衬底202(例如，从底表面和/或侧表面)外延生长的单晶硅选择性地填充开口210的下部来形成的。用于生长单晶硅插塞212的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。
方法300进行到操作308，如图3中所示，在其中对牺牲层的与开口邻接的部分进行去除以形成多个凹槽。在一些实施例中，为了去除牺牲层的该部分，牺牲层的该部分是对于电介质层有选择性地来湿法蚀刻的。
如图2D中所示，通过去除牺牲层206的与开口210的侧壁邻接的部分，来形成多个凹槽220。根据一些实施例，在牺牲层206与开口210之间横向地形成凹槽220。凹槽220可以是通过使用对于电介质层208有选择性地湿法刻蚀穿过开口210回蚀刻牺牲层206来形成的。在一些实施例中，在其中牺牲层206包括氮化硅以及电介质层208包括氧化硅，湿法蚀刻剂包括穿过开口210施加的磷酸，以将与开口210邻接的牺牲层206的一部分蚀刻到凹槽220。根据一些实施例，通过控制蚀刻速率和/或蚀刻时间，仅蚀刻牺牲层206的一部分具有期望的横向尺寸(例如，在x方向上)。应当理解的是，在一些示例中，用于形成凹槽220的湿法刻蚀工艺可以是在形成单晶硅插塞212之前的清洁工艺的一部分。也就是说，单晶硅插塞212可以是在形成凹槽220之后形成的。
方法300进行到操作310，如图3中所示，在其中沿着开口和多个凹槽的侧壁，依次地形成阻挡层和存储层。在一些实施例中，阻挡层的厚度是在名义上沿着开口和多个凹槽的侧壁相同的，以及存储层的厚度是在名义上沿着开口和多个凹槽的侧壁相同的。阻挡层和存储层的总厚度可以在名义上是多个凹槽中的每个凹槽的深度的一半。
如图2E中所示，在单晶硅插塞212上并且沿着具有蛇形剖面(在图2D中)的开口210和凹槽220的侧壁，依次地形成阻挡层216和存储层218。在一些实施例中，阻挡层216和存储层218可以是穿过开口210使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺、或者其任何组合)顺序地沉积一层氧化硅和一层氧化硅来形成的。在一些实施例中，阻挡层216是通过沉积一层氮化硅，随后进行氧化工艺以将氮化硅层变成氧化硅来形成的。在一些实施例中，使用ALD工艺来精确地控制阻挡层216和存储层218中的每一者的厚度。例如，阻挡层216的厚度可以是在名义上沿着开口210和凹槽220的侧壁相同的，以及存储层218的厚度也是在名义上沿着开口210和凹槽220的侧壁相同的。在一些实施例中，阻挡层216和存储层218的总厚度是在名义上每个凹槽220的深度的一半(例如，在图2E中的y方向上)，以在垂直方向上完全填充凹槽220。另一方面，阻挡层216和存储层218还可以在横向方向(例如，图2E中的x方向)上完全填充凹槽220。在一些实施例中，存储层218的厚度在大约5nm与大约20nm之间，诸如在5nm与20nm之间(例如，5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、以通过这些值中的任何值的下限为界的任何范围、或者在通过这些值中的任何两个值定义的任何范围中)。
方法300进行到操作312，如图3中所示，在其中对存储层的一部分进行氧化。在一些实施例中，氧化是通过热氧化或化学氧化中的至少一者来执行的。热氧化可以包括ISSG。
如图2F中所示，对存储层218的一部分进行氧化以形成天然氧化物219(存储层218的所氧化的部分)。可以通过热氧化工艺和/或化学氧化工艺来执行氧化工艺。在存储层218包括氮化硅的一些实施例中，天然氧化物219包括氧化硅。应当理解的是，取决于氧化工艺(例如，从天然氧化物中去除氮原子和离子的程度)，天然氧化物219可以完全是氧化硅，完全是氮氧化硅，以及氧化硅和氮氧化硅的混合物。在一些实施例中，存储层218的一部分是通过热氧化工艺来氧化的。使用分子氧作为氧化剂的干式氧化或者使用水蒸气作为氧化剂的湿式氧化，均可以用于在例如不大于约850℃的温度下形成天然氧化物219。例如，热氧化可以包括ISSG工艺，所述ISSG工艺使用氧气和氢气来产生蒸汽形式的水。
氧化工艺可以是以受控方式来执行的，使得仅对存储层218的一部分进行氧化，存储层218的其余部分保持完整。作为结果的天然氧化物219(和存储层218的其余部分)的厚度可以是通过热氧化温度和/或时间来控制的。在一些实施例中，存储层218的一部分是通过化学氧化工艺(例如，包括臭氧)来氧化的。在一些实施例中，湿化学物质是氢氟酸和臭氧的混合物(例如，FOM)。作为结果的天然氧化物219的厚度可以是通过湿化学成分、温度和/或时间来控制的。应当理解的是，存储层218的氧化速率可以在其不同部分处发生变化，例如，由于凹槽220中的凸凹结构，沿着开口210的侧壁，在(与牺牲层206邻接的)凹槽220中较慢，以及在凹槽220外面(在图2D中，与电介质层208邻接)较快。结果，在氧化工艺之后，可以减小存储层218的其余部分的侧壁粗糙度。
在一些实施例中，对氧化工艺进行控制，使得在氧化之后的存储层218的其余部分包括具有不同厚度(例如，在x方向上)的两个部分：在凹槽220中并且邻接牺牲层206的多个电荷捕获结构218A、以及在凹槽220外面并且邻接电介质层208的多个保护结构218B。由于凹槽220，电荷捕获结构218A的厚度可以大于保护结构218B的厚度。在一些实施例中，对氧化工艺进行控制，以留下存储层218的其余部分的保护结构218B具有大约2nm至大约3nm的厚度，其可以充当蚀刻停止层以在如下文更详细描述的随后的工艺中保护下面的阻挡层216的部分。根据一些实施例，在氧化之后，存储层218的其余部分在阻挡层216之上保持具有不均匀的厚度的连续层。在一些实施例中，为了如所描述的精确地控制氧化厚度(以及存储层218的其余部分的厚度)，多个氧化工艺是以每次相对较小的氧化厚度增量来执行的。
方法300进行到操作314，如图3中所示，在其中对存储层的所氧化的部分进行去除，使得存储层的其余部分是在阻挡层之上连续的。在一些实施例中，为了去除存储层的所氧化的部分，存储层的所氧化的部分是对于存储层的其余部分有选择性地来湿法蚀刻的。在一些实施例中，存储层包括氮化硅，以及通过湿法刻蚀使用的蚀刻剂包括氢氟酸。在一些实施例中，存储层的其余部分包括在多个凹槽中的多个电荷捕获结构、以及在凹槽外面的多个保护结构。
如图2G中所示，对存储层218的所氧化的部分(即，天然氧化物219(在图2F中))进行去除，这导致对存储层218的包括凹槽220中的电荷捕获结构218A(在图2D中)和在凹槽220外面的保护结构218B的其余部分进行暴露。天然氧化物219可以是经由湿法刻蚀工艺通过蚀刻剂来去除的。可以使用对于存储层218的其余部分有选择性的任何适当的蚀刻剂(例如，具有高于大约5的选择性)，对天然氧化物219进行湿法蚀刻，直到完全蚀刻掉天然氧化物219为止。在一些实施例中，在其中存储层218包括氮化硅，穿过开口210施加包括氢氟酸的湿法蚀刻剂，以选择性地蚀刻掉包括氧化硅的天然氧化物219，留下存储层218的包括电荷捕获结构218A和保护结构218B的其余部分。应当理解的是，虽然阻挡层216可以包括氧化硅(与天然氧化物219相同的材料)，但是存储层218的包括电荷捕获结构218A和保护结构218B的连续其余部分可以充当蚀刻停止层，以保护下面的阻挡层216免被包括氢氟酸的蚀刻剂蚀刻掉。如上文所描述的，由于氧化和湿法刻蚀工艺，可以减小存储层218的其余部分的侧壁粗糙度。例如，图4示出部分地氧化的存储层的在去除其所氧化的部分之前(左侧图像)和之后(右侧图像)的电子显微镜图像。如图4中所示，由于施加到存储层的氧化和湿法刻蚀工艺，与已知方法相比，侧壁粗糙度降低了。
方法300进行到操作316，如图3中所示，在其中在存储层的其余部分之上依次地形成隧穿层和半导体沟道。如图2H中所示，在存储层218的包括电荷捕获结构218A和保护结构218B的其余部分之上，依次地形成隧穿层221和半导体沟道226。在一些实施例中，使用一种或多种薄膜沉积工艺(其包括但不限于PVD、CVD、ALD或者其任何组合)，在电荷捕获结构218A和保护结构218B之上依次沉积一层氧化硅和一层多晶硅。在一些实施例中，在沉积用于半导体沟道226的多晶硅之前，蚀刻穿过阻挡层216的底部、存储层218的其余部分和隧穿层221，使得半导体沟道226的底部突出部分与单晶硅插塞212相接触。如图2H中所示，在一些实施例中，在半导体沟道226之上形成包覆层222，以通过使用一种或多种薄膜沉积工艺(其包括但不限于PVD、CVD、ALD或者其任何组合)将一层氧化硅沉积到开口210中，来部分或完全地填充开口210(在图2G中)。如图2I中所示，例如通过回蚀刻半导体沟道226的顶部、包覆层222、阻挡层216、存储层218的其余部分和隧穿层221，以及利用一层多晶硅填充回蚀刻的部分，在半导体沟道226上方并且与半导体沟道226相接触地形成沟道插塞228。如图2I中所示，根据一些实施例，从而穿过电介质堆叠体204形成包括沟道插塞228、单晶硅插塞212、阻挡层216、存储层218的其余部分、隧穿层221和半导体沟道226的沟道结构234。
方法300进行到操作318，如图3中所示，通过栅极替换来形成存储器堆叠体。存储器堆叠体可以包括交错的导电层和电介质层，以及可以是通过利用导电层代替电介质堆叠体的牺牲层来形成的。在一些实施例中，为了形成存储器堆叠体，可以穿过电介质堆叠体形成缝隙开口(例如，栅极线缝隙)，可以通过穿过缝隙开口施加蚀刻剂以形成多个横向凹槽，来蚀刻电介质堆叠体中的牺牲层，以及可以穿过缝隙开口将导电层沉积到横向凹槽中。
如图2J中所示，通过例如湿法刻蚀去除牺牲层206(例如，图2I中的氮化硅层)，以在电介质层208之间垂直地形成多个横向凹槽(未示出)。在一些实施例中，穿过缝隙开口(未示出)施加蚀刻剂，以相对于电介质层208的氧化硅来有选择性地蚀刻牺牲层206的氮化硅。可以通过具有氧化硅的阻挡层216来停止对具有氮化硅的牺牲层206的蚀刻，以防止进一步损坏沟道结构234。然后，可以穿过缝隙开口使用一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、化学镀或其任意组合)，来沉积导电层230(例如，钨层)以填充横向凹槽。如图2J中所示，根据一些实施例，从而形成具有交错的导电层230和电介质层208的存储器堆叠体232。
根据本公开内容的一个方面，一种3D存储器件包括衬底、布置在衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体、以及多个沟道结构，每个沟道结构垂直地延伸穿过存储器堆叠体并且具有与导电层邻接的多个突出部分和与电介质层邻接的多个正常部分。多个沟道结构中的每个沟道结构包括沿着沟道结构的侧壁的阻挡层、以及在阻挡层之上的存储层。存储层包括：在沟道结构的突出部分中的多个电荷捕获结构、以及在沟道结构的正常部分中并且连接多个电荷捕获结构的多个保护结构。
在一些实施例中，沟道结构的侧壁具有蛇形剖面。
在一些实施例中，阻挡层的厚度是在名义上沿着沟道结构的侧壁相同的。
在一些实施例中，阻挡层包括氧化硅。
在一些实施例中，存储层包括氮化硅。
在一些实施例中，多个保护结构连接多个电荷捕获结构，使得存储层是在阻挡层之上连续的。
在一些实施例中，多个电荷捕获结构中的每个电荷捕获结构的厚度大于多个保护结构中的每个保护结构的厚度。
在一些实施例中，多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
在一些实施例中，沟道结构还包括在存储层之上的隧穿层、以及在隧穿层之上的半导体沟道。
在一些实施例中，沟道结构还包括半导体插塞，所述半导体插塞布置在沟道结构的下部处并且电连接至半导体沟道。
根据本公开内容的另一方面，一种3D存储器件包括衬底、布置在衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体、以及多个沟道结构，每个沟道结构垂直地延伸穿过存储器堆叠体并且具有与导电层邻接的多个突出部分和与电介质层邻接的多个正常部分。多个沟道结构中的每个沟道结构包括：沿着沟道结构的侧壁的阻挡层、以及在阻挡层之上的存储层。存储层包括：在沟道结构的突出部分中的多个电荷捕获结构、以及在沟道结构的正常部分中的多个保护结构。多个电荷捕获结构中的每个电荷捕获结构的厚度大于多个保护结构中的每个保护结构的厚度。
在一些实施例中，沟道结构的侧壁具有蛇形剖面。
在一些实施例中，阻挡层的厚度是在名义上沿着沟道结构的侧壁相同的。
在一些实施例中，阻挡层包括氧化硅。
在一些实施例中，存储层包括氮化硅。
在一些实施例中，多个保护结构连接多个电荷捕获结构，使得存储层是在阻挡层之上连续的。
在一些实施例中，多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
在一些实施例中，沟道结构还包括在存储层之上的隧穿层、以及在隧穿层之上的半导体沟道。
在一些实施例中，沟道结构还包括半导体插塞，所述半导体插塞布置在沟道结构的下部处并且电连接至半导体沟道。
根据本公开内容的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成电介质堆叠体，以及电介质堆叠体包括多个交错的电介质层和牺牲层。形成垂直地延伸穿过电介质堆叠体的开口。去除牺牲层的与开口邻接的部分，以形成多个凹槽。沿着开口和多个凹槽的侧壁，依次地形成阻挡层和存储层。对存储层的一部分进行氧化。去除存储层的所氧化的部分，使得存储层的其余部分是在阻挡层之上连续的。
在一些实施例中，阻挡层的厚度是在名义上沿着开口和多个凹槽的侧壁相同的，以及存储层的厚度是在名义上沿着开口和多个凹槽的侧壁相同的。
在一些实施例中，阻挡层和存储层的总厚度在名义上是多个凹槽中的每个凹槽的深度的一半。
在一些实施例中，氧化是通过热氧化或化学氧化中的至少一者来执行的。
在一些实施例中，热氧化包括ISSG。
在一些实施例中，为了去除存储层的所氧化的部分，存储层的所氧化的部分是对于存储层的其余部分有选择性地来湿法蚀刻的。
在一些实施例中，存储层包括氮化硅，以及由湿法刻蚀使用的蚀刻剂包括氢氟酸。
在一些实施例中，存储层的其余部分包括在多个凹槽中的多个电荷捕获结构、以及在凹槽外面的多个保护结构。
在一些实施例中，多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
在一些实施例中，为了去除牺牲层的一部分，牺牲层的一部分是对于电介质层有选择性地来湿法蚀刻的。
在一些实施例中，牺牲层包括氮化硅，电介质层包括氧化硅，以及由湿法刻蚀使用的蚀刻剂包括磷酸。
在一些实施例中，在去除存储层的所氧化的部分之后，隧穿层和半导体沟道是在存储层的其余部分之上依次地形成的，包括交错的导电层和电介质层的存储器堆叠体是通过利用导电层代替在电介质堆叠体中的牺牲层来形成的。
在一些实施例中，在依次地形成阻挡层和存储层之前，半导体插塞是在开口的下部处形成的。
前述的特定实施方式的描述将如此揭示本公开内容的一般性质，使得本领域技术人员在不背离本公开内容的一般概念的情况下可以通过应用在本领域技术范围内的知识，容易地针对这样的特定实施例的各种应用进行修改和/或调整，而无需过多的实验。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开的实施例的等效物的含义和范围内。应当理解的是，本文中的措辞或术语仅是用于描述目的而非做出限制，使得本说明书的术语或措辞将由本领域熟练的技术人员根据教导和指导来解释。
上文借助于用于示出特定的功能的实现方式以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，本文任意定义了这些功能构建块的边界。可以定义替代的边界，只要能适当地执行指定的功能以及其关系即可。
发明内容和摘要部分可以阐述如发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此其并不是旨在以任何方式对本公开内容和所附权利要求进行限制。
本公开内容的广度和范围不应受到上述示例性实施例中的任何实施例的限制，而应当仅根据所附权利要求及其等效物来限定。

Claims (31)

1.一种三维(3D)存储器件，包括：
衬底；
布置在所述衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体；以及
多个沟道结构，每个沟道结构垂直地延伸穿过所述存储器堆叠体并且具有与所述导电层邻接的多个突出部分和与所述电介质层邻接的多个正常部分，所述多个沟道结构中的每个沟道结构包括：
阻挡层，其沿着所述沟道结构的侧壁；以及
存储层，其在所述阻挡层之上并且包括：
在所述沟道结构的所述突出部分中的多个电荷捕获结构；以及
在所述沟道结构的所述正常部分中并且连接所述多个电荷捕获结构的多个保护结构，其中，所述多个保护结构与所述多个电荷捕获结构的材料相同，并且其中，所述多个电荷捕获结构中的每个电荷捕获结构的厚度大于所述多个保护结构中的每个保护结构的厚度。
2.根据权利要求1所述的3D存储器件，其中，所述沟道结构的所述侧壁具有蛇形剖面。
3.根据权利要求1或2所述的3D存储器件，其中，所述阻挡层的厚度是在名义上沿着所述沟道结构的所述侧壁相同的。
4.根据权利要求1或2所述的3D存储器件，其中，所述阻挡层包括氧化硅。
5.根据权利要求1或2所述的3D存储器件，其中，所述存储层包括氮化硅。
6.根据权利要求1或2所述的3D存储器件，其中，所述多个保护结构连接所述多个电荷捕获结构，使得所述存储层是在所述阻挡层之上连续的。
7.根据权利要求1所述的3D存储器件，其中，所述多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
8.根据权利要求1或2所述的3D存储器件，其中，所述沟道结构还包括在所述存储层之上的隧穿层、以及在所述隧穿层之上的半导体沟道。
9.根据权利要求8所述的3D存储器件，其中，所述沟道结构还包括半导体插塞，所述半导体插塞布置在所述沟道结构的下部处并且电连接至所述半导体沟道。
10.一种三维(3D)存储器件，包括：
衬底；
布置在所述衬底上并且包括多个交错的导电层和电介质层的存储器堆叠体；以及
多个沟道结构，每个沟道结构垂直地延伸穿过所述存储器堆叠体并且具有与所述导电层邻接的多个突出部分和与所述电介质层邻接的多个正常部分，所述多个沟道结构中的每个沟道结构包括：
阻挡层，其在所述沟道结构的侧壁之上；以及
存储层，其在所述阻挡层之上并且包括：
在所述沟道结构的所述突出部分中的多个电荷捕获结构；以及
在所述沟道结构的所述正常部分中的多个保护结构，其中，
所述多个电荷捕获结构中的每个电荷捕获结构的厚度大于所述多个保护结构中的每个保护结构的厚度，并且其中，所述多个保护结构与所述多个电荷捕获结构的材料相同。
11.根据权利要求10所述的3D存储器件，其中，所述沟道结构的所述侧壁具有蛇形剖面。
12.根据权利要求10或11所述的3D存储器件，其中，所述阻挡层的厚度是在名义上沿着所述沟道结构的所述侧壁相同的。
13.根据权利要求10或11所述的3D存储器件，其中，所述阻挡层包括氧化硅。
14.根据权利要求10或11所述的3D存储器件，其中，所述存储层包括氮化硅。
15.根据权利要求10或11所述的3D存储器件，其中，所述多个保护结构连接所述多个电荷捕获结构，使得所述存储层是在所述阻挡层之上连续的。
16.根据权利要求10或11所述的3D存储器件，其中，所述多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
17.根据权利要求10或11所述的3D存储器件，其中，所述沟道结构还包括在所述存储层之上的隧穿层、以及在所述隧穿层之上的半导体沟道。
18.根据权利要求17所述的3D存储器件，其中，所述沟道结构还包括半导体插塞，所述半导体插塞布置在所述沟道结构的下部处并且电连接至所述半导体沟道。
19.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成电介质堆叠体，所述电介质堆叠体包括多个交错的电介质层和牺牲层；
形成垂直地延伸穿过所述电介质堆叠体的开口；
去除所述牺牲层的与所述开口邻接的部分，以形成多个凹槽；
沿着所述开口和所述多个凹槽的侧壁，依次地形成阻挡层和存储层，其中，由一种材料形成所述存储层；
对所述存储层的一部分进行氧化，使得在氧化之后的存储层的其余部分包括在所述多个凹槽中的多个电荷捕获结构和在所述多个凹槽外面的多个保护结构，其中，所述多个电荷捕获结构中的每个电荷捕获结构的厚度大于所述多个保护结构中的每个保护结构的厚度；以及
去除所述存储层的所氧化的部分，使得所述存储层的其余部分是在所述阻挡层之上连续的。
20.根据权利要求19所述的方法，其中，所述阻挡层的厚度是在名义上沿着所述开口和所述多个凹槽的所述侧壁相同的，以及所述存储层的厚度是在名义上沿着所述开口和所述多个凹槽的所述侧壁相同的。
21.根据权利要求20所述的方法，其中，所述阻挡层和所述存储层的总厚度在名义上是所述多个凹槽中的每个凹槽的深度的一半。
22.根据权利要求19-21中的任何一项所述的方法，其中，氧化是通过热氧化或化学氧化中的至少一者来执行的。
23.根据权利要求22所述的方法，其中，所述热氧化包括原位蒸汽产生(ISSG)。
24.根据权利要求19-21中的任何一项所述的方法，其中，去除所述存储层的所氧化的部分包括：对于所述存储层的所述其余部分有选择性地，湿法蚀刻所述存储层的所氧化的部分。
25.根据权利要求24所述的方法，其中，所述存储层包括氮化硅，以及由所述湿法蚀刻使用的蚀刻剂包括氢氟酸。
26.根据权利要求19-21中的任何一项所述的方法，其中，所述存储层的所述其余部分包括在所述多个凹槽中的多个电荷捕获结构、以及在所述凹槽外面的多个保护结构。
27.根据权利要求26所述的方法，其中，所述多个保护结构中的每个保护结构的厚度是大约2nm至大约3nm。
28.根据权利要求19-21中的任何一项所述的方法，其中，去除所述牺牲层的所述部分包括：对于所述电介质层有选择性地，湿法蚀刻所述牺牲层的所述部分。
29.根据权利要求28所述的方法，其中，所述牺牲层包括氮化硅，所述电介质层包括氧化硅，以及由所述湿法蚀刻使用的蚀刻剂包括磷酸。
30.根据权利要求19-21中的任何一项所述的方法，还包括：
在去除所述存储层的所氧化的部分之后，在所述存储层的所述其余部分之上依次地形成隧穿层和半导体沟道；以及
通过利用导电层代替所述电介质堆叠体中的所述牺牲层，形成包括交错的所述导电层和所述电介质层的存储器堆叠体。
31.根据权利要求19-21中的任何一项所述的方法，还包括：在依次地形成所述阻挡层和所述存储层之前，在所述开口的下部处形成半导体插塞。
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