CN111557048B - 三维存储器件及其制作方法 - Google Patents

三维存储器件及其制作方法 Download PDF

Info

Publication number
CN111557048B
CN111557048B CN202080000681.5A CN202080000681A CN111557048B CN 111557048 B CN111557048 B CN 111557048B CN 202080000681 A CN202080000681 A CN 202080000681A CN 111557048 B CN111557048 B CN 111557048B
Authority
CN
China
Prior art keywords
layer
layers
memory device
etch stop
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080000681.5A
Other languages
English (en)
Other versions
CN111557048A (zh
Inventor
黄开谨
闾锦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN111557048A publication Critical patent/CN111557048A/zh
Application granted granted Critical
Publication of CN111557048B publication Critical patent/CN111557048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种三维(3D)存储器件，其包括衬底、交替堆叠层和沟道结构。交替堆叠层设置在衬底上，并且，交替堆叠层包括交替堆叠的多个导电层和多个气隙层。沟道结构设置在衬底上，并且垂直延伸穿过导电层和气隙层。交替堆叠层更一步地包括在气隙层和沟道结构之间的多个刻蚀停止块。

Description

三维存储器件及其制作方法
背景技术
1、发明领域
本发明涉及三维(3D)存储器件及其制作方法。
2、现有技术描述
通过改进工艺技术，电路设计，编程算法以及制造工艺，可以将平面存储单元缩减小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。因此，平面存储单元的存储密度接近上限。
3D存储器结架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列和用于控制进出存储器阵列的信号的外部器件。如本领域中已知，3D NAND是一种闪存技术，其垂直地堆叠存储单元以增加容量，从而获得更高的存储密度和更低的每千兆字节成本。随着3D NAND技术向着高密度和大容量发展，存储单元的数量需要增加，尤其是对从64层到128层的方案来说。为了更好地刻蚀沟道孔，并且控制工艺成本，应当减小每一个存储单元的厚度。然而，随着每个存储单元的厚度的不断变薄，相邻存储单元的控制栅之间的耦合会更严重，从而导致存储器件中更大的RC延迟及编程操作期间存储单元之间的干扰。
发明内容
因此，本文公开了三维(3D)存储器件架构及其制作方法的实施例。所公开的结构和方法提供了许多益处，包括但不限于，容易地控制工艺，减小控制栅之间的耦合电容，以及，降低编程操作过程中3D存储器件的RC延迟。
在一些实施例中，公开了3D存储器件。该3D存储器件包括衬底，交替堆叠层和沟道结构。该交替堆叠层设置在衬底上，交替堆叠层包括交替堆叠的多个导电层和多个气隙层。该沟道结构设置在衬底上，并且垂直延伸穿过导电层和气隙层。该交替堆叠层进一步地包括在气隙层和沟道结构之间的多个刻蚀停止块。
在一些实施例中，交替堆叠层包括垂直延伸穿过交替堆叠层的沟道孔，并且，沟道结构包括依次设置在沟道孔侧壁上的阻挡层、存储层、隧穿层和沟道层。
在一些实施例中，沟道结构进一步包括设置在沟道孔中的填充层。
在一些实施例中，刻蚀停止块和阻挡层包含不同的材料。在一些实施例中，阻挡层直接接触刻蚀停止块。在一些实施例中，刻蚀停止块包括多晶硅。
在一些实施例中，3D存储器件进一步包括垂直延伸穿过交替堆叠层的狭缝结构，其中，沟道结构，导电层和狭缝结构将气隙层密封。狭缝结构包括绝缘层和触点，并且绝缘层设置在触点和交替堆叠层之间。
在一些实施例中，公开了3D存储器件的制造方法。首先，在衬底上形成交替电介质堆叠层，其中，交替电介质堆叠层包括交替堆叠在衬底上的多个第一电介质层和多个第二电介质层，并且多个第一电介质层和多个第二电介质层包含不同材料。接着，形成垂直穿过交替电介质堆叠层的沟道孔，并且在沟道孔的侧壁上横向形成多个凹槽。最后，在凹槽内形成多个刻蚀停止块，然后，在沟道孔中形成沟道结构，并垂直穿过交替电介质堆叠层。然后，将第二电介质层替换为多个导电层。随后，形成多个气隙层，从而，形成交替堆叠层，其中，交替堆叠层包括交替堆叠的导电层和气隙层，并且，通过至少去除第一电介质层的每一层的一部分来形成气隙层。
在一些实施例中，刻蚀停止块包含与第一电介质层和第二电介质层不同的材料。在一些实施例中，刻蚀停止块包括多晶硅。
在一些实施例中，形成刻蚀停止块包括，在凹槽中形成刻蚀停止层，其中，刻蚀停止层在第二电介质层的每一层的侧壁上延伸；并且，氧化凹槽外部的刻蚀停止层以形成阻挡层，其中，刻蚀停止层的剩余部分形成刻蚀停止块。
在一些实施例中，形成沟道结构包括在阻挡层上依次形成存储层、遂穿层以及沟道层。
在一些实施例中，刻蚀停止层和导电层包含不同的材料。
在一些实施例中，形成气隙层包括去除第一电介质层。形成气隙层进一步地包括去除刻蚀停止层。
在一些实施例中，该方法进一步地包括形成垂直穿过交替电介质堆叠层的狭缝，其中，用穿过狭缝的导电层替代第二电介质层。
在一些实施例中，该方法进一步地包括在狭缝中形成绝缘层以密封气隙层。该方法进一步地包括在狭缝中形成触点，其中，绝缘层设置在狭缝与交替堆叠层之间。
在一些实施例中，该方法进一步地包括在形成狭缝猴在衬底上形成一个掺杂区。
在阅读了以下对各附图中示出的优选实施例的详细说明后，本发明的这些和其他目的无疑地将对本领域的普通技术人员变得显而可见。
附图的简要说明
图1示意性地示出了根据本发明一个实施例的三维(3D)存储器件制造方法的流程图；
图2-9示意性地示出了根据本发明一个实施例的在图1所示方法中不同步骤处的示例性结构的截面图；
图10示意性地示出了根据本发明一些实施例的示例性3D存储器件的截面图；
图11示意性地示出了根据本发明一些实施例的示例性3D存储器件的截面图。
具体实施方式
尽管对具体的配置和布置进行了讨论，但应该理解，这只是为了说明性的目的。相关技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关技术领域人员显而易见的是，本公开也可以用于各种其它应用。
要注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示：所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，这将在相关领域技术人员的认知内以结合其它实施例(无论是否明确描述的)来实现这样的特征、结构或特性。
一般而言，术语至少可以部分地根据上下文中的使用来理解。例如，本文所使用的术语“一个或多个”(至少部分地取决于上下文)可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构或特性的组合。类似地，术语例如“一”、“一个”或“所述”同样可以理解为表达单数使用或表达复数使用，这至少部分取决于上下文。
应简单理解的是，在本公开中，“在……上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”并具有中间特征或位于中间的层的含义。“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并不具中间特征或位于中间的层(即，直接在某物上)的含义。
此外，空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等在本文中为了便于描述可以描述一个元素或特征与另一个(多个)元素或(多个)特征的关系，如图中所示。空间相对术语旨在涵盖在使用或操作中的除了图中描绘的取向之外的器件的不同取向。装置可以以其它方式取向(旋转90度或在其它取向下)，并且本文所使用的空间相对描述符也可以相应地进行解释。
如本文所述使用的，术语“衬底”是指一种后续在其上添加材料层的材料。这种衬底本身可以被图案化。加在衬底顶部的材料可以被图案化，也可保持非图案化。衬底可以包括多种半导体材料，例如硅，锗，砷化镓，磷化铟等。替代地，衬底也可由非导电材料构成，例如玻璃，塑料，蓝宝石晶片等。
如本文所述使用的，术语“层”是指包含具有厚度的区域的材料部分。层可以在整个上层结构或下层结构延伸，或者可以拥有小于上层结构或下层结构的范围。此外，层可以是具有均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间，或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成触点、互连线和/或通孔)以及一个或多个电介质层。
如本文所述使用的，术语“标称/标称地”指的是在产品或过程的设计阶段设置的用于部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值一定范围的值。值的范围可能由于制造过程或容差的微小变化而产生。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“关于”可以指示在给定量内变化的值。例如，值的10％到30％(例如，值的±10％、±20％或±30％)。
如本文所述使用的，术语“3D存储器件”是指一种在横向定向的衬底上，具有垂直定向的存储单元晶体管串(本文称为“存储器串”，例如NAND串)的半导体器件，其使得存储器串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的侧表面。
如本申请通篇所使用的，词语"可以"是许可的意义上的(例如，意味着具有可能性)，而不是强制的意义上的(例如，意味着必须)。词语"包括"、"包含"和"含有"指示开放式关系，因此意味着包括但不限于。类似地，词语"有"、"具有"和"拥有"也表示开放式关系，因此意味着具有但不限于。如本文所用的术语"第一"、"第二"、"第三"等意指作为区别不同元件的标记，并且可不必具有根据其数字命名的序数含义。
在本发明中，以下描述中描述的不同实施例中的不同技术特征可以彼此组合、替换或混合以构成另一实施例。
图1示意性地示出了根据本发明一个实施例的三维(3D)存储器件制造方法的流程图。图2-9示意性地示出了根据本发明一个实施例的图1所示方法中不同步骤处的示例性结构的截面图，其中，图9示意性地示出了根据本发明第一实施例的示例性3D存储器件的截面图。为清楚起见，图2-9仅示出3D存储器件1的一部分而不是3D存储器件1的整个结构，并且本发明不限于此。如图1所示，本实施例提供的3D存储器件的制造方法包括以下步骤S12、S14、S16、S18，并同时参照图1以及图2-9进行详细说明。应当理解，该方法中所示的步骤不是穷举的，并且在所示步骤中的任何步骤之前、之后或之间也可以执行其它步骤。
如图1和图2所示，该方法开始于步骤S12，其中，在衬底102上形成交替电介质堆叠层104。具体而言，在步骤S12中，首先提供衬底102，然后在衬底102形成交替电介质堆叠层104。在一些实施例中，衬底102可以包括任何半导体衬底，这些半导体衬底包括用于形成三维存储器件的任何合适的材料。例如，衬底102可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)。绝缘体上锗(GOI)、玻璃、氮化镓(GaN)、砷化镓(GaAs)和/或其他适合的III-V族化合物，但不限于此。在一些实施例中，衬底102可以包括任何所需的掺杂区，但不限于此。
如图2所示，交替电介质堆叠层104可以包括交替堆叠在衬底102上的多个第一电介质层106和多个第二电介质层108。第一电介质层106中的一个和第二电介质108中相应的一个彼此相邻，可以形成电介质层对110，其中，第一电介质层106和第二电介质层108包含不同的材料。例如，第一电介质层106可以包含二氧化碳，而且第二电介质层108可以包括氮化碳。交替电介质堆叠层104可以通过一个或多个薄膜淀积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，可以在交替电介质堆叠层104的一个或多个边缘处形成阶梯结构(未示出)。例如，可以在交替电介质堆叠层104的至少一侧(在横向LD上)执行修整刻蚀工艺来形成多层级的阶梯结构。每个层级可以包括一个或多个电介质层对110，其中第一电介质层106和第二电介质层108交替堆叠，。
如图1和图6所示，该方法进行到步骤S14，其中，沟道结构112形成，其垂直穿过交替电介质堆叠层104。在这个实施例中，形成沟道结构112的制造过程将在下面的描述中结合图2-6详细介绍。
首先，如图2所示，垂直延伸穿过交替电介质堆叠层104的沟道孔104H1可以通过例如湿法刻蚀和/或干法刻蚀形成。例如，沟道孔104H1可以沿着垂直于衬底102的方向VD延伸。在一些实施例中，形成沟道孔104H1的刻蚀工艺对第一电介质层106与第二电介质层108的刻蚀速率可基本上相同。在一些实施例中，沟道孔104H1的俯视形状可以是例如圆形、矩形或其它合适的形状。在一些实施例中，沟道孔104H1的数量可以是多个。为求简洁，以下说明以一个沟道孔104H1为例，但不以此为限。
如图3所示，在形成沟道孔104H1之后，多个凹槽104R可以横向地形成在沟道孔104H1的侧壁上。在一些实施例中，用于形成凹槽104R的刻蚀工艺可以相对于第二电介质层108选择性地刻蚀第一电介质层106，使得凹槽104R中的一个位于与凹槽104R相邻的两个第二电介质层108之间，并且横向延伸到第一电介质层106中的对应一层中。具体而言，在形成凹槽104R的步骤中，可执行第一电介质层106的相对于第二电介质层108的高刻蚀选择性的刻蚀工艺，以便刻蚀第一电介质层106的每一层的暴露的侧壁并形成凹槽。凹槽104R在横向LD的深度可根据需求通过控制刻蚀条件来调整，例如刻蚀持续时间、刻蚀速度或刻蚀剂。
在一些实施例中，可在沟道孔104H1的底部形成沟道外延层(图中未示出)。沟道外延层可以通过适当的淀积工艺或适当的外延工艺形成。沟道外延层可以包括半导体材料。
如图4所示，在沟道孔104H1与凹槽104R中形成刻蚀停止层114，接着图案化刻蚀停止层114以形成通孔114H。刻蚀停止层114可通过一个或多个薄膜淀积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。刻蚀停止层114可以包括与第一电介质层106的材料和第二电介质层108的材料不同的材料。例如，刻蚀停止层114可包括半导体材料，例如多晶硅或其它适合的半导体材料，但不以此为限。通孔114H可延伸穿过刻蚀停止层114，且可通过例如光刻及刻蚀工艺形成。通孔114H的宽度W1比沟道孔104H1的宽度W2窄，使得部分刻蚀停止层114可保留并延伸在第二电介质层108的侧壁上，例如覆盖第二电介质层108的侧壁。具体而言，图案化刻蚀停止层114可具有位于凹槽104R内的多个第一部分P1，以及位于凹槽104R外且位于第二电介质层108的侧壁上的第二部分P2。通过控制通孔114H的宽度W1，可以调节第二部分P2在横向LD上的厚度T。
如图5所示，在形成通孔114H之后，位于凹槽104R外的图案化刻蚀停止层114(即第二部分P2)可被氧化以形成阻挡层116，而刻蚀停止层114的其余部分可形成多个刻蚀停止块114B。因此，所形成的阻挡层116可直接接触刻蚀停止块114B。在一些实施例中，第二部分P2可完全氧化成阻挡层116，而剩余的第一部分P1可形成刻蚀停止块114B，因此所形成的阻挡层116可设置在沟道孔104H1的侧壁上并接触第二电介质层108的侧壁，但本发明不限于此。在图5的实施例中，阻挡层116可以是单层结构，并且包括氧化物，例如氧化硅，但不限于此。所形成的阻挡层116在横向LD上的厚度可以例如通过改变第二部分P2的厚度T来调节。在一些实施例中，阻挡层116可以是多层结构，并且包括氧化硅/氮化硅/氧化硅(ONO)的组合。在一些实施例中，刻蚀停止块114B的材料可仍与刻蚀停止层114的材料相同。
在一些实施例中，图案化刻蚀停止层114可不包括第二部分P2，而可形成刻蚀停止块114B。在此情况下，阻挡层116可进一步通过一个或多个薄膜淀积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合，且阻挡层116可包括绝缘材料，例如氧化硅。
如图6所示，接着，可依次形成存储层118与沟道层120于沟道孔104H1中，其中，存储层118设置于沟道层120与交替电介质堆叠层104之间，并且，刻蚀停止块114B中的一个设置于存储层118与第一电介质层106中对应的一个之间。存储层118可以是复合电介质层，例如可以包括阻挡层116、存储层122和隧穿层124。存储层122和隧穿层124可以在形成沟道层120之前依次地形成在阻挡层116上，因此，阻挡层116、存储层122、隧穿层124以及沟道层120沿着沟道孔104H1的侧壁至沟道孔104H1的中心的方向依序排列。存储层122可以包括用于存储用于存储器操作的电荷的材料。存储层122的材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。隧穿层124可以包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。沟道层120可以例如包括半导体材料，诸如多晶硅。来自沟道层120的电子或空穴可以通过隧穿层124隧穿到存储层122。存储层122、隧穿层124和沟道层120可通过一个或多个薄膜淀积工艺形成，例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合。
在一些实施例中，如图6所示，填充层126可形成于沟道孔104H1中，从而形成沟道结构112。例如，填充层126可填充于沟道孔104H1的中心处的空间中。填充层126可以通过在沟道层120上沉积适当的介电材料来形成。填充层126可以包括合适的介电材料，例如氧化硅和/或有机硅酸盐玻璃。在一些实施例中，沟道结构112可以不限于图1所示的结构，并且可以包括其他合适的元件。
如图1与图7所示，在形成沟道结构112之后，此方法进行至步骤S16，其中，通过栅极置换工艺(也称为"字线置换"工艺)以多个导电层128置换第二电介质层108。导电层128中的一层可充当存储器单元晶体管的控制栅极，且沟道结构112及导电层128可形成垂直定向的NAND串。在一些实施例中，沟道结构112的数量可以是多个，使得沟道结构112和导电层128可以形成多个NAND串。
在一些实施例中，在取代第二电介质层108之前，可垂直穿过交替电介质堆叠层104形成狭缝104H2，因此第二电介质层108可经由狭缝104H2而被导电层128取代，但本发明不限于此。狭缝104H2可通过对电介质(例如，氧化硅和氮化硅)进行湿法刻蚀和/或干法刻蚀而形成。在一些实施例中，在狭缝104H形成后，可以通过例如离子注入和/或热扩散的方式通过狭缝104H2，在狭缝104H2下方的衬底102上形成掺杂区130。例如，可以在替换第二电介质层108之前形成掺杂区130。在一些实施例中，掺杂区130可以在形成狭缝104H2和交替电介质堆叠层104之前形成。
可以通过相对于第一电介质层106(例如氧化硅)选择性湿法刻蚀第二电介质层108，并用导电层128(例如钨(W))填充被去除的第二电介质层108的空间，来实现导电层128到第二电介质层108的替换。导电层128可通过PVD、CVD、ALD、任何其它合适的工艺或其任何组合来填充。导电层128可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
如图1和图9所示，该方法进行至步骤S18，其中，至少通过去除第一电介质层106的每一层的一部分形成多个气隙层134，从而形成交替堆叠层132。交替堆叠层132可以包括交替堆叠的导电层128和多个气隙层134，其中气隙层134由空气形成。在此实施例中，如图8所示，在形成导电层128之后，可相对于导电层128和刻蚀停止块114B选择性地刻蚀第一电介质层106，以去除所有的第一电介质层106。在此情形下，由于用于第一电介质层106的刻蚀工艺对刻蚀停止块114B的刻蚀速率小于或远小于对第一电介质层106的刻蚀速率，因此通过将刻蚀停止块114B设置于阻挡层116与第一电介质层106之间，可在刻蚀停止块114B处停止对第一电介质层106的刻蚀。此外，在移除所有第一电介质层106时，包括与第一电介质层106相同的材料或具有与第一电介质层106类似的刻蚀速率的材料的阻挡层116可避免损坏。因此，容易控制第一电介质层106的刻蚀，并且可以完全去除第一电介质层106。在一些实施例中，第一电介质层106的一部分可以保留。
如图9所示，通过相对于导电层128(例如W)和阻挡层116(例如二氧化碳)选择性湿法刻蚀刻蚀停止块114B(例如多晶硅)，刻蚀停止层114可通过狭缝104H2及所移除的第一电介质层106的空间来去除，以形成本实施例的空气间隙层134。因此，形成了该实施例的交替堆叠层132。用于刻蚀停止块114B的刻蚀工艺对刻蚀停止块114B的刻蚀速率可大于或远大于对导电层128及阻挡层116的刻蚀速率。例如，刻蚀停止块114B与导电层128可包含不同的材料，使得在移除刻蚀停止块114B期间不会损坏导电层128。
由于所有的刻蚀停止块114B以及两个导电层128之间的整个第一电介质层106都被移除，因此相邻两个导电层128之间的耦合电容可使用两个导电层128之间的气隙层134作为其介电介质。因此，相较于使用第一电介质层106作为其介电介质的电容，本实施例的相邻两导电层128之间的耦合电容的电容值显著减小，从而减少存储晶体管的RC延迟并加速3D存储器件1的操作。此外，于编程操作期间，由于相邻两导电层128之间的耦合电容的电容降低，因此可减轻相邻两导电层128之间的干扰。利用这种布置，可以减小导电层128中的相邻两个导电层之间的距离D，而相邻两个导电层128之间具有相同的干扰或更少的干扰，使得可以减小3D存储装置1的总厚度。
在一些实施例中，如图9所示，在形成交替堆叠层132之后，可以在狭缝104H2中形成狭缝结构138以密封气隙层134。从而，可以形成该实施例的3D存储器件1。具体而言，狭缝结构138可包括绝缘层140与触点142(例如阵列共源触点)，且绝缘层140配置于触点142与交替堆叠层132之间。绝缘层140可形成于狭缝104H2的侧壁上，例如通过PVD、CVD、ALD、任何其它适当的工艺、或上述的任何组合。在形成绝缘层140之后，可以在狭缝104H2中形成触点142。在一些实施例中，3D存储器件1可以进一步包括图中未示出的其他合适的元件。
本发明的3D存储器件及其制造方法不限于上述实施例，并且可以包括不同的实施例。为了简化描述，不同实施例的元件和第一实施例的相同元件将使用相同的标记。为了比较第一实施例和不同实施例之间的差异，以下内容将聚焦在不同实施例和第一实施例之间的差异，并且将不重复描述重复部分。
图10示意性地示出了根据本发明一些实施方式的示例性3D存储器件的截面图。为清楚起见，图10仅示出3D存储器件的一部分而不是3D存储器件的整个结构，并且本发明不限于此。参照图1以及图10详细地说明在一些实施例中提供的3D存储器件2的制造方法。应当理解，该方法中所示的步骤不是穷举的，并且在所示步骤中的任何步骤之前、之后或之间也可以执行其它步骤。如图1与图10所示，一些实施例的方法与先前图2至图9所示的实施例的不同之处在于，在移除第一电介质层之后，可以不移除刻蚀停止块114B，因此，可在移除第一电介质层之后，形成绝缘层140与触点142。而且，剩余的刻蚀停止块114B可用于支撑导电层128。在此情形下，刻蚀停止块114B可包括绝缘材料以防止相邻的导电层128电连接，且刻蚀停止块114B的绝缘材料可不同于如图7所示的第一电介质层106的绝缘材料，使得刻蚀停止块114B与第一电介质层106在移除第一电介质层106期间可具有不同的刻蚀速率。在一些实施例中，交替堆叠层232可进一步包括在气隙层134和沟道结构112之间的刻蚀停止块114B，并且刻蚀停止块114B和阻挡层116包括不同的材料。由于沟道结构112、狭缝104H2、导电层128与狭缝结构138与前述实施例相同，因此形成沟道结构112、狭缝104H2、导电层128与狭缝结构138的制造过程将不再赘述。
图11示意性地示出了根据本发明一些实施方式的示例性3D存储器件的截面图。为清楚起见，图11仅示出3D存储器件的一部分而不是3D存储器件的整个结构，并且本发明不限于此。参照图1以及图11详细地说明在一些实施例中提供的3D存储器件3的制造方法。应当理解，该方法中所示的步骤不是穷举的，并且在所示步骤中的任何步骤之前、之后或之间也可以执行其它步骤。如图1与图11所示，在一些实施例中，可不形成图3所示的凹槽104R，且可在形成沟道孔104H1之后，在沟道孔104H1中形成沟道结构112。在此情况下，阻挡层116可包括绝缘材料，例如氧化硅，且可通过一个或多个薄膜淀积工艺形成于沟道孔104H1的侧壁上，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。由于沟道结构112、狭缝104H2与导电层128的其它部分与前述实施例相同，因此形成沟道结构112、狭缝104H2与导电层128的制作过程将不再赘述。在一些实施例中，第一电介质层106中的每一层的与沟道结构112相邻的另一部分至少可以保留并且形成绝缘块106B，由此在去除第一电介质层106中的每一层的一部分之后形成气隙层134。在此情况下，交替堆叠层332可进一步包括多个绝缘块106B，其设置于气隙层134与沟道结构112之间，以避免阻挡层116在移除部分第一电介质层106时受到损伤。而且，剩余的绝缘块106B可以用于支撑导电层128。在一些实施例中，绝缘块和阻挡层116可以包括相同的材料，例如氧化硅。而且，狭缝结构138可以在交替堆叠层332形成之后形成，并且可以与先前实施例中提到的相同，因此狭缝结构138将不再重复详细描述。
通过利用本发明所揭露的3D存储器件及其制造方法，在任意两个相邻的作为存储单元晶体管的控制栅极的导电层之间形成每一个气隙层，可以减小相邻两个导电层之间的耦合电容的电容值，从而减小存储晶体管的RC延迟，加快3D存储器件的操作速度。此外，在进行编程操作时，由于相邻两导电层之间的耦合电容的电容值会降低，因此可减轻相邻两导电层之间的干扰。利用这种布置，可以减小相邻两个导电层之间的距离，而在相邻两个导电层之间具有相同的干扰或更少的干扰，使得可以减小3D存储器件的总厚度。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要创造性劳动，并且不脱离本公开的总体构思。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对装置和方法进行许多修改和改变。因此，上述公开内容应当被解释为仅由所附权利要求的边界和界限来限制。

Claims (19)

1.一种三维(3D)存储器件，包括：
衬底；
设置在所述衬底上的交替堆叠层，其中，所述交替堆叠层包括交替堆叠的多个导电层和多个气隙层；以及，
设置在所述衬底上的沟道结构，并且所述沟道结构垂直延伸穿过所述导电层和所述气隙层，其中，所述沟道结构包括设置在沟道孔的侧壁上的阻挡层，其中，所述交替堆叠层进一步地包括多个刻蚀停止块，所述多个刻蚀停止块在所述气隙层和所述阻挡层之间，其中，所述阻挡层和所述多个刻蚀停止块都是由位于所述沟道孔侧壁以及所述导电层之间的凹槽的刻蚀停止层形成的，所述阻挡层是通过将所述刻蚀停止层位于所述沟道孔侧壁的部分氧化形成的，所述刻蚀停止层的剩余部分形成所述刻蚀停止块。
2.根据权利要求1所述的3D存储器件，其中，所述交替堆叠层包括垂直延伸穿过所述交替堆叠层的沟道孔，并且，所述沟道结构还包括依次设置在所述阻挡层上的存储层、隧穿层以及沟道层。
3.根据权利要求2所述的3D存储器件，其中，所述沟道结构进一步地包括设置在所述沟道孔中的填充层。
4.根据权利要求2所述的3D存储器件，其中，所述刻蚀停止块和所述阻挡层包含不同的材料。
5.根据权利要求2所述的3D存储器件，其中，所述阻挡层直接地接触所述刻蚀停止块。
6.根据权利要求1所述的3D存储器件，其中，所述刻蚀停止块包括多晶硅。
7.根据权利要求1所述的3D存储器件，进一步地包括：垂直延伸穿过所述交替堆叠层的狭缝结构，其中，所述沟道结构、所述导电层以及所述狭缝结构将所述气隙层密封。
8.根据权利要求7所述的3D存储器件，其中，所述狭缝结构包括绝缘层和触点，并且所述绝缘层设置在所述触点和所述交替堆叠层之间。
9.一种3D存储器件的制作方法，包括：
在衬底上形成交替电介质堆叠层，其中，所述交替电介质堆叠层包括交替堆叠在所述衬底上的多个第一电介质层和多个第二电介质层，并且，所述多个第一电介质层与所述多个第二电介质层包含不同的材料；
形成垂直穿过所述交替电介质堆叠层的沟道孔，并且，在所述沟道孔的侧壁上横向地形成多个凹槽；
在所述凹槽里形成多个刻蚀停止块，其中，形成所述多个刻蚀停止块包括：
在所述凹槽中形成刻蚀停止层，其中，所述刻蚀停止层在所述第二电介质层的每一层的侧壁上延伸；并且，
氧化所述凹槽外部的所述刻蚀停止层以形成阻挡层，其中，所述刻蚀停止层的剩余部分形成所述刻蚀停止块；
在所述沟道孔中形成沟道结构，并且所述沟道结构垂直穿过所述交替电介质堆叠层；
将所述第二电介质层替换为多个导电层；并且
形成多个气隙层，从而形成交替堆叠层，其中，所述交替堆叠层包括交替堆叠的所述导电层和所述气隙层，并且通过至少去除所述第一电介质层中每一层的一部分来形成所述气隙层。
10.根据权利要求9所述的3D存储器件的制作方法，其中，所述刻蚀停止块包含与所述第一电介质层和所述第二电介质层不同的材料。
11.根据权利要求9所述的3D存储器件的制作方法，其中，所述刻蚀停止块包含多晶硅。
12.根据权利要求9所述的3D存储器件的制作方法，其中，形成所述沟道结构包括在所述阻挡层上依次形成存储层、隧穿层以及沟道层。
13.根据权利要求9所述的3D存储器件的制作方法，其中，所述刻蚀停止层和所述导电层包含不同的材料。
14.根据权利要求9所述的3D存储器件的制作方法，其中，形成所述气隙层包括去除所述第一电介质层。
15.根据权利要求14所述的3D存储器件的制作方法，其中，形成所述气隙层进一步地包括去除所述刻蚀停止块。
16.根据权利要求9所述的3D存储器件的制作方法，进一步地包括形成垂直地穿过所述交替电介质堆叠层的狭缝，其中，用穿过所述狭缝的所述导电层替代所述第二电介质层。
17.根据权利要求16所述的3D存储器件的制作方法，进一步地包括：在所述狭缝中形成绝缘层，以密封所述气隙层。
18.根据权利要求17所述的3D存储器件的制作方法，进一步地包括：在所述狭缝中形成触点，其中，所述绝缘层设置在所述狭缝和所述交替堆叠层之间。
19.根据权利要求16所述的3D存储器件的制作方法，进一步地包括：在形成所述狭缝之后，在所述衬底中形成掺杂区。
CN202080000681.5A 2020-03-25 2020-03-25 三维存储器件及其制作方法 Active CN111557048B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/081059 WO2021189286A1 (en) 2020-03-25 2020-03-25 Three-dimensional memory device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN111557048A CN111557048A (zh) 2020-08-18
CN111557048B true CN111557048B (zh) 2021-09-10

Family

ID=72008879

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080000681.5A Active CN111557048B (zh) 2020-03-25 2020-03-25 三维存储器件及其制作方法

Country Status (4)

Country Link
US (1) US11177272B2 (zh)
CN (1) CN111557048B (zh)
TW (1) TWI793422B (zh)
WO (1) WO2021189286A1 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461740A (zh) * 2018-10-26 2019-03-12 长江存储科技有限责任公司 一种三维存储器件及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20120066331A (ko) 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102175763B1 (ko) * 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9356031B2 (en) * 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
JP6434877B2 (ja) 2015-08-26 2018-12-05 東芝メモリ株式会社 半導体装置
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
KR102413766B1 (ko) * 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US10115732B2 (en) 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR20180022361A (ko) * 2016-08-24 2018-03-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461740A (zh) * 2018-10-26 2019-03-12 长江存储科技有限责任公司 一种三维存储器件及其制备方法

Also Published As

Publication number Publication date
TW202137515A (zh) 2021-10-01
TWI793422B (zh) 2023-02-21
CN111557048A (zh) 2020-08-18
WO2021189286A1 (en) 2021-09-30
US20210305272A1 (en) 2021-09-30
US11177272B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
US11600636B2 (en) Stacked connections in 3D memory and methods of making the same
CN109075174B (zh) 多堆叠层三维存储器件及其制造方法
US10090318B2 (en) Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
CN106024794B (zh) 半导体器件及其制造方法
CN111244100B (zh) 用于形成三维存储器器件中的结构增强型半导体插塞的方法
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
CN110289265B (zh) 3d nand存储器的形成方法
US11844216B2 (en) Three-dimensional memory devices and fabricating methods thereof
KR102611730B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US20220044995A1 (en) Memory Arrays And Methods Used In Forming A Memory Array
US11302712B2 (en) Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
CN111263980B (zh) 具有增大的接头临界尺寸的三维存储器器件及其形成方法
CN111557048B (zh) 三维存储器件及其制作方法
CN112567518B (zh) 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
CN112262473B (zh) 三维存储器件中具有突出部分的沟道结构以及用于形成其的方法
US20220123011A1 (en) Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same
TW202220110A (zh) 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法
CN112470276A (zh) 带有具有梅花形状的沟道结构的三维存储器件
US11647633B2 (en) Methods used in forming integrated circuitry comprising a stack comprising vertically-alternating first tiers and second tiers with the stack comprising a cavity therein that comprises a stair-step structure
US20240047346A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US7893519B2 (en) Integrated circuit with conductive structures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant