CN111244100B - 用于形成三维存储器器件中的结构增强型半导体插塞的方法 - Google Patents

用于形成三维存储器器件中的结构增强型半导体插塞的方法 Download PDF

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Abstract

公开了具有结构增强型半导体插塞的3D存储器器件及其形成方法的实施例。在示例中，公开了用于形成3D存储器器件的方法。在衬底上形成电介质叠层。电介质叠层包括多个交错的电介质层和牺牲层。形成竖直地延伸穿过电介质叠层的开口。通过去除牺牲层的与开口的侧壁邻接的一部分来形成浅凹槽。牺牲层位于电介质叠层的下部。在该开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。沟道结构形成于开口中的半导体插塞上方并与开口中的半导体插塞接触。包括多个导体/电介质层对的存储器叠层是通过用多个导体层替换电介质叠层中的牺牲层而形成的。

Description

用于形成三维存储器器件中的结构增强型半导体插塞的方法
技术领域
本发明的实施例涉及三维(3D)存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性和昂贵。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元的密度限制。3D存储器架构包括存储器阵列和用于控制往返于存储器阵列的信号的外围器件。
发明内容
本文公开了具有结构增强型半导体插塞的3D存储器器件的实施例及其形成方法。
在一个示例中，公开了一种用于形成3D存储器器件的方法。在衬底上形成电介质叠层。电介质叠层包括多个交错的电介质层和牺牲层。形成了竖直地延伸穿过电介质叠层的开口。通过去除牺牲层的邻接开口的侧壁的一部分，来形成浅凹槽。牺牲层位于电介质叠层的下部。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。沟道结构形成在开口中的半导体插塞上方，并与开口中的半导体插塞接触。包括多个导体/电介质层对的存储器叠层是通过用多个导体层替换电介质叠层中的牺牲层而形成的。
在另一个示例中，公开了用于形成半导体结构的方法。在衬底上形成多个交错的电介质层和牺牲层。形成竖直地延伸穿过交错的电介质层和牺牲层的开口。通过去除牺牲层中的一个牺牲层的邻接开口的侧壁的一部分，来形成浅凹槽。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。对半导体插塞的突出部分进行修整，使得半导体插塞的横向尺寸变成沿竖直方向大体上相同。
在不同的示例中，3D存储器器件包括衬底、设置在衬底上并包括多个导体/电介质层对的存储器叠层、以及多个存储器串，每个存储器串竖直地延伸穿过存储器叠层并且在存储器串的底部包括半导体插塞。半导体插塞的横向尺寸沿竖直方向是大体上相同的。
附图说明
并入本文并构成说明书的一部分的附图示出了本公开的实施例，并且连同说明书一起进一步用于解释本公开的原则并使得本领域技术人员能够制作和使用本公开。
图1示出了示例性3D存储器器件的截面图。
图2示出了根据本公开的一些实施例的具有结构增强型半导体插塞的示例性3D存储器器件的截面图。
图3A-3G示出了根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性制造过程。
图4是根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性方法的流程图。
图5是根据本公开的一些实施例的用于在3D存储器器件中形成结构增强型半导体插塞的示例性方法的流程图。
图6描绘了根据本公开的一些实施例的在形成浅凹槽之前和之后的沟道孔的下部的示例性侧壁轮廓。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应该理解，这样做只是为了说明性目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开也可以用于各种其它应用。
要注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示：所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，这将在相关领域技术人员的认知内以结合其它实施例(无论是否明确描述的)来实现这样的特征、结构或特性。
一般而言，术语至少可以部分地根据上下文中的使用来理解。例如，本文所使用的术语“一个或多个”(至少部分地取决于上下文)可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构或特性的组合。类似地，术语例如“一”、“一个”或“所述”同样可以理解为表达单数使用或表达复数使用，这至少部分取决于上下文。另外，术语“基于”可以理解为不一定旨在表达一组排他性的因素，而可以替代地允许存在额外的因素而不一定要再次明确地描述，这至少部分取决于上下文。
应简单理解的是，在本公开中，“在……上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”并具有中间特征或位于中间的层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且不具有中间特征或位于中间的层(即，直接在某物上)的含义。
此外，空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等在本文中为了便于描述可以描述一个元素或特征与另一个(多个)元素或(多个)特征的关系，如图中所示。空间相对术语旨在涵盖在使用或操作中的除了图中描绘的取向之外的器件的不同取向。装置可以以其它方式取向(旋转90度或在其它取向下)，并且本文所使用的空间相对描述符也可以相应地进行解释。
如本文所使用的，术语“衬底”指的是添加后续材料层的材料。衬底本身可以被图案化。衬底的顶部上添加的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”指的是包括有厚度的区域的材料部分。层可以在底层结构或上覆结构的整体上延伸，或者具有的程度可以比底层结构或上覆结构的程度小。此外，层可以是厚度小于连续结构的厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面处或其之间的任何水平面对之间。层可以水平地、竖直地和/或沿锥形表面延伸。衬底可以是层，可以包括其中的一个或多个层，和/或可以具有其上、其上方、和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔接触部)和一个或多个电介质层。
如本文所使用的，术语“标称/标称地”指的是在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值一定范围的值。值的范围可能由于制造过程或容限的微小变化而产生。如本文所使用的，术语“关于”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“关于”可以指示在给定量内变化的值。例如，值的10％到30％(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器器件”指的是具有横向取向的衬底上的竖直取向的存储单元晶体管的串(本文中被称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串在竖直方向上相对于衬底延伸。如本文所使用的，术语“竖直/竖直地”意味着标称地垂直于衬底的侧表面。
在一些3D存储器器件中，例如3D NAND存储器器件，半导体插塞通常形成在NAND存储器串的一端。当半导体插塞与围绕其形成的栅极导体层结合时，半导体插塞充当晶体管的沟道。例如，首先形成具有近似NAND存储器串的横向尺寸的半导体插塞。然而，半导体插塞稍后要经历一些额外的蚀刻过程(例如，栅极替换过程的部分)。因此，半导体插塞的侧壁轮廓从直线变为凹曲线。在较小的程度上，结构削弱的半导体插塞可以改变晶体管的导通电压。在很大程度上，结构上削弱的半导体插塞可能崩溃，破坏整个3D存储单元块。结构上削弱的半导体插塞的负面影响可能导致3D存储器器件的成品率和可靠性的损失。
根据本公开的各种实施例提供了具有结构增强的半导体插塞的3D存储装置的制造方法。通过在早期阶段在半导体插塞上形成突出部分并在后期阶段蚀刻相同的部分，半导体插塞可以在制造工艺结束时保持其均匀的横向尺寸。因此，可以克服现有制造流程造成的上述缺点，并且可以提高3D存储器器件的成品率和可靠性。
形成结构增强型插塞的一个步骤是准备一种特殊的“模具”，半导体插塞可以在模具内生长。在一些实施例中，首先通过在衬底上切割竖直延伸穿过电介质叠层(包括多个交错的电介质层和牺牲层)的孔来形成模具。在这一点上，模具具有笔直的侧壁轮廓。接下来，可以用某些类型的清洗溶液冲洗模具，使得进一步调整侧壁轮廓。在一些实施例中，清洗溶液包括氢氟酸和臭氧的混合物，使得牺牲层上的蚀刻速率高于电介质层上的蚀刻速率。因此，浅凹槽可以横向地形成在原模具之外。此时，模具可以具有波纹侧壁轮廓。最后，通过用包括多晶的硅(多晶硅)的半导体材料填充特别设计的模具，从而形成具有突出部分的半导体插塞。突出部分可以充当缓冲器，缓冲器补偿栅极替换的后续步骤中的侧壁轮廓变化，并且从而改进3D存储器器件中的半导体插塞的最终侧壁轮廓。
图1示出了具有结构弱化半导体插塞116的示例性3D存储器器件100的截面图。由于在其侧壁上过度蚀刻，半导体插塞116可以包括沿竖直方向的非均匀横向尺寸。要注意的是，在图1中包括x轴和y轴，以进一步示出3D存储器器件100中的组件的空间关系。3D存储器器件100的衬底102包括两个侧表面(例如，顶表面和底表面)，它们沿x方向(即，横向方向)横向延伸。如本文所使用的，半导体器件(例如，3D存储器器件100)的一个组件(例如，层或器件)是否在另一个组件(例如，层或器件)“上”、“上方”或“下方”是当衬底位于半导体器件在y方向上的最低平面中时在y方向(即，竖直方向)上相对于半导体器件(例如，衬底102)的衬底确定的。用于描述空间关系的相同概念遍及本公开应用。
3D存储器器件100可以是NAND闪存存储器器件，其中以NAND存储串104的形式提供存储单元，NAND存储串104在衬底102上方竖直地延伸。在一些实施例中，3D存储器器件100包括NAND存储器串104，该NAND存储器串104延伸穿过多个对，每个对包括导体层106和电介质层108(本文被称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文也被称为“存储器叠层”110。在一些实施例中，每个NAND存储器串104包括竖直地延伸穿过存储器叠层110的沟道结构112。根据一些实施例，NAND存储器串104还包括两个半导体插塞114和116，每个半导体插塞114和116在y方向上的相应端部处。此外，半导体插塞114和116两者都可以与沟道结构112接触。如图1所示，NAND存储器串104的下端的半导体插塞116在竖直方向上具有不均匀的横向尺寸(例如，中间较薄)，并且因此可能失去与沟道结构112的电接触。可能的是，最薄的部分半导体插塞116可能变得太弱而无法支撑位于上方的任何其它结构，使得它们完全塌陷。
相比之下，具有结构增强型半导体插塞的3D存储器器件不会共有与上面参考图1描述的相同的问题。图2示出了根据本公开的一些实施例的具有结构增强型半导体插塞220的示例性3D存储器器件200的截面图。3D存储器器件200可以包括衬底202，衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上的锗(GOI)或任何其它合适的材料。在一些实施例中，衬底202是通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任何组合来减薄的减薄衬底(例如，半导体层)。
3D存储器器件200可以是单片3D存储器器件的一部分。术语“单片”意指3D存储器器件(例如，外围器件和存储阵列器件)形成在单个衬底上的组件。对于单片3D存储器器件，由于外围器件处理和存储器阵列器件处理的卷曲，制造会遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成在同一衬底上或将要形成在同一衬底上的外围器件相关联的热预算的限制。
替代地，3D存储器器件200可以是非单片3D存储器器件的部分，其中组件(例如，外围器件和存储阵列器件)可以单独地形成在不同的衬底上，并且然后例如以面对面的方式键合。在一些实施例中，存储器阵列器件衬底(例如，衬底202)保留作为键合的非单片3D存储器器件的衬底，并且外围器件(例如，用于促进3D存储器器件200的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被翻转并向下面向存储器阵列器件(例如，NAND存储器串)以进行混合键合。可以理解的是，在一些实施例中，存储器阵列器件衬底(例如，衬底202)被翻转并向下面向外围器件(未示出)以进行混合键合，使得在键合的非单片3D存储器器件中，存储器阵列器件位于外围器件上方。存储器阵列器件衬底(例如，衬底202)可以是减薄的衬底(其不是键合的非单片3D存储器器件的衬底)，并且非单片3D存储器器件的后端线(BEOL)互连可以形成在减薄的存储器阵列器件衬底的背侧。
在一些实施例中，3D存储器器件200是NAND闪速存储器器件，其中以NAND存储器串204的阵列的形式提供存储器单元，NAND存储器串204在衬底202上方竖直地延伸。存储器阵列器件可以包括NAND存储器串204，该NAND存储器串204延伸穿过多个对，每个对包括导体层207和电介质层208(本文被称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中也被称为“存储器叠层”206。存储器叠层206(例如，32、64、96或128)中的导体/电介质层对的数量可以设置3D存储器器件200中的存储器单元的数量。存储器叠层206中的导体层207和电介质层208可以在竖直方向上交替。换句话说，除了存储器叠层206的顶部和底部的那些之外，每个导体层207可以在两侧由两个电介质层208毗连，并且每个电介质层208可以在两侧由两个导体层207毗连。导体层207均可以具有相同的厚度或具有不同的厚度。类似地，电介质层208均可以具有相同的厚度或具有不同的厚度。导体层207可以包括导电材料，包括但不限于W、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，每个NAND存储器串204可以包括竖直地延伸穿过存储器叠层206的沟道结构210。沟道结构210可以包括用(多种)半导体材料(例如，作为半导体沟道212)和(多种)电介质材料(例如，作为存储器膜214)填充的沟道孔。在一些实施例中，半导体沟道212包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜214是包括隧穿层、存储层(也被称为“电荷阱/存储层”)和阻挡层的复合层。每个NAND存储器串204可以具有圆柱形(例如，柱形)。根据一些实施例，半导体沟道212、隧穿层、存储层和阻挡层按此顺序从中心朝向柱的外表面径向地布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，NAND存储器串204和存储器叠层206共同形成NAND存储器单元叠层205。存储器叠层206中的导体层207(每个是字线的一部分)可以充当NAND存储器单元叠层205中的存储器单元的栅极导体。导体层207可以包括多个NAND存储器单元叠层205的多个控制门，并且可以作为结束于存储器叠层206的边缘的字线横向延伸(例如，在存储器叠层206的阶梯结构中)。在一些实施例中，NAND存储器单元叠层205还包括横向设置在导体层207和存储器膜214之间的栅极电介质层216。栅极电介质层216可以增加每个存储器单元的栅极电容，以及由于其在控制栅极上的环绕式覆盖而抑制从一个栅极到其相邻栅极的泄漏电流。栅极电介质层216可以包括以下材料，包括但不限于：氮化硅、高k电介质，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)或其任何组合。在一些实施例中，NAND存储器单元叠层205包括：由钨制成的导体层207(作为存储单元晶体管的栅极导体)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层(未示出)、由高k电介质材料制成的栅极电介质层216以及沟道结构210。
在一些实施例中，NAND存储器串204包括两个半导体插塞220和222，每个半导体插塞220和222在竖直方向上均位于相应端。半导体插塞220和222中的每个插塞可以与沟道结构210的相应端接触。半导体插塞220可以位于NAND存储器串204的下端(底部)，并与沟道结构210(例如，在沟道结构210的下端)和衬底202接触。如本文所使用的，组件(例如，NAND存储器串204)的“上端”是在y方向上远离衬底202的端部，并且当衬底202被定位在3D存储器器件200的最低平面中时，组件(例如，NAND存储器串204)的“下端”是在y方向上靠近衬底202的端部。半导体插塞220可以包括半导体材料，例如从衬底202外延生长的硅。可以理解的是，在一些实施例中，半导体插塞220包括作为衬底202的部分的单晶硅。换句话说，半导体插塞220可以包括外延生长的半导体层，该半导体层与衬底202的材料相同。半导体插塞220可以充当由NAND存储器串204的源极选择门控制的沟道。
半导体插塞222可以位于NAND存储器串204的上端，并与沟道结构210(例如，在沟道结构210的上端)接触。半导体插塞222可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，半导体插塞222包括用Ti/TiN或Ta/TaN填充作为粘合层和用钨填充作为导体的开口。通过在制造3D存储器器件200期间覆盖沟道结构210的上端，半导体插塞222可以充当蚀刻停止层，以防止对填充在沟道结构210中的电介质(例如氧化硅和氮化硅)的蚀刻。在一些实施例中，半导体插塞222还充当NAND存储器串204的漏极。
如图2所示，3D存储器器件200还包括狭缝结构224。每个狭缝结构224可以竖直地延伸穿过存储器叠层206。狭缝结构224还可以横向地延伸以将存储器叠层206分成多个块。狭缝结构224可以包括开口(狭缝)，该开口为化学前体提供通道以形成导体层207。狭缝结构224可以包括狭缝接触部(未示出)，狭缝接触部通过用导电材料填充狭缝形成，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
与图1不同，其中半导体插塞116由于过蚀刻而具有弯曲的侧壁轮廓，如图2所示，半导体插塞220具有通过本文所公开的新颖制造方法获得的大体上笔直的侧壁轮廓。半导体插塞220的横向尺寸沿竖直方向(y方向)可以大体上相同。在一些实施例中，半导体插塞220的横向尺寸沿竖直方向的变化小于约25％，例如在0％至25％之间(例如，0％、5％、10％、15％、20％、25％，由下端限定的任何这些值的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。在一些实施例中，半导体插塞220的横向尺寸与沟道结构210的横向尺寸大体上相同。也就是说，NAND存储器串204可以从顶部到底部具有大体上均匀的横向尺寸。
图3A-3G示出了根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性制造过程。图4是根据本公开的一些实施例的用于形成具有结构增强型半导体插塞的3D存储器器件的示例性方法400的流程图。图3-4中所描绘的3D存储器器件的示例包括图2中所描绘的3D存储器器件200。图3-4将一起描述。可以理解的是，方法400中所示的操作不是穷举的，并且其它操作也可以在所示操作中的任何操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图3-4中所示的不同顺序执行。
参考图4，方法400从操作402开始，其中在衬底上形成电介质叠层。衬底可以是硅衬底。电介质叠层可以包括多个电介质/牺牲层对。如图3A所示，电介质叠层302的底部以特写视图给出。在衬底(未示出)上形成第一电介质层304和第二电介质层(被称为“牺牲层”)306的对(本文中被统称为“电介质层对”)。电介质层304和牺牲层306可以交替地沉积在衬底上，以形成电介质叠层302。在一些实施例中，每个电介质层304包括氧化硅层，并且每个牺牲层306包括氮化硅。电介质叠层302可以通过一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)形成。
方法400继续进行到操作404，如图4所示，其中形成了竖直地延伸穿过电介质叠层的开口。如图3B所示，形成了竖直地延伸穿过电介质叠层302的开口310(沟道孔)。在一些实施例中，多个开口310被形成为穿过电介质叠层302，使得每个开口310成为在后续处理中生长单个NAND存储器串的位置。在一些实施例中，形成开口310的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。在一些实施例中，开口310具有标称地笔直的侧壁轮廓，使得可以为给定的衬底区域形成更多数量的开口。这种布置可以有效地增加存储器单元的密度。
方法400继续进行到操作406，如图4所示，其中通过去除牺牲层的与开口的侧壁邻接的部分来形成浅凹槽。牺牲层可以在电介质叠层的下部，其中半导体插塞将以相同的竖直水平形成。牺牲层在本文中可以被称为下牺牲层。
如图3C所示，在牺牲层306(包括下牺牲层307)和开口310之间横向形成浅凹槽320A-320D。可以通过经由开口310对牺牲层306施加湿法蚀刻和/或干法蚀刻来形成浅凹槽320A-320D。根据一些实施例，通过控制蚀刻速率和/或蚀刻时间，仅蚀刻牺牲层306的与开口310的侧壁邻接的部分。可以理解的是，浅凹槽不仅可以形成在下牺牲层307(例如，浅凹槽320C和320D)中，而且可以形成在电介质叠层302中的其它牺牲层(例如，浅凹槽320A和320B)中。在一些实施例中，包括氢氟酸和臭氧的混合物的湿法蚀刻剂用于形成浅凹槽320A-320D。根据一些实施例，湿法蚀刻工艺是在形成半导体插塞之前的清洗工艺的部分。清洗工艺也可以用于去除从衬底生长的原生氧化物。因此，可以形成衬底的无氧化物表面322(开口310的底表面)，以用于形成半导体插塞的后续工艺。
在3D存储器器件中形成半导体插塞的现有制造工艺中，清洗工艺可以包括使用包括盐酸、氢氟酸、氨、过氧化氢、臭氧或其任何组合的混合物的化学溶液的多个步骤。然而，用于清洗的现有化学溶液由于牺牲层306对电介质层304的其低蚀刻选择性而不利于形成任何浅凹槽。因此，在清洗工艺之前和之后，电介质叠层302中的开口310的侧壁轮廓保持标称地笔直的竖直轮廓。相比之下，本公开的清洗工艺使用蚀刻剂(即氢氟酸和臭氧的混合物)，其由于牺牲层306对电介质层304的其独特的蚀刻选择性而使得形成了浅沟槽320A-320D。
用于形成浅凹槽320A-320D的蚀刻剂可以包括任何合适的蚀刻剂，其具有牺牲层306(例如氮化硅)和电介质层304(例如氧化硅)之间的选择性，选择性范围从大约1到大约50，例如从1到50(例如1、5、10、15、20、25、30、35、40、45、50、由下端限定的任何这些值的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。在一些实施例中，蚀刻剂的选择性范围从大约1到大约5，例如从1到5(例如，1、1.5、2、2.5、3、3.5、4、4.5、5，由下端限定的任何这些值的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。在一些实施例中，具有上述选择性范围的示例性蚀刻剂是氢氟酸和臭氧的混合物。例如，氢氟酸在超纯水中具有的浓度为49％。在一些实施例中，在室温(例如，约23℃)下，氢氟酸与臭氧的重量比在大约1:10和大约1:50之间，例如在1:10和1:50之间(例如，1:10、1:15、1:20、1:25、1:30、1:35、1:40、1:45、1:50，由下端限定的任何这些值的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。因此，浅凹槽320A-320D可以通过经由开口310施加蚀刻剂来形成，开口310在牺牲层306上具有较高的蚀刻速率，并且在电介质层304上具有较低的蚀刻速率。如上所述，蚀刻剂还可以用作清洗开口310的侧壁和底表面322的清洗溶液，例如，去除生长在开口310的底表面322上的原生氧化物(例如，氧化硅)。在一些实施例中，附加的清洗工艺(例如使用NF3的等离子体处理)用于在清洗/蚀刻工艺之后进一步去除原生氧化物。
牺牲层306被蚀刻的程度(例如，浅凹槽320A-320D的尺寸)可以通过上述蚀刻剂的蚀刻速率和/或蚀刻时间来控制。蚀刻速度会受到蚀刻剂的成分、重量或摩尔比、和/或温度的影响。在一些实施例中，用于形成浅凹槽320A-320D的蚀刻剂的蚀刻时间在大约1分钟到约20分钟之间，例如在1分钟到20分钟之间(例如，1分钟、2分钟、3分钟、4分钟、5分钟、6分钟、7分钟、8分钟、9分钟、10分钟、11分钟、12分钟、13分钟、14分钟、15分钟、16分钟、17分钟、18分钟、19分钟、20分钟、由下端限定的任何这些值的任何范围、或者在由这些值中的任何两个值限定的任何范围内)。
例如，图6描绘了在形成浅凹槽606之前和之后的沟道孔610的下部的示例性侧壁轮廓。分别在清洗/蚀刻处理之前和之后，比较扫描电子显微镜(SEM)图像602和604，通过去除电介质叠层的下牺牲层608的部分，在沟道孔610的下部形成浅凹槽606。
参考图4，方法400继续进行到操作408，如图4所示，其中形成了具有突出部分的半导体插塞。半导体插塞的部分可以突出到浅凹槽中。在一些实施例中，为了形成半导体插塞，从开口中的衬底外延生长半导体层，该半导体层填充浅凹槽。
如图3D所示，可以通过用从衬底外延生长的半导体材料(例如硅)填充开口310的下部以及下牺牲层307中的浅凹槽320C和320D(图3C所示)来形成半导体插塞330。可以理解的是，在一些实施例中，半导体插塞330包括作为衬底的部分的单晶硅。在一些实施例中，半导体插塞330与多于一个牺牲层306相邻。在这种情况下，半导体插塞330中的突出部分的数量可以与邻接牺牲层306的数量成比例地增加。用于外延生长的半导体插塞430的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
方法400继续进行到操作410，如图4所示，其中沟道结构形成在开口中的半导体插塞上方并与开口中的半导体插塞接触。在一些实施例中，为了形成沟道结构，沿着半导体插塞上方的开口的侧壁形成存储器膜，并且在存储器膜之上形成竖直延伸的半导体沟道。
如图3E所示，沟道结构340形成在开口310中的半导体插塞330上方并与开口310中的半导体插塞330接触(如图3D所示)。形成沟道结构340的制造工艺可以包括形成半导体沟道342和横向地设置在半导体沟道342和电介质叠层302的电介质层对之间的存储器膜344。在一些实施例中，首先沿着半导体插塞330上方的开口310的侧壁沉积存储器膜344，并且然后在存储器膜344之上沉积半导体沟道342，该存储器膜344竖直地延伸穿过电介质叠层302。半导体沟道342可以包括半导体材料，例如多晶硅。存储器膜344可以是复合电介质层，例如隧穿层、存储层和阻挡层(未示出)的组合。存储器膜344中的每个层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。半导体沟道342和存储器膜344可以通过一个或多个薄膜沉积工艺形成，例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合。
方法400继续进行到操作412，如图4所示，其中在形成存储器叠层期间修整半导体插塞的突出部分。因此，半导体插塞的横向尺寸可以变成沿竖直方向大体上相同。在一些实施例中，在修整之后，半导体插塞的横向尺寸沿竖直方向的变化小于25％。
如图3F所示，在修整过程之前，形成竖直地延伸穿过电介质叠层302的狭缝350。缝隙350可以通过湿法蚀刻和/或干法蚀刻电介质(例如，氧化硅和氮化硅)穿过电介质叠层302来形成。然后，可以通过经由狭缝350施加蚀刻溶液来执行修整过程，使得牺牲层306(图3E中所示)被去除，产生横向凹槽352A、352B、352C和352D；并且半导体插塞330的突出部分被去除。在一些实施例中，仅修整半导体插塞330的突出部分。在一些实施例中，修整半导体插塞330的突出部分和存储器膜344的突出部分两者。蚀刻溶液包括磷酸，其可以蚀刻牺牲层306(例如，氮化硅层)以及修整半导体插塞330(例如，硅插塞)。即，蚀刻溶液(例如，磷酸)可以同时蚀刻牺牲层306(例如，氮化硅层)和半导体插塞330(例如，硅插塞)两者，但是具有不同的蚀刻速率(例如，牺牲层306的蚀刻速率大于半导体插塞330的蚀刻速率)。
在修整之后，可以形成沿y方向具有大体上相同的横向尺寸的半导体插塞356。在一些实施例中，由于在y方向上横跨半导体插塞356的暴露表面的不同蚀刻速率，半导体插塞356在y方向上的横向尺寸从大约0％变化到大约25％，例如从0％变化到25％。与用于形成半导体插塞可以被容易过蚀刻的3D存储器器件的制造工艺不同，半导体插塞330的突出部分的形成可以在修整工艺期间充当缓冲器，以避免过蚀刻，并且从而确保由此产生的半导体插塞356的大体上均匀侧壁轮廓。
方法400继续进行到操作414，如图4所示，其中通过用导体层替换电介质叠层中的牺牲层替换来形成存储器叠层。因此，存储器叠层可以包括多个导体/电介质层对。在一些实施例中，为了形成存储器叠层，穿过电介质叠层形成狭缝，通过狭缝蚀刻电介质叠层中的牺牲层以形成多个横向凹槽，栅极电介质层沿着狭缝和横向凹槽的侧壁沉积，并且导体层沉积在栅极电介质层上。可以理解的是，操作412和414可以在单个制造步骤中执行，其中，用于去除牺牲层(例如，氮化硅层)的蚀刻剂(例如，磷酸)也可以修整半导体插塞330(例如，硅插塞)的突出部分。
如图3G所示，栅极电介质层360和导体层362(栅极导体)依次沿着狭缝350和侧向凹槽352A-352D(如图3F所示)的侧壁形成。然后，根据一些实施例，通过湿蚀刻和/或干蚀刻来部分去除导体层362。结果，可以形成存储器叠层370，通过所谓的栅极替换过程替换电介质叠层302。栅极电介质层360和导体层362可以通过一个或多个薄膜沉积工艺形成，例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合。栅极电介质层360可以包括电介质材料，包括氮化硅、高k电介质材料，例如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)或其任何组合。导体层426可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，在图3F-3G中所示的栅极替换过程之后，狭缝350和横向凹槽352A-352D的剩余空间用填充材料来填充，填充材料是例如电介质(作为间隔体)和导电材料(作为粘合/阻挡层和导体)，以形成竖直地延伸穿过存储器叠层370的狭缝接触部(未示出)。
应当理解的是，结构增强型半导体插塞的应用并不仅限于3D存储器器件。更一般的器件可以是具有结构增强型半导体插塞的任何半导体结构。图5是根据一些实施例的用于利用结构增强型半导体插塞形成这种半导体结构的示例性方法500的流程图。应当理解的是，方法500中所示的操作不是详尽的，并且其它操作也可以在所示出的任何操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图5所示的不同顺序执行。
参考图5，方法500从操作502开始，其中穿过包括衬底上的交错的氧化硅层和氮化硅层的电介质叠层形成开口。用于形成氧化硅/氮化硅电介质叠层和开口的制造工艺类似于参考图3A-3B所描绘的那些，并且因此本文不再重复。应当注意的是，氧化硅层和氮化硅层分别充当电介质叠层中的电介质层和牺牲层。
方法500继续进行到操作504，如图5所示，其中通过开口施加具有范围从大约1到大约50的选择性的蚀刻剂(氮化硅到氧化硅)。在一些实施例中，选择性可以在1至50之间(例如，1、2、3、4、5、6、7、8、9、10、15、20、25、30、35、40、45、50，由下端限定的任何这些值的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。通过蚀刻氮化硅层的与开口的侧壁邻接的部分来形成浅凹槽。
方法500继续进行到操作506，如图5所示，其中在开口的下部从衬底形成硅插塞。硅插塞可以从衬底外延生长，并且具有与衬底相同的材料。完成的硅插塞的形状可以由浅凹槽和开口的几何形状决定。因此，硅插塞可以形成有突出部分，突出部分类似于参考图3D所示的那些。
方法500继续进行到操作508，如图5所示，其中氮化硅层被蚀刻掉，并且通过去除突出部分来修整硅插塞的侧壁轮廓。在一些实施例中，可以在单个制造步骤中用经修整的硅插塞对氮化硅层进行蚀刻。蚀刻剂可以包括诸如磷酸之类的湿化学品。完成的硅插塞沿竖直方向可以具有大体上相同的横向尺寸(即，大体上笔直的侧壁轮廓)，并且横向尺寸的大小可以与开口的大小大致相同。
根据本公开的一个方面，公开了用于形成3D存储器器件的方法。在衬底上形成电介质叠层。电介质叠层包括多个交错的电介质层和牺牲层。形成了竖直地延伸穿过电介质叠层的开口。通过去除牺牲层的邻接开口的侧壁的一部分，形成浅凹槽。牺牲层位于电介质叠层的下部。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。沟道结构形成于开口中的半导体插塞上方，并与开口中的半导体插塞接触。包括多个导体/电介质层对的存储器叠层是通过用多个导体层替换电介质叠层中的牺牲层而形成的。
在一些实施例中，在形成存储器叠层期间修整半导体插塞的突出部分，使得半导体插塞的横向尺寸沿竖直方向大体上相同。根据一些实施例，在修整之后，半导体插塞的横向尺寸沿竖直方向的变化小于25％。
在一些实施例中，衬底包括硅，并且牺牲层中的每个牺牲层包括氮化硅。在一些实施例中，为了形成浅凹槽，通过开口施加在氮化硅和氧化硅之间范围从大约1到大约50的选择性的蚀刻剂。根据一些实施例，蚀刻剂的选择性范围从大约1到大约5。蚀刻剂可以包括氢氟酸和臭氧。在一些实施例中，氢氟酸与臭氧的重量比在大约1:10和大约1:50之间。
在一些实施例中，为了形成半导体插塞，从开口中的衬底外延生长半导体层。
在一些实施例中，为了形成沟道结构，沿着半导体插塞上方的开口的侧壁形成存储器膜，并且在存储器膜之上形成竖直地延伸的半导体沟道。
在一些实施例中，为了形成存储器叠层、穿过电介质叠层的狭缝，电介质叠层中的牺牲层通过狭缝被蚀刻以形成多个横向凹槽，栅极电介质层沿着狭缝和横向凹槽的侧壁沉积，并且导体层沉积在栅极电介质层之上。在一些实施例中，为了蚀刻牺牲层，通过开口施加包括磷酸的蚀刻剂。
根据本公开的另一方面，公开了用于形成半导体结构的方法。在衬底上形成多个交错的电介质层和牺牲层。形成了竖直地延伸穿过交错的电介质层和牺牲层的开口。通过去除牺牲层中的一个牺牲层的邻接开口的侧壁的一部分来形成浅凹槽。在开口的下部形成半导体插塞。半导体插塞的一部分突出到浅凹槽中。对半导体插塞的突出部分进行修整，使得半导体插塞的横向尺寸沿竖直方向大体上相同。
在一些实施例中，牺牲层在半导体插塞的突出部分的修整期间被去除。根据一些实施例，在修整之后，半导体插塞的横向尺寸沿竖直方向的变化小于25％。
在一些实施例中，衬底包括硅，并且牺牲层中的每个牺牲层包括氮化硅。在一些实施例中，为了形成浅凹槽，通过开口施加在氮化硅和氧化硅之间范围从大约1到大约50的选择性的蚀刻剂。根据一些实施例，蚀刻剂的选择性范围从大约1到大约5。蚀刻剂可以包括氢氟酸和臭氧。在一些实施例中，氢氟酸与臭氧的重量比在大约1:10和大约1:50之间。
在一些实施例中，为了形成半导体插塞，从开口中的衬底外延生长半导体层。
在一些实施例中，为了形成沟道结构，沿着半导体插塞上方的开口的侧壁形成存储器膜，并且在存储器膜之上形成竖直地延伸的半导体沟道。
在一些实施例中，为了形成存储器叠层、穿过电介质叠层的狭缝，电介质叠层中的牺牲层通过狭缝被蚀刻以形成多个横向凹槽，栅极电介质层沿着狭缝和横向凹槽的侧壁沉积，并且导体层沉积在栅极电介质层之上。在一些实施例中，为了蚀刻牺牲层，通过开口施加包括磷酸的蚀刻剂。
根据本发明的又一方面，3D存储器器件包括：衬底、设置在衬底上并包括多个导体/电介质层对的存储器叠层、以及多个存储器串，每个存储器串竖直地延伸穿过存储器叠层并包括在存储器串的底部处的半导体插塞。半导体插塞的横向尺寸沿竖直方向大体上相同。
在一些实施例中，半导体插塞的横向尺寸沿竖直方向的变化小于25％。
在一些实施例中，半导体插塞包括与衬底的材料相同的外延生长半导体层。
在一些实施例中，存储器串中的每个存储器串还包括竖直地延伸穿过导体/电介质层对的半导体沟道和横向地设置在导体/电介质层对和半导体沟道之间的存储器膜。
上述具体实施例的描述将充分揭示本公开的一般性质，其他人可以通过在本领域技术中应用知识，在不偏离本公开的一般概念的情况下容易地修改和/或适应这样的具体实施例的各种应用而不需要过度的实验。因此，基于本文所提出的教导和引导，这种适应和修改旨在所公开的实施例的等价物的含义和范围内。应该理解的是，本文的措辞或术语是为了描述而不是限制，使得本说明书的术语或措辞将由熟练的技术人员根据教导和引导来解释。
本公开的实施例已经借助于说明特定功能及其关系的实施方式的功能构建块来描述。为了便于描述，已在本文中任意限定了这些功能构建块的边界。只要适当地执行其指定的功能和关系，就可以限定替代的边界。
发明内容和摘要部分可以阐述由(多个)发明人设想的本公开的一个或多个但并非所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应被上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (6)

1.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底上形成电介质叠层，所述电介质叠层包括多个交错的电介质层和牺牲层；
形成竖直地延伸穿过所述电介质叠层的开口；
通过去除牺牲层的与所述开口的侧壁邻接的一部分来形成浅凹槽；
在所述开口的下部形成半导体插塞，其中，所述半导体插塞的一部分突出到所述浅凹槽中；
在所述开口中的所述半导体插塞上方形成沟道结构，并且使所述沟道结构与所述开口中的所述半导体插塞接触；以及
通过用多个导体层替换所述电介质叠层中的所述牺牲层来形成包括多个导体/电介质层对的存储器叠层，还包括在形成所述存储器叠层期间对所述半导体插塞的突出部分进行修整，使得所述半导体插塞的横向尺寸变成沿竖直方向相同。
2.根据权利要求1所述的方法，其中，所述半导体插塞的所述横向尺寸沿所述竖直方向的变化在修整之后小于25％。
3.根据权利要求1所述的方法，其中，所述衬底包括硅，并且所述牺牲层中的每个牺牲层包括氮化硅。
4.根据权利要求1所述的方法，其中，形成所述半导体插塞包括从所述开口中的所述衬底外延生长半导体层。
5.根据权利要求1所述的方法，其中，形成所述沟道结构包括：
沿着所述开口的在所述半导体插塞上方的侧壁形成存储器膜；以及
形成在所述存储器膜之上竖直地延伸的半导体沟道。
6.根据权利要求1所述的方法，其中，形成所述存储器叠层包括：
形成穿过所述电介质叠层的狭缝；
通过所述狭缝蚀刻所述电介质叠层中的所述牺牲层以形成多个横向凹槽；
沿所述横向凹槽和所述狭缝的侧壁沉积栅极电介质层；以及在所述栅极电介质层之上沉积所述导体层。
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