CN109496359B - 利用自然氧化层形成具有沟道结构的三维存储器件的方法 - Google Patents

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Abstract

公开了具有带有自然氧化层的沟道结构的3D存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成电介质堆叠层。衬底上的电介质堆叠层包括交错的第一电介质层和第二电介质层。形成垂直延伸穿过电介质堆叠层的开口。沿着开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。将沉积氧化层、存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着所述开口的侧壁。通过用导体层替换电介质堆叠层中的第一电介质层，形成包括交错的导体层和第二电介质层的存储堆叠层。

Description

利用自然氧化层形成具有沟道结构的三维存储器件的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。
发明内容
本文公开了具有带有自然氧化层的沟道结构的3D存储器件及其形成方法的实施例。
在一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成电介质堆叠层。衬底上的电介质堆叠层包括交错的第一电介质层和第二电介质层。形成垂直延伸穿过电介质堆叠层的开口。沿着开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。沉积氧化层、存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。通过用导体层替换电介质堆叠层中的第一电介质层，形成包括交错的导体层和第二电介质层的存储堆叠层。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括交错的第一电介质层和第二电介质层的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的开口。沿着开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。通过用导体层替换电介质堆叠层中的第一电介质层来形成包括交错的导体层和第二电介质层的存储堆叠层。
在又一示例中，3D存储器件包括衬底、设置在衬底上并包括交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的沟道结构。沟道结构包括邻接交错的导体层和电介质层的自然氧化层。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1A示出了根据本公开的一些实施例的具有带有自然氧化层的沟道结构的示例性3D存储器件的横截面。
图1B示出了根据本公开的一些实施例的具有带有自然氧化层的沟道结构的另一示例性3D存储器件的横截面。
图2A-2G示出了根据本公开的一些实施例的具有带有自然氧化层的沟道结构的示例性3D存储器件的横截面。
图3示出了根据本公开的一些实施例的用于形成具有带有自然氧化层的沟道结构的3D存储器件的示例性方法的流程图。
图4示出了根据本公开的一些实施例的用于形成具有带有自然氧化层的沟道结构的3D存储器件的另一示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在一些3D存储器件(例如3D NAND存储器件)中，存储膜通常为复合电介质层，其包括氧化硅隧穿层、氮化硅电荷捕获层和氧化硅阻挡层。阻挡层可以防止电子从栅极注入，调节沟道电场，并抑制电荷损失，从而提高编程速度、简化深度和器件可靠性。阻挡层通常由氧化硅或高介电常数(高k)电介质(例如氧化铝(Al2O3))制成。
在现有的3D NAND存储器件中，在蚀刻穿过电介质堆叠层(例如，包括交错的氧化硅层和氮化硅层)以形成沟道孔之后，使用共形薄膜沉积工艺(例如化学气相沉积(CVD)或原子层沉积(ALD))沿着每个沟道孔的侧壁沉积阻挡层。然而，在后面的栅极替换工艺期间，特别是当使用湿法蚀刻去除电介质堆叠层中的氮化硅层时，蚀刻剂不可避免地蚀刻部分阻挡层，导致阻挡层的损坏并损害3D NAND存储器件的性能。
根据本公开的各种实施例提供了一种有效的结构和方法，用于使用自然氧化层保护3D存储器件的存储膜中的阻挡层免受在后续栅极替换工艺期间的损坏。在一些实施例中，氮化硅层的邻接沟道孔侧壁的部分在沉积存储膜之前被氧化以形成自然氧化物。自然氧化层可以用作保护层，使得阻挡层可以保持完整，只要在后续的栅极替换工艺期间自然氧化层未被蚀刻剂完全蚀刻。根据本公开的各种实施例，可以将自然氧化层的厚度控制到不同程度，使得自然氧化层可以是阻挡层的一部分或者自身用作阻挡层。
图1A示出了根据本公开的一些实施例的具有带有自然氧化层128的沟道结构112A的示例性3D存储器件100的横截面。3D存储器件100可包括衬底102，衬底102可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。注意，x和y轴包括在图1A中以进一步示出3D存储器件100中的组件的空间关系。3D存储器件100的衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在3D存储器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在y方向上位于3D存储器件的最低部平面中时、相对于3D存储器件的衬底(例如，衬底102)在y方向(即，垂直方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
3D存储器件100可以是单片3D存储器件的一部分。术语“单片”意指3D存储器件的组件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储阵列器件处理的回旋，制造遇到额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
可替换地，3D存储器件100可以是非单片3D存储器件的部分，其中组件(例如，外围器件和存储阵列器件)可以在不同的衬底上单独形成，然后例如以面对面的方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，并且外围器件(例如，用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页面缓冲器、解码器和锁存器；未示出)被翻转并向下朝向存储阵列器件(例如，NAND存储器串)以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被翻转并向下朝向外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件位于外围器件之上。
在一些实施例中，3D存储器件100是NAND闪存器件，其中存储单元以NAND存储器串110的阵列的形式提供，每个NAND存储器串110在衬底102之上垂直延伸。存储阵列器件可包括延伸穿过多个对的NAND存储器串110，每个对包括电介质层106和导体层(本文称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中也称为“存储堆叠层”104。存储堆叠层104中的导体/电介质层对的数量(例如，32、64、96或128)可以设定3D存储器件100中的存储单元的数量。存储堆叠层104中的导体层108和电介质层106可以在垂直方向上交替。换句话说，除了存储堆叠层104中的顶部和底部的相应层之外，每个导体层108可以在两侧与两个电介质层106邻接，并且每个电介质层106可以在两侧与两个导体层108邻接。导体层108可各自具有相同的厚度或具有不同的厚度。类似地，电介质层106可各自具有相同的厚度或具有不同的厚度。导体层108可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层106可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，绝缘层118形成在衬底102和存储堆叠层104之间，并且包括电介质材料，例如氧化硅。
如图1A所示，NAND存储器串110可包括垂直延伸穿过存储堆叠层104的沟道结构112A。沟道结构112A可包括填充有半导体材料的沟道孔(例如，作为半导体沟道132，在右侧的放大视图中示出)和电介质材料(例如，作为存储膜120，在右侧的放大视图中示出)。在一些实施例中，半导体沟道132包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜120是复合层，包括隧穿层126、存储层124(也称为“电荷捕获层”)和阻挡层130。沟道结构112A的剩余空间可以是部分或者完全填充有包括电介质材料(例如氧化硅)的覆盖层134。沟道结构112A可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层134、半导体沟道132、隧穿层126、存储层124和阻挡层130按此顺序从柱的中心朝向外表面径向布置。隧穿层126可包括氧化硅、氮氧化硅或其任何组合。存储层124可包括氮化硅、氮氧化硅、硅或其任何组合。
如图1A所示，沟道结构112A的阻挡层130可以是复合层，包括(i)邻接存储堆叠层104的交错的导体层108和电介质层106的自然氧化层128，以及(ii)与自然氧化层128接触的沉积氧化层122(在自然氧化层128和存储层124之间)。在一些实施例中，自然氧化层128包括由导体层108替换的电介质层(例如，氮化硅层)中的部分电介质层的自然氧化物和电介质层106(例如，氧化硅层)中的与沟道结构112A的侧壁邻接的部分电介质层。也就是说，沟道结构112A中的自然氧化层128不与存储层124接触，因为它与沉积氧化层122一起形成阻挡层130。
如下面详细描述的，自然氧化层128可以以任何合适的方式形成，例如通过热氧化或湿化学氧化(例如，使用含有臭氧的化学物质)。与可以通过使用薄膜沉积工艺将氧化物(例如，氧化硅)沉积到结构的表面上而形成的沉积氧化层122相比，自然氧化层128是结构的自身氧化物。应当理解，当自然氧化层128和沉积氧化层122包括相同的氧化物材料(例如氧化硅)时，取决于形成自然氧化层128和沉积氧化层122的具体工艺，可能难以辨别在自然氧化层128和沉积氧化层122之间的界面。在其中通过热氧化形成自然氧化层128的一些实施例中，相比沉积氧化层122，自然氧化层128具有较高质量(例如，较高的密度和/或较高的电介质强度)，具有更清洁的界面(例如，界面处较少的悬空键)。
在其中电介质层106包括氧化硅并且由导体层108替换的电介质层包括氮化硅的一些实施例中，自然氧化层128包括氧化硅，其来自电介质层106中的部分和氮化硅层的自然氧化物这两者。应理解，取决于氧化过程(例如，从自然氧化物中去除氮原子和离子的程度)，自然氧化物可以完全是氧化硅，完全是氮氧化硅，以及氧化硅和氮氧化硅的混合物。结果，在一些实施例中，自然氧化层128包括氧化硅和氮氧化硅。沉积氧化层122可包括与自然氧化层128相同的氧化物材料或不同的氧化物材料。例如，沉积氧化层122可包括氧化硅、氮氧化硅、高k电介质或其任何组合。
在一些实施例中，自然氧化层128的厚度在约0.5nm和约5nm之间，例如在0.5nm和5nm之间(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，自然氧化层128的厚度在约0.5nm和约3nm之间，例如在0.5nm和3nm之间。在一些实施例中，自然氧化层128的厚度为约1nm，例如1nm。在一些实施例中，自然氧化层128和沉积氧化层122的组合厚度(即，阻挡层130的厚度)在约4nm和约8nm之间，例如在4nm和8nm之间。因此，沉积氧化层的厚度可以等于或小于约7.5nm。
在一些实施例中，存储堆叠层104中的导体层108(每个是字线的一部分)用作NAND存储器串110中的存储单元的栅极导体。导体层108可包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠层104的边缘处结束(例如，在存储堆叠层104的阶梯结构中)的字线横向延伸。在一些实施例中，NAND存储器串110中的存储单元晶体管包括由钨制成的栅极导体(即，导体层108的邻接沟道结构112A的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)、以及包括多晶硅的沟道结构112A。
在一些实施例中，NAND存储器串110还包括位于NAND存储器串110的下部(例如，在下端)的半导体插塞114。如本文所使用的，当衬底102位于3D存储器件100的最低部平面时，组件(例如，NAND存储器串110)的“上端”是在y方向上远离衬底102的端部，并且组件(例如，NAND存储器串110)的“下端”是在y方向上更靠近衬底102的端部。半导体插塞114可包括半导体材料，例如硅，其以任何合适的方向从衬底102外延生长。应当理解，在一些实施例中，半导体插塞114包括单晶硅，与衬底102的材料相同。换句话说，半导体插塞114可以包括与衬底102的材料相同的外延生长的半导体层。在一些实施例中，半导体插塞114的一部分在衬底102的顶表面之上并与半导体沟道132接触。半导体插塞114可以用作由NAND存储器串110的源极选择栅控制的沟道。
在一些实施例中，NAND存储器串110还包括位于NAND存储器串110的上部(例如，在上端)的沟道插塞116。沟道插塞116可以与半导体沟道132的上端接触。沟道插塞116可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞116包括填充有Ti/TiN或Ta/TaN作为粘附层和钨作为导体的开口。通过在3D存储器件100的制造期间覆盖沟道结构112A的上端，沟道插塞116可以用作蚀刻停止层以防止蚀刻填充在沟道结构112A中的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞116还用作NAND存储器串110的漏极。
图1B示出了根据本公开的一些实施例的具有带有自然氧化层128的沟道结构112B的另一示例性3D存储器件101的横截面。类似于上面在图1A中描述的3D存储器件100，3D存储器件101表示具有带有自然氧化层的沟道结构的3D存储器件的示例。与上面在图1A中描述的自然氧化层128和沉积氧化层122一起形成阻挡层130的3D存储器件100不同，图1B中的3D存储器件101中的沟道结构112B不包括沉积氧化层作为阻挡层130的一部分，使得自然氧化层128自身变成3D存储器件101的阻挡层。应理解，在3D存储器件100和101两者中的类似结构的细节(例如，材料、制造工艺、功能等)以下不再重复。
如图1B所示，NAND存储器串111可包括垂直延伸穿过存储堆叠层104的沟道结构112B。沟道结构112B可包括填充有半导体材料的沟道孔(例如，作为半导体沟道132，在右侧的放大视图中示出)和电介质材料(例如，作为存储膜120，在右侧的放大视图中示出)。在一些实施例中，半导体沟道132包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜120是包括隧穿层126、存储层124(也称为“电荷捕获层”)和阻挡层(自然氧化层)128的复合层。沟道结构112B的剩余空间可以是部分或完全填充有包括电介质材料(例如氧化硅)的覆盖层134。沟道结构112B可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层134、半导体沟道132、隧穿层126、存储层124和阻挡层128按此顺序从柱的中心朝向外表面径向布置。隧穿层126可包括氧化硅、氮氧化硅或其任何组合。存储层124可包括氮化硅、氮氧化硅、硅或其任何组合。
如图1B所示，沟道结构112B的阻挡层128可以是自然氧化层128，其邻接存储堆叠层104的交错的导体层108和电介质层106并与存储层124接触(在存储堆叠层104和存储层124之间)。在其中存储层124包括氮化硅层或氮氧化硅层的一些实施例中，自然氧化层128与氮化硅层或氮氧化硅层接触。在一些实施例中，自然氧化层128包括由导体层108替换的电介质层(例如，氮化硅层)中的部分电介质层的自然氧化物和电介质层106(例如，氧化硅层)中的与沟道结构112B的侧壁邻接的部分电介质层。在其中电介质层106包括氧化硅并且由导体层108替换的电介质层包括氮化硅的一些实施例中，自然氧化层128包括氧化硅，其来自电介质层106中的部分和氮化硅层的自然氧化物这两者。应理解，取决于氧化过程(例如，从自然氧化物中去除氮原子和离子的程度)，自然氧化物可以完全是氧化硅，完全是氮氧化硅，以及氧化硅和氮氧化硅的混合物。结果，在一些实施例中，自然氧化层128包括氧化硅和氮氧化硅。
在一些实施例中，自然氧化层128的厚度(即，阻挡层的厚度)在约4nm和约8nm之间，例如在4nm和8nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，由于沟道结构112B中的阻挡层仅包括自然氧化层128，沟道结构112B中的自然氧化层128的厚度大于沟道结构112A中的自然氧化层128的厚度。例如，自然氧化层128的厚度在约5nm和约8nm之间，例如在5nm和8nm之间。在一些实施例中，自然氧化层128的厚度为约6nm，例如6nm。
图2A-2G示出了根据本公开的一些实施例的用于形成具有带有自然氧化层的沟道结构的3D存储器件的示例性制造工艺。图3示出了根据本公开的一些实施例的用于形成具有带有自然氧化层的沟道结构的3D存储器件的示例性方法300的流程图。图4示出了根据本公开的一些实施例的用于形成具有带有自然氧化层的沟道结构的3D存储器件的另一示例性方法400的流程图。图2A-2G和3-4中示出的3D存储器件的示例包括图1A-1B中所示的3D存储器件100和101。将一起描述图2A-2G和3-4。应当理解，方法300和400中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3-4中所示不同的顺序执行。
参考图3，方法300开始于操作302，其中在衬底上形成电介质堆叠层。类似地，参照图4，方法400开始于操作402，其中在衬底上形成电介质堆叠层。衬底可以是硅衬底。电介质堆叠层可包括交错的第一电介质层和第二电介质层。在一些实施例中，每个第一电介质层包括氮化硅，并且每个第二电介质层包括氧化硅。
参考图2A，在硅衬底202上形成包括交错的第一电介质层208和第二电介质层206的电介质堆叠层204。在一些实施例中，通过在形成电介质堆叠层204之前在硅衬底202上沉积电介质材料(例如氧化硅)或热氧化，在电介质堆叠层204和硅衬底202之间形成绝缘层212。第一电介质层208和第二电介质层206可以交替地沉积在硅衬底202上以形成电介质堆叠层204。在一些实施例中，每个第二电介质层206包括氧化硅层，并且每个第一电介质层208(也称为“牺牲层”)包括氮化硅层。电介质堆叠层204可以通过一种或多种薄膜沉积工艺形成，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法300前进到操作304，如图3所示，其中形成垂直延伸穿过电介质堆叠层的开口。类似地，方法400前进到操作404，如图4中所示，其中形成垂直延伸穿过电介质堆叠层的开口。
如图2A所示，沟道孔210形成为垂直延伸穿过电介质堆叠层204。在一些实施例中，多个沟道孔210穿过电介质堆叠层204形成，使得每个沟道孔210成为用于在后续工艺中生长单个NAND存储器串的位置。在一些实施例中，用于形成沟道孔210的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。在一些实施例中，沟道孔210进一步延伸穿过硅衬底202的顶部。穿过电介质堆叠层204的蚀刻工艺可以不停止在硅衬底202的顶表面处并且可以继续蚀刻硅衬底202的部分。在一些实施例中，在蚀刻穿过电介质堆叠层204之后，使用单独的蚀刻工艺来蚀刻硅衬底202的部分。
方法300前进到操作306，如图3所示，其中半导体插塞形成在开口的下部。类似地，方法400前进到操作406，如图4所示，其中半导体插塞形成在开口的下部。半导体插塞可以在第一开口的下部从衬底外延生长。在一些实施例中，半导体插塞是外延生长的硅插塞。
如图2A所示，硅插塞214可以通过用在任何合适的方向(例如，从底表面和/或侧表面)从硅衬底202外延生长的单晶硅填充沟道孔210的下部来形成。外延生长硅插塞214的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
方法300前进到操作308，如图3所示，其中沿开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。在一些实施例中，为了形成自然氧化层，第一电介质层的邻接开口侧壁的部分被氧化以变成自然氧化物。可以通过热氧化或湿化学氧化形成自然氧化层。在一些实施例中，自然氧化层的厚度在约0.5nm和约5nm之间，例如约1nm。自然氧化层可包括第二电介质层的邻接开口侧壁的部分。
类似地，方法400前进到操作408，如图4所示，其中沿开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。在一些实施例中，为了形成自然氧化层，第一电介质层的邻接开口侧壁的部分被氧化以变成自然氧化物。可以通过热氧化或湿化学氧化形成自然氧化层。在一些实施例中，自然氧化层的厚度在约4nm和约8nm之间，例如约6nm。自然氧化层可包括第二电介质层的邻接开口侧壁的部分。
如图2B所示，沿沟道孔210的侧壁形成自然氧化层228。在一些实施例中，自然氧化层228完全覆盖沟道孔210的侧壁。自然氧化层228的厚度可在约0.5nm和约5nm之间，例如0.5nm和5nm之间(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，自然氧化层228的厚度在约0.5nm和约3nm之间，例如在0.5nm和3nm之间。在一些实施例中，自然氧化层228的厚度为约1nm，例如1nm。在不同的示例中，自然氧化层228的厚度可以在约4nm和约8nm之间，例如在4nm和8nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，自然氧化层228的厚度在约5nm和约8nm之间，例如在5nm和8nm之间。在一些实施例中，自然氧化层228的厚度为约6nm，例如6nm。自然氧化层228的不同厚度范围可用于不同的示例中，例如，在如以下详细描述的图2D和图2E中。
可以通过氧化沟道孔210的侧壁(包括第一电介质层208的左侧部分)以形成厚度在上述范围内的自然氧化物来形成自然氧化层228。在一些实施例中，第一电介质层208的与沟道孔210的侧壁邻接的部分的自然氧化物通过热氧化工艺被氧化。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化可以用于在例如不大于约850℃的温度下形成自然氧化物。在一些实施例中，热氧化在约500℃和约850℃之间进行，例如在500℃和850℃之间(例如，500℃、550℃、600℃、650℃、700℃，750℃、800℃，850℃、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，热氧化在约700℃，例如700℃下进行。由于热氧化物包含从电介质堆叠层204消耗的硅和从环境提供的氧，自然氧化层228可以向右生长到电介质堆叠层204中并且向左生长到电介质堆叠层204之外，导致部分自然氧化层厚度位于沟道孔210的原始侧壁表面之上，并且部分自然氧化层厚度位于电介质堆叠层204内部。所得到的自然氧化层的厚度可以通过热氧化温度和/或时间来控制。
在一些实施例中，第一电介质层208的与沟道孔210的侧壁邻接的部分的自然氧化物通过湿化学氧化工艺被氧化。包括臭氧的湿化学物质可用于氧化第一电介质层208的邻接沟道孔210的侧壁的部分以形成自然氧化物。在一些实施例中，湿化学物质是氢氟酸和臭氧(例如FOM)的混合物。例如，氢氟酸在超纯水中的浓度为49％。所得到的自然氧化层的厚度可以通过湿化学成分、温度和/或时间来控制。应当理解，自然氧化层228可以使用任何其他合适的工艺(例如原位蒸汽发生(ISSG)工艺，其使用氧气和氢气以蒸汽的形式产生水)来形成。
在一些实施例中，第一电介质层208包括氮化硅，并且第二电介质层206包括氧化硅。第一电介质层208中的氮化硅的氧化可以产生氮氧化硅，其可以与氧化硅一起保留在自然氧化层228中，或者使用任何合适的工艺从自然氧化层228中部分地或完全地去除。尽管如此，自然氧化层228可包括来自第二电介质层206的氧化硅和/或第一电介质层208的自然氧化物。
方法300前进到操作310，如图3所示，其中将阻挡层、存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。在一些实施例中，为了形成阻挡层，在自然氧化层之上沉积氧化硅层。可以通过ALD沉积氧化硅层。
如图2C中所示，沉积氧化层222形成在自然氧化层228之上。在一些实施例中，沉积氧化层222沿着电介质堆叠层204的侧壁的整个深度完全覆盖自然氧化层228(如图2A所示)。包括沉积氧化层222和自然氧化层228的复合层可以成为3D存储器件的阻挡层230。因为在该示例中的阻挡层230是具有沉积氧化层222的复合层，所以自然氧化层228的厚度可以在相对低的范围内，例如在约0.5nm和约5nm之间，如上面详细描述的。在一些实施例中，自然氧化层228和沉积氧化层222的组合厚度(即，阻挡层230的厚度)在约4nm和约8nm之间，例如在4nm和8nm之间。沉积氧化层的厚度可以等于或小于约7.5nm。沉积氧化层222可以通过使用一种或多种共形薄膜沉积工艺(例如ALD和CVD)沉积氧化物材料(例如氧化硅)的共形层来形成，其厚度在上述范围内。在一些实施例中，通过ALD沉积氧化硅层以在自然氧化层228之上形成沉积氧化层222。
如图2D所示，沿沟道孔210的侧壁形成存储膜220(包括阻挡层230、存储层224和隧穿层226)(如图2C所示)。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)，将存储层224(例如，氮化硅层或氮氧化硅层)和隧穿层226(例如，氧化硅层)按此顺序相继沉积在阻挡层230的沉积氧化层222之上。在一些实施例中，存储膜220可以完全覆盖沟道孔210的侧壁。如图2D所示，使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任何组合，在存储膜220的隧穿层226之上形成半导体沟道232。在一些实施例中，半导体沟道232包括多晶硅。如图2D所示，使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任何组合，在沟道孔210中形成覆盖层234，例如氧化硅层，以完全或部分地填充沟道孔210的剩余空间。因此形成包括阻挡层230(具有自然氧化层228和沉积氧化层222)、存储层224、隧穿层226、半导体沟道232和覆盖层234的沟道结构201A，如图2所示。自然氧化层228可以是沟道结构201A的与电介质堆叠层204的交错的电介质层206和208接触的最外层。
参考图4，在不同的示例中，方法400前进到操作410，如图4所示，其中将存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。在一些实施例中，为了形成存储层，在自然氧化层之上沉积氮化硅层或氮氧化硅层。
如图2E所示，自然氧化层228单独成为阻挡层。因为该示例中的阻挡层230仅包括自然氧化层228而没有沉积氧化层，所以自然氧化层228的厚度可以在相对高的范围内，例如在约4nm和约8nm之间，如上面详细描述的。存储膜220(包括阻挡层228、存储层224和隧穿层226)沿沟道孔210的侧壁形成(如图2C所示)。可以使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合，将存储层224(例如，氮化硅层或氮氧化硅层)和隧穿层226(例如，氧化硅层)按此顺序相继沉积在自然氧化层228之上。在一些实施例中，氮化硅层或氮氧化硅层沉积在自然氧化层228之上作为存储层224。在一些实施例中，存储膜220可以完全覆盖沟道孔210的侧壁。
如图2E所示，使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任何组合，在存储膜220的隧穿层226之上形成半导体沟道232。在一些实施例中，半导体沟道232包括多晶硅。如图2E所示，使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任何组合，在沟道孔210中形成覆盖层234，例如氧化硅层，以完全或部分地填充沟道孔210的剩余空间。由此形成包括阻挡层228(即，自然氧化层228)、存储层224、隧穿层226、半导体沟道232和覆盖层234的沟道结构201B，如图2E所示。自然氧化层228可以是沟道结构201B的与电介质堆叠层204的交错的电介质层206和208接触的最外层。
方法300前进到操作312，如图3所示，通过栅极替换形成存储堆叠层。类似地，方法400前进到操作412，如图4所示，通过栅极替换形成存储堆叠层。存储堆叠层包括交错的导体层和第二电介质层，并且通过用导体层替换电介质堆叠层中的第一电介质层来形成。在一些实施例中，为了形成存储堆叠层，可以穿过电介质堆叠层形成缝隙开口(例如，栅缝隙)，可以通过穿过缝隙开口施加蚀刻剂来蚀刻电介质堆叠层中的第一电介质层以形成多个横向凹陷，并且可以将导体层沉积在横向凹陷中。在一些实施例中，在形成存储堆叠层时，蚀刻电介质堆叠层的第一电介质层直到被自然氧化层停止。
如图2F所示，通过例如湿法蚀刻去除第一电介质层208(例如，氧化硅层，如图2D或图2E所示)，以在第二电介质层206之间形成多个横向凹陷236。在一些实施例中，穿过缝隙开口(未示出)施加蚀刻剂(例如，磷酸)以相对第二电介质层206的氧化硅而选择性地蚀刻第一电介质层208的氮化硅。第一电介质层208的蚀刻可以在横向方向上被自然氧化层228停止以防止对沟道结构201的进一步损坏。即，在去除第一电介质层208期间，自然氧化层228可以用作蚀刻停止层。可以理解，用于去除第一电介质层208的蚀刻剂可以仍然在一定程度上蚀刻自然氧化层228。在一个示例中，在具有或不具有沉积氧化层222的情况下，在蚀刻第一电介质层208之后可以减小自然氧化层228的厚度，但仍然存在于所得到的3D存储器件中。在另一示例中，自然氧化层228在蚀刻第一电介质层208之后可被完全去除，在所得到的3D存储器件中仅留下沉积氧化层222作为阻挡层。在任何情况下，自然氧化层228均可用于控制所得到的3D存储器件中的阻挡层的厚度。
如图2G所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)沉积导体层238(例如，钨层)以填充横向凹陷236(图2F中所示)。因此，存储堆叠层240可以用交错的导体层238和电介质层206形成。导体层238可以与最外层沟道结构201(例如，阻挡层的自然氧化层228)接触。应理解尽管图2F-2G中的沟道结构201包括沉积氧化层222和自然氧化层228，但应理解在一些实施例中沟道结构201包括仅沉积氧化层222(因为在栅极替换工艺期间已完全去除自然氧化层228)或仅自然氧化层228(例如，如图2E中的沟道结构201B的示例中那样)。
根据本公开的一个方面，公开了一种用于形成3D存储器件的方法。在衬底上形成电介质堆叠层。电介质堆叠层包括衬底上的交错的第一电介质层和第二电介质层。形成垂直延伸穿过电介质堆叠层的开口。沿着开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。将沉积氧化层、存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。通过用导体层替换电介质堆叠层中的第一电介质层来形成包括交错的导体层和第二电介质层的存储堆叠层。
在一些实施例中，为了形成自然氧化层，第一电介质层的邻接开口侧壁的部分被氧化。在一些实施例中，自然氧化层通过热氧化形成。根据一些实施例，热氧化的温度不高于约850℃。在一些实施例中，自然氧化层通过湿化学氧化形成。
在一些实施例中，自然氧化层包括第二电介质层的邻接开口侧壁的部分。
在一些实施例中，自然氧化层的厚度在约0.5nm和约5nm之间。自然氧化层的厚度可为约1nm。
在一些实施例中，每个第一电介质层包括氮化硅，并且每个第二电介质层包括氧化硅。
在一些实施例中，沉积氧化层和自然氧化层形成阻挡层。在一些实施例中，沉积氧化层由ALD形成。
在一些实施例中，蚀刻第一电介质层直到被自然氧化层停止，以形成存储堆叠层。
在一些实施例中，在形成自然氧化层之前，在开口的下部形成半导体插塞。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括交错的第一电介质层和第二电介质层的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的开口。沿着开口的侧壁形成自然氧化层。自然氧化层包括至少一些第一电介质层的自然氧化物。将存储层、隧穿层和半导体沟道按此顺序相继形成在自然氧化层之上并沿着开口的侧壁。通过用导体层替换电介质堆叠层中的第一电介质层来形成包括交错的导体层和第二电介质层的存储堆叠层。
在一些实施例中，第一电介质层的邻接开口侧壁的部分被氧化以变成自然氧化物，以形成自然氧化层。在一些实施例中，自然氧化层通过热氧化形成。根据一些实施例，热氧化的温度不高于约850℃。在一些实施例中，自然氧化层通过湿化学氧化形成。
在一些实施例中，自然氧化层包括第二电介质层的邻接开口侧壁的部分。在一些实施例中，自然氧化层的厚度在约4nm和约8nm之间。
在一些实施例中，每个第一电介质层包括氮化硅，并且每个第二电介质层包括氧化硅。
在一些实施例中，在自然氧化层之上沉积氮化硅层或氮氧化硅层，以形成存储层。
在一些实施例中，蚀刻第一电介质层直到被自然氧化层停止，以形成存储堆叠层。
在一些实施例中，在形成自然氧化层之前，在开口的下部形成半导体插塞。
根据本公开的又一个方面，一种3D存储器件包括衬底、设置在衬底上并包括交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的沟道结构。沟道结构包括邻接交错的导体层和电介质层的自然氧化层。
在一些实施例中，自然氧化层的厚度在约0.5nm和约5nm之间。在一些实施例中，自然氧化层的厚度为约1nm。根据一些实施例，沟道结构还包括与自然氧化层接触的沉积氧化层。
在一些实施例中，自然氧化层的厚度在约4nm和约8nm之间。
在一些实施例中，沟道结构还包括与自然氧化层接触的氮化硅层或氮氧化硅层。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (30)

1.一种用于形成三维存储器件的方法，包括：
在衬底上形成包括交错的第一电介质层和第二电介质层的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的开口；
沿着所述开口的侧壁形成自然氧化层，所述自然氧化层包括至少一些所述第一电介质层的自然氧化物；
将沉积氧化层、存储层、隧穿层和半导体沟道按此顺序相继形成在所述自然氧化层之上并沿着所述开口的侧壁；以及
通过用导体层替换所述电介质堆叠层中的所述第一电介质层，形成包括交错的所述导体层和所述第二电介质层的存储堆叠层，
其中所述自然氧化层用于保护阻挡层免受后续栅极替换工艺期间的损坏。
2.根据权利要求1所述的方法，其中形成所述自然氧化层包括氧化所述第一电介质层的邻接所述开口的侧壁的部分以变成所述自然氧化物。
3.根据权利要求2所述的方法，其中所述自然氧化层通过热氧化形成。
4.根据权利要求3所述的方法，其中所述热氧化的温度不大于850℃。
5.根据权利要求2所述的方法，其中所述自然氧化层通过湿化学氧化形成。
6.根据权利要求1-5中任一项所述的方法，其中所述自然氧化层包括所述第二电介质层的邻接所述开口的侧壁的部分。
7.根据权利要求1-5中任一项所述的方法，其中所述自然氧化层的厚度在0.5nm和5nm之间。
8.根据权利要求7所述的方法，其中所述自然氧化层的厚度为1nm。
9.根据权利要求1-5和8中任一项所述的方法，其中每个所述第一电介质层包括氮化硅，并且每个所述第二电介质层包括氧化硅。
10.根据权利要求1-5和8中任一项所述的方法，其中所述沉积氧化层和所述自然氧化层形成阻挡层。
11.根据权利要求1-5和8中任一项所述的方法，其中所述沉积氧化层通过原子层沉积(ALD)形成。
12.根据权利要求1-5和8中任一项所述的方法，其中形成所述存储堆叠层包括蚀刻所述第一电介质层直到被所述自然氧化层停止。
13.根据权利要求1-5和8中任一项所述的方法，还包括：在形成所述自然氧化层之前，在所述开口的下部形成半导体插塞。
14.一种用于形成三维存储器件的方法，包括：
在衬底上形成包括交错的第一电介质层和第二电介质层的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的开口；
沿着所述开口的侧壁形成自然氧化层，所述自然氧化层包括至少一些所述第一电介质层的自然氧化物；
将存储层、隧穿层和半导体沟道按此顺序相继形成在所述自然氧化层之上并沿着所述开口的侧壁；以及
通过用导体层替换所述电介质堆叠层中的所述第一电介质层，形成包括交错的所述导体层和所述第二电介质层的存储堆叠层，
其中所述自然氧化层用于保护阻挡层免受后续栅极替换工艺期间的损坏。
15.根据权利要求14所述的方法，其中形成所述自然氧化层包括氧化所述第一电介质层的邻接所述开口的侧壁的部分以变成所述自然氧化物。
16.根据权利要求15所述的方法，其中所述自然氧化物通过热氧化形成。
17.根据权利要求16所述的方法，其中所述热氧化的温度不大于850℃。
18.根据权利要求16所述的方法，其中所述自然氧化物通过湿化学氧化形成。
19.根据权利要求14-18中任一项所述的方法，其中所述自然氧化层包括所述第二电介质层的邻接所述开口的侧壁的部分。
20.根据权利要求14-18中任一项所述的方法，其中所述自然氧化层的厚度在4nm和8nm之间。
21.根据权利要求14-18中任一项所述的方法，其中每个所述第一电介质层包括氮化硅，并且每个所述第二电介质层包括氧化硅。
22.根据权利要求14-18中任一项所述的方法，其中形成所述存储层包括在所述自然氧化层之上沉积氮化硅层或氮氧化硅层。
23.根据权利要求14-18中任一项所述的方法，其中形成所述存储堆叠层包括蚀刻所述第一电介质层直到被所述自然氧化层停止。
24.根据权利要求14-18中任一项所述的方法，还包括：在形成所述自然氧化层之前，在所述开口的下部形成半导体插塞。
25.一种三维存储器件，包括：
衬底；
衬底上包括交错的第一电介质层和第二电介质层的电介质堆叠层；
垂直延伸穿过所述电介质堆叠层的开口；
沿着所述开口的侧壁形成的自然氧化层，所述自然氧化层包括至少一些所述第一电介质层的自然氧化物；
在所述自然氧化层之上并沿着所述开口的侧壁按顺序相继形成的存储层、隧穿层和半导体沟道；以及
通过用导体层替换所述电介质堆叠层中的所述第一电介质层形成的包括交错的所述导体层和所述第二电介质层的存储堆叠层，
其中所述自然氧化层用于保护阻挡层免受后续栅极替换工艺期间的损坏。
26.根据权利要求25所述的三维存储器件，其中所述自然氧化层的厚度在0.5nm和5nm之间。
27.根据权利要求26所述的三维存储器件，其中所述自然氧化层的厚度为1nm。
28.根据权利要求26或27所述的三维存储器件，还包括与所述自然氧化层接触的沉积氧化层。
29.根据权利要求25所述的三维存储器件，其中所述自然氧化层的厚度在4nm和8nm之间。
30.根据权利要求29所述的三维存储器件，还包括与所述自然氧化层接触的氮化硅层或氮氧化硅层。
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