KR102024710B1 - 3차원 반도체 장치의 스트링 선택 구조 - Google Patents
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Abstract
3차원 반도체 장치의 스트링 선택 구조가 제공된다. 상기 3차원 반도체 장치는 차례로 적층된 제 1 및 제 2 선택 라인들, 제 1 및 제 2 선택 라인들을 수평하게 가로지르는 상부 라인, 및 제 1 및 제 2 선택 라인들을 수직하게 가로지르면서 상부 라인에 공통으로 연결되는 제 1 및 제 2 수직 패턴들을 포함할 수 있다. 제 1 및 제 2 수직 패턴들 각각은, 서로 다른 제 1 및 제 2 문턱 전압들을 가지면서 직렬로 연결된 제 1 및 제 2 선택 트랜지스터들을 구성하되, 제 1 및 제 2 수직 패턴들의 제 1 선택 트랜지스터들은 각각 제 1 및 제 2 선택 라인들에 의해 제어되도록 구성될 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치의 스트링 선택 구조에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 3차원 반도체 장치의 집적도를 증가시킬 수 있는 스트링 선택 구조를 제공하는 데 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 장치는 차례로 적층된 제 1 선택 라인 및 제 2 선택 라인, 상기 제 1 및 제 2 선택 라인들을 수평하게 가로지르는 상부 라인, 및 상기 제 1 및 제 2 선택 라인들을 수직하게 가로지르면서 상기 상부 라인에 공통으로 연결되는 제 1 및 제 2 수직 패턴들을 포함할 수 있다. 상기 제 1 및 제 2 수직 패턴들 각각은, 서로 다른 제 1 및 제 2 문턱 전압들을 가지면서 직렬로 연결된 제 1 및 제 2 선택 트랜지스터들을 구성하되, 상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 각각 상기 제 1 및 제 2 선택 라인들에 의해 제어되도록 구성될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 각각 상기 제 1 및 제 2 선택 라인들을 그들의 게이트 전극들로 사용하도록 구성되고, 상기 제 1 및 제 2 수직 패턴들의 상기 제 2 선택 트랜지스터들은 각각 상기 제 2 및 제 1 선택 라인들을 그들의 게이트 전극들로 사용하도록 구성될 수 있다.
일부 실시예들에 있어서, 상기 3차원 반도체 장치는 상기 제 1 및 제 2 선택 라인들을 수평하게 가로지르는 추가적인 상부 라인 및 상기 제 1 및 제 2 선택 라인들을 수직하게 가로지르면서 상기 추가적인 상부 라인에 공통으로 연결되는 제 3 수직 패턴을 더 포함할 수 있다. 이때, 상기 제 1 내지 제 3 수직 패턴들 각각은, 평면도의 관점에서 볼 때, 상기 상부 라인 및 상기 추가적인 상부 라인 모두와 중첩되도록 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 선택 트랜지스터들은 모두 동일한 도전형을 갖는 모오스 전계 효과 트랜지스터들이고, 상기 제 1 문턱 전압은 상기 제 2 문턱 전압보다 낮을 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 선택 트랜지스터들은 모두 엔형 모오스 전계 효과 트랜지스터들이고, 상기 제 1 문턱 전압은 음수이고, 상기 제 2 문턱 전압은 양수일 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 선택 트랜지스터들은 전하 저장층을 포함하고, 상기 제 1 선택 트랜지스터들은 전기적으로 소거되어 상기 제 2 선택 트랜지스터들보다 낮은 문턱 전압을 가질 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 엔형 모오스 전계 효과 트랜지스터들이되, 이들 중의 적어도 하나의 채널 영역은 엔형의 도전형을 가질 수 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 장치는, 그 각각은 차례로 적층된 제 1 선택 라인 및 제 2 선택 라인 그리고 이들을 관통하는 제 1 수직 패턴 및 제 2 수직 패턴을 포함하는, 단위 구조체들, 및 상기 제 1 및 제 2 선택 라인들을 가로지르면서 상기 단위 구조체들 상에 배치되는 상부 라인들을 포함할 수 있다. 상기 단위 구조체들 각각에 있어서, 상기 제 1 및 제 2 수직 패턴들은 상기 상부 라인들 중의 하나에 공통으로 연결되고, 그 각각은 서로 다른 제 1 및 제 2 문턱 전압들을 가지면서 직렬로 연결된 제 1 및 제 2 선택 트랜지스터들을 구성하되, 상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 각각 상기 제 1 및 제 2 선택 라인들에 의해 제어되도록 구성될 수 있다.
일부 실시예들에 있어서, 상기 단위 구조체들은 실질적으로 거울 대칭성을 가지면서 서로 인접하게 배치되는 제 1 및 제 2 단위 구조체들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들은 서로 이격될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들은, 서로 접촉하여 일체를 이루는, 적어도 한 부분을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제 1 단위 구조체의 상기 제 2 수직 패턴은 상기 제 2 단위 구조체의 상기 제 2 수직 패턴을 구성할 수 있다.
일부 실시예들에 있어서, 상기 제 2 수직 패턴의 상부 영역은, 상기 상부 라인의 진행 방향에 평행한 슬릿에 의해, 갈라진 구조를 가질 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들 각각은 상기 제 1 및 제 2 수직 패턴들과 상기 상부 라인들 사이에 배치되는 플러그들을 더 포함하고, 상기 제 1 및 제 2 단위 구조체들의 상기 플러그들은 실질적으로 거울 대칭성을 갖도록 배열될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들 각각은 상기 제 1 및 제 2 수직 패턴들과 상기 상부 라인들 사이에 배치되는 플러그들을 더 포함하고, 상기 제 1 및 제 2 단위 구조체들의 상기 플러그들은 실질적으로 회전 대칭성을 갖도록 배열될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들 각각은 상기 제 1 선택 라인 아래에 차례로 적층되는 복수의 워드라인들을 더 포함할 수 있다. 상기 제 1 및 제 2 단위 구조체들에 포함되면서 동일한 높이에 위치하는, 상기 제 1 및 제 2 선택 라인들의 쌍들은 전기적으로 분리되고, 상기 제 1 및 제 2 단위 구조체들에 포함되면서 동일한 높이에 위치하는, 상기 워드라인들의 쌍들은 서로 연결되어 전기적으로 등전위를 이룰 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 단위 구조체들 각각은 상기 제 1 선택 라인 아래에 차례로 적층되는 복수의 워드라인들을 더 포함할 수 있다. 상기 제 1 및 제 2 단위 구조체들에 포함되면서 동일한 높이에 위치하는, 상기 제 1 및 제 2 선택 라인들의 쌍들은 서로 연결되어 전기적으로 등전위를 이루고, 상기 제 1 및 제 2 단위 구조체들에 포함되면서 동일한 높이에 위치하는, 상기 워드라인들의 쌍들은 서로 연결되어 전기적으로 등전위를 이룰 수 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 장치는 선택 라인, 상기 선택 라인을 수평하게 가로지르는 제 1 및 제 2 상부 라인들, 및 상기 선택 라인을 수직하게 가로지르면서 상기 제 1 및 제 2 상부 라인들에 각각 연결되는 제 1 및 제 2 수직 패턴들을 포함할 수 있다. 상기 제 1 및 제 2 수직 패턴들 각각은, 평면도의 관점에서 볼 때, 상기 제 1 및 제 2 상부 라인들 모두와 중첩되도록 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 수직 패턴들은 상기 제 1 및 제 2 상부 라인들의 진행 방향을 따라 배열될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 상부 라인들 각각의 폭은 상기 제 1 및 제 2 수직 패턴들 각각의 폭의 절반보다 작을 수 있다.
일부 실시예들에 있어서, 상기 3차원 반도체 장치는 상기 제 1 및 제 2 상부 라인들과 상기 제 1 및 제 2 수직 패턴들 사이에 개재되는 플러그들을 더 포함할 수 있다. 이 경우, 상기 플러그들은 상기 제 1 및 제 2 상부 라인들 각각을 상기 제 1 및 제 2 수직 패턴들 중의 상응하는 하나에 연결하도록 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 수직 패턴들은, 상기 선택 라인을 그들의 게이트 전극으로 공유하는, 한 쌍의 선택 트랜지스터들을 구성할 수 있다.
일부 실시예들에 있어서, 상기 제 1 및 제 2 수직 패턴들 각각의 상부에 위치하는 상부 라인들의 수는 적어도 2일 수 있다.
상술한 3차원 반도체 장치의 동작 방법은 상기 제 1 및 제 2 수직 패턴들 중의 어느 하나를 상기 상부 라인에 선택적으로 연결하는 선택적 연결 단계를 포함할 수 있다. 상기 선택적 연결 단계는 상기 제 1 및 제 2 선택 라인들 중의 어느 하나에는 상기 제 1 및 제 2 문턱 전압들보다 큰 제 1 전압을 인가하고, 다른 하나에 상기 제 1 및 제 2 문턱 전압들 사이의 제 2 전압을 인가할 수 있다.
본 발명의 일부 실시예들에 따르면, 공핍 및 강화 모드의 트랜지스터들의 조합을 이용하는 스트링 선택 구조가 제공된다. 본 발명의 다른 실시예들에 따르면, 하나의 수직 패턴 상에 복수의 비트라인들을 배치하는 것을 가능하게 하는, 스트링 선택 구조가 제공된다. 본 발명의 또 다른 실시예들에 따르면, 상술한 두 스트링 선택 구조들이 조합 또는 응용된, 복합 스트링 선택 구조들이 제공된다. 이러한 스트링 선택 구조들의 사용은 증가된 집적도를 갖는 3차원 반도체 장치를 구현하는 것을 가능하게 한다.
도 1은 본 발명의 일 실시예에 따른 스트링 선택 구조체를 예시적으로 도시하는 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 스트링 선택 구조체를 예시적으로 도시하는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 4 및 도 5는 도 3의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 7 및 도 8은 도 6의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 10 및 도 11은 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 12는 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 14 및 도 15는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 16 및 도 17은 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 18 및 도 19는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 21 및 도 22는 도 20의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 23은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 24 및 도 25는 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 26은 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 28 및 도 29는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 30 및 도 31은 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 32, 도 33 및 도 34는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도들 및 회로도이다.
도 35 및 도 36은 각각 도 32 및 도 33의 3차원 반도체 장치를 구현하기 위한 배선 구조를 예시적으로 도시하는 단면도들이다.
도 37 및 도 38은 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이다.
도 39 및 도 40은 본 발명의 변형된 다른 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이다.
도 41은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 42는 도 41의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다.
도 43은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 44는 도 43의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다.
도 45 내지 도 48은 본 발명의 실시예들에 따른 3차원 전하트랩형 낸드 플래시 메모리 장치들의 일부분을 예시적으로 도시하는 단면도들이다.
도 49 및 도 50은 본 발명의 일부 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다.
도 51 및 도 52는 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다.
도 53 및 도 54는 본 발명의 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 평면도들이다.
도 55는 본 발명의 다른 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 단면도이다.
도 56 및 도 57은 본 발명의 일 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 58 및 도 59은 본 발명의 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 60 및 도 61는 본 발명의 또 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 62 및 도 63은 본 발명의 또 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 64 내지 도 66은 본 발명의 또다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다.
도 67 및 도 68는 본 발명의 또 다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다.
도 69 및 도 70은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2는 본 발명의 다른 실시예에 따른 스트링 선택 구조체를 예시적으로 도시하는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 4 및 도 5는 도 3의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 7 및 도 8은 도 6의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 10 및 도 11은 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 12는 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 14 및 도 15는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 16 및 도 17은 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 18 및 도 19는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 21 및 도 22는 도 20의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 23은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 24 및 도 25는 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 26은 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 28 및 도 29는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 30 및 도 31은 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다.
도 32, 도 33 및 도 34는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도들 및 회로도이다.
도 35 및 도 36은 각각 도 32 및 도 33의 3차원 반도체 장치를 구현하기 위한 배선 구조를 예시적으로 도시하는 단면도들이다.
도 37 및 도 38은 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이다.
도 39 및 도 40은 본 발명의 변형된 다른 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이다.
도 41은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 42는 도 41의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다.
도 43은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다.
도 44는 도 43의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다.
도 45 내지 도 48은 본 발명의 실시예들에 따른 3차원 전하트랩형 낸드 플래시 메모리 장치들의 일부분을 예시적으로 도시하는 단면도들이다.
도 49 및 도 50은 본 발명의 일부 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다.
도 51 및 도 52는 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다.
도 53 및 도 54는 본 발명의 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 평면도들이다.
도 55는 본 발명의 다른 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 단면도이다.
도 56 및 도 57은 본 발명의 일 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 58 및 도 59은 본 발명의 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 60 및 도 61는 본 발명의 또 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 62 및 도 63은 본 발명의 또 다른 실시예에 따른 계단형 연결 구조를 보여주는 평면도 및 단면도이다.
도 64 내지 도 66은 본 발명의 또다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다.
도 67 및 도 68는 본 발명의 또 다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다.
도 69 및 도 70은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1은 본 발명의 일 실시예에 따른 스트링 선택 구조체를 예시적으로 도시하는 회로도이고, 도 2는 본 발명의 다른 실시예에 따른 스트링 선택 구조체를 예시적으로 도시하는 회로도이다. 설명의 간결함을 위해, 도 1 및 도 2의 스트링 선택 구조체들은 각각 “제 1 스트링 선택 구조체” 및 “제 2 스트링 선택 구조체”라는 용어로서 기술될 것이다.
도 1을 참조하면, 비트 라인(BL)이 선택 트랜지스터들을 통해 제 1 및 제 2 노드들(N1, N2)에 공통으로 연결된다. 일부 실시예들에 따르면, 상기 제 1 및 제 2 노드들(N1, N2) 각각은 3차원 낸드 플래시 메모리를 구성하는 메모리 셀 스트링의 일부일 수 있다.
상기 선택 트랜지스터들은 상기 비트 라인(BL)과 상기 제 1 노드(N1)를 직렬로 연결하는 좌상 선택 트랜지스터(ST1L) 및 좌하 선택 트랜지스터(ST2L), 그리고 상기 비트 라인(BL)과 상기 제 2 노드(N2)를 직렬로 연결하는 우상 선택 트랜지스터(ST1R) 및 우하 선택 트랜지스터(ST2R)를 포함할 수 있다. 상기 좌상 및 우상 선택 트랜지스터들(ST1L, ST1R)은 그것들의 게이트 전극들로 공유되는 제 1 스트링 선택 라인(SSL1)에 의해 제어되고, 상기 좌하 및 우하 선택 트랜지스터들(ST2L, ST2R)은 그것들의 게이트 전극들로 공유되는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 상기 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 상기 비트 라인(BL)을 가로지르도록 배치된다.
이 실시예에 따르면, 상기 좌상 및 좌하 선택 트랜지스터들(ST1L, ST2L) 중의 하나는 다른 하나보다 높은 문턱 전압을 갖고, 상기 우상 및 우하 선택 트랜지스터들(ST1R, ST2R) 중의 하나는 다른 하나보다 높은 문턱 전압을 가질 수 있다. 이에 더하여, 상기 선택 트랜지스터들은 반전 대칭성(inversion symmetry)를 갖도록 배열될 수 있다. 예를 들면, 상기 좌상 및 우상 선택 트랜지스터들(ST1L, ST1R) 중의 하나는 다른 하나보다 높은 문턱 전압을 갖고, 상기 좌하 및 우하 선택 트랜지스터들(ST2L, ST2R) 중의 하나는 다른 하나보다 높은 문턱 전압을 가질 수 있다.
보다 구체적으로, 일부 실시예들에 따르면, 상기 좌상 및 우하 선택 트랜지스터들(ST1L, ST2R)은 공핍-모드 트랜지스터(depletion-mode transistor)로 동작하도록 구성되고, 상기 좌하 및 우상 선택 트랜지스터들(ST2L, ST1R)은 강화-모드 트랜지스터(enhancement-mode transistor)로 동작하도록 구성될 수 있다. 다른 실시예들에 따르면, 상기 좌상 및 우하 선택 트랜지스터들(ST1L, ST2R)은 강화-모드 트랜지스터로 동작하도록 구성되고, 상기 좌하 및 우상 선택 트랜지스터들(ST2L, ST1R)은 공핍-모드 트랜지스터로 동작하도록 구성될 수 있다.
공핍-모드 트랜지스터의 문턱 전압이 Vth(D)이고, 강화-모드 트랜지스터의 문턱 전압이 Vth(E)인 경우, 아래 표 1에 도시된 것처럼, 상기 비트 라인(BL)과 상기 제 1 및 제 2 노드들(N1, N2) 사이의 전기적 연결은 상기 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 각각 인가되는 전압들(V1, V2)에 의해 선택적으로 제어될 수 있다.
[표 1]
표 1에서, 상기 전압들(V1, V2)이 Case I의 전압 조건을 충족시킬 경우, 상기 제 1 및 제 2 노드들(N1, N2)은 모두 상기 비트 라인(BL)으로부터 전기적으로 단절된다. 상기 전압들(V1, V2)이 Case II 또는 III의 전압 조건을 충족시킬 경우, 상기 제 1 노드(N1) 또는 상기 제 2 노드(N2)가 선택적으로 상기 비트 라인(BL)에 전기적으로 연결된다. 또한, 상기 전압들(V1, V2)이 Case IV의 전압 조건을 충족시킬 경우, 상기 제 1 및 제 2 노드들(N1, N2)은 모두 상기 비트 라인(BL)에 전기적으로 연결된다.
일부 실시예들에서, 상기 선택 트랜지스터들은 모두 동일한 도전형(예를 들면, 엔형)을 갖는 모오스 전계 효과 트랜지스터들일 수 있다. 한편, 상기 선택 트랜지스터들이 NMOSFET인 경우, 상기 공핍-모드 트랜지스터의 문턱 전압 Vth(D)은 음의 값일 수도 있다. 예를 들면, 음의 문턱 전압을 갖는 트랜지스터는 이를 전기적으로 소거하거나 n형의 반도체 물질을 채널 영역으로 사용함으로써 구현될 수 있다.
도 2를 참조하면, 제 1 및 제 2 비트 라인들(BL1, BL2) 각각은 제 1 및 제 2 노드들(N1, N2) 중의 상응하는 하나에 연결된다. 예를 들면, 상기 제 1 비트라인(BL1)은 왼쪽 선택 트랜지스터(ST_L)를 통해 상기 제 1 노드(N1)에 전기적으로 연결되고, 상기 제 2 비트라인(BL2)은 오른쪽 선택 트랜지스터(ST_R)를 통해 상기 제 2 노드(N2)에 전기적으로 연결될 수 있다. 이에 더하여, 상기 왼쪽 및 오른쪽 선택 트랜지스터들(ST_L, ST_R)는 상기 제 1 및 제 2 비트 라인들(BL1, BL2)을 가로지르는 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다.
일부 실시예들에 따르면, 상기 왼쪽 및 오른쪽 선택 트랜지스터들(ST_L, ST_R)은 실질적으로 동일한 문턱 전압을 갖도록 형성될 수 있다. 즉, 상기 왼쪽 및 오른쪽 선택 트랜지스터들(ST_L, ST_R)은 동일한 모드(예를 들면, 공핍 또는 강화 모드)로 동작하도록 구성될 수 있다. 이러한 구성에 따르면, 상기 왼쪽 및 오른쪽 선택 트랜지스터들(ST_L, ST_R)이 상기 스트링 선택 라인(SSL)을 공유하지만, 상기 제 1 및 제 2 노드들(N1, N2)이 서로 다른 비트 라인들에 각각 연결되기 때문에, 이들 각각은 상응하는 비트 라인에 선택적으로 연결될 수 있다.
일부 실시예들에 따르면, 상기 제 1 및 제 2 노드들(N1, N2) 각각은 3차원 낸드 플래시 메모리를 구성하는 메모리 셀 스트링의 일부일 수 있다. 변형된 실시예들에 따르면, 도 1에서와 유사하게, 상기 스트링 선택 트랜지스터들은, 상기 제 1 및 제 2 비트 라인들(BL1, BL2)과 상기 제 1 및 제 2 노드들(N1, N2) 사이에서, 다층 구조를 형성하도록 배열될 수 있다.
아래에서는, 도 1 및 도 2를 참조하여 설명된 상기 제 1 및 제 2 스트링 선택 구조체들 각각 또는 이들의 조합된 구조를 포함하는 3차원 반도체 장치들이 도 3 내지 도 44를 참조하여 보다 자세하게 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 4 및 도 5는 도 3의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 3에 도시된 부분은 도 4에서 점선 99에 의해 표시된 부분들일 수 있다.
도 3을 참조하면, 수직 패턴들(VP)이 수평 전극 구조체(HES)를 수직하게 관통한다. 상기 수평 전극 구조체(HES)는 수직한 방향을 따라 서로 이격된 복수의 수평 패턴들을 포함할 수 있다. 또한, 상기 수평 전극 구조체(HES)의 바깥 측벽들은 한 쌍의 외부 커팅 영역들(WLCR) (또는 워드라인 커팅 영역)에 의해 정의된다.
일부 실시예들에 따르면, 상기 수평 전극 구조체(HES) 또는 상기 수평 패턴들은 접지 선택 라인(GSL), 복층 구조로 배치되는 스트링 선택 라인들(SSL1, SSL2), 및 상기 접지 및 스트링 선택 라인들(GSL, SSL2) 사이에 차례로 적층되는 복수의 워드라인들(WL)을 포함할 수 있다. 상기 스트링 선택 라인들(SSL1, SSL2) 및 상기 접지 선택 라인(GSL) 중의 적어도 하나는 상기 워드라인들(WL)과 실질적으로 동일한 물질로 형성될 수 있다.
이 실시예들에 따르면, 내부 커팅 영역(SLCR)(또는 선택 라인 커팅 영역)이 상기 수평 전극 구조체(HES)의 중앙에 형성될 수 있다. 상기 내부 커팅 영역(SLCR)은 상기 외부 커팅 영역들(WLCR)에 평행하게 형성될 수 있다. 다시 말해, 평면도의 관점에서 볼 때, 상기 수평 전극 구조체(HES)는 상기 내부 커팅 영역(SLCR)에 의해 구분되는 제 1 단위 구조체(S1) 및 제 2 단위 구조체(S2)를 포함할 수 있다.
상기 내부 커팅 영역(SLCR)의 바닥은 상기 스트링 선택 라인들(SSL1, SSL2) 중의 하부층의 바닥면보다 낮게 형성될 수 있으며, 이에 따라, 상기 내부 커팅 영역(SLCR)은 상기 스트링 선택 라인들(SSL1, SSL2)의 안쪽 측벽들을 정의할 수 있다. 예를 들면, 상기 제 1 단위 구조체(S1)의 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 제 2 단위 구조체(S2)의 그것들로부터 수평적으로 이격될 수 있다. 결과적으로, 하나의 수평 전극 구조체(HES) 내에서, 상기 스트링 선택 라인들(SSL1, SSL2)은 수직한 방향 및 수평한 방향 모두에서 서로 이격될 수 있다.
반면, 하나의 수평 전극 구조체(HES) 내에서, 상기 워드라인들(WL)은 수직한 방향을 따라 서로 이격되지만 수평한 방향을 따라서는 분리되지 않는다. 다시 말해, 상기 제 1 단위 구조체(S1)의 상기 워드라인들(WL)은 수평적으로 연장되어 상기 제 2 단위 구조체(S2)의 상기 워드라인들(WL)을 구성할 수 있다. 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 상기 워드라인들(WL)이 서로 연결되어 등전위 상태에 있지만, 상기 스트링 선택 라인들(SSL1, SSL2)의 상술한 수평적 분리는 상기 제 1 및 제 2 단위 구조체들(S1, S2)이 서로 독립적으로 동작하는 것을 가능하게 한다.
상기 수직 패턴들(VP) 각각은 다층막 구조를 가질 수 있다. 예를 들면, 아래에서 도 45 내지 도 48를 참조하여 보다 상세하게 설명될 것처럼, 상기 수직 패턴들(VP) 각각은 반도체막 및 적어도 하나의 절연막을 포함하도록 구성될 수 있다.
상기 수직 패턴들(VP)은 2차원적으로 배열되어 상기 수평 전극 구조체(HES)를 관통할 수 있다. 예를 들면, 하나의 수평 전극 구조체(HES) 내에서, 상기 수직 패턴들(VP)은 상기 외부 커팅 영역들(WLCR)의 진행 방향(이하, 열 방향)을 따라 배열되는 복수의 기둥 그룹들(PG)을 구성할 수 있으며, 상기 기둥 그룹들(PG) 각각은 상기 수직 패턴들(VP) 중의 적어도 둘을 포함할 수 있다.
이 실시예들에 따르면, 도 4, 도 6 및 도 8에 도시된 것처럼, 상기 기둥 그룹들(PG) 중의 홀수 번째 것들(이하, 제 1 기둥 그룹들(PG1)) 각각은 세 개의 수직 패턴들을 포함하고, 짝수 번째 것들(이하, 제 2 기둥 그룹들(PG2)) 각각은 두 개의 수직 패턴들을 포함할 수 있다. 예를 들면, 상기 제 1 기둥 그룹들(PG1) 각각은 상기 내부 커팅 영역(SLCR)의 좌측 및 우측에 각각 배치되는 한 쌍의 수직 패턴들 그리고 상기 내부 커팅 영역(SLCR)을 관통하는 하나의 수직 패턴을 포함할 수 있고, 상기 제 2 기둥 그룹들(PG2) 각각은 상기 내부 커팅 영역(SLCR)의 좌측 및 우측에 각각 배치되는 한 쌍의 수직 패턴들을 포함할 수 있다.
도 3과 더불어 도 4 및 도 5를 참조하면, 상기 수평 전극 구조체(HES)를 가로지르는 비트라인들(BL)이 제공된다. 상기 비트라인들(BL) 각각은 상기 기둥 그룹들(PG) 중의 상응하는 하나의 상부에 배치될 수 있다. 예를 들면, 상기 기둥 그룹들(PG) 각각은 상기 비트라인들(BL) 중의 상응하는 하나에 연결될 수 있다. 다시 말해, 상기 비트라인들(BL) 중의 홀수 번째 것들 각각은 하나의 수평 전극 구조체(HES)를 관통하는 (예를 들면, 상기 제 1 기둥 그룹(PG1)을 구성하는) 세 개의 수직 패턴들을 연결하고, 상기 비트라인들(BL) 중의 짝수 번째 것들 각각은 하나의 수평 전극 구조체(HES)를 관통하는 (예를 들면, 상기 제 2 기둥 그룹(PG2)을 구성하는) 두 개의 수직 패턴들을 연결할 수 있다. 상기 비트라인들(BL)과 상기 수직 패턴들(VP)은 이들 사이에 개재되는 플러그들(PLG)을 통해 전기적으로 연결될 수 있다.
상기 스트링 선택 라인들(SSL1, SSL2)은 상기 수직 패턴들(VP)과 상기 비트라인들(BL) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터들의 게이트 전극으로 사용될 수 있다. 이 실시예에 따르면, 상기 스트링 선택 트랜지스터들 각각은 공핍-모드 트랜지스터(depletion-mode transistor) 또는 강화-모드 트랜지스터(enhancement-mode transistor)로 동작하도록 구성될 수 있다. 이에 더하여, 도 5에 도시된 것처럼, 상기 제 1 및 제 2 기둥 그룹들(PG1, PG2) 각각에서, 상기 스트링 선택 트랜지스터들은 반전 대칭성을 갖도록 배열되어 도 1을 참조하여 설명된 상기 제 1 스트링 선택 구조체를 구성할 수 있으며, 상기 제 1 기둥 그룹(PG1)의 상기 스트링 선택 트랜지스터들은 상기 제 2 기둥 그룹(PG2)의 그것들과 거울 대칭성을 갖도록 배열될 수 있다.
한편, 상술한 것처럼, 상기 제 1 기둥 그룹들(PG1) 각각은 상기 내부 커팅 영역(SLCR)을 관통하는 하나의 수직 패턴(이하, 중앙 패턴(VP2))을 포함할 수 있다. 도 5에 도시된 것처럼, 상기 중앙 패턴(VP2)은 상기 제 1 및 제 2 기둥 그룹들(PG1, PG2)의 상기 제 1 스트링 선택 구조체들에 의해 공유될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 7 및 도 8은 도 6의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 6에 도시된 부분은 도 7에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6을 참조하면, 이 실시예에 따르면, 상기 수평 전극 구조체(HES)는 도 3을 참조하여 설명된 실시예의 그것과 실질적으로 동일한 기술적 특징들을 갖도록 구성될 수 있다. 또한, 상기 기둥 그룹들(PG)은 도 3을 참조하여 설명된 실시예의 그것들과 실질적으로 동일하게 배열될 수 있다. 하지만, 이 실시예에 따르면, 상기 내부 커팅 영역(SLCR)은 상기 수직 패턴들(VP) 중의 일부를 부분적으로 분할하도록 형성될 수 있다. 예를 들면, 상기 제 1 기둥 그룹들(PG1)의 상기 중앙 패턴들(VP2) 각각의 상부 영역은 상기 내부 커팅 영역(SLCR)에 의해 부분적으로 분할될 수 있다. 이러한 분할은 상기 스트링 선택 라인들(SSL1, SSL2)의 상술한 수평적 분리 또는 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 독립적인 동작의 효과를 향상시킬 수 있다.
또한, 이 실시예에 따르면, 도 8에 도시된 것처럼, 상기 제 1 스트링 선택 구조체를 구성하는 스트링 선택 트랜지스터들은 도 5의 그것들을 뒤집은 배열을 갖도록 형성될 수 있다. 다시 말해, 이 실시예에 따른 상기 제 1 스트링 선택 구조체는 도 5를 참조하여 설명된 실시예의 그것과 수직한 방향에서 거울 대칭성을 갖도록 구성될 수 있다. 하지만, 이 실시예에 따른 상기 제 1 스트링 선택 구조체가 이러한 배열에 한정되는 것은 아니다. 예를 들면, 이 실시예에 따른 상기 제 1 스트링 선택 구조체는 도 5를 참조하여 설명된 실시예의 그것과 동일하게 구성될 수도 있고, 도 5를 참조하여 설명된 실시예의 상기 제 1 스트링 선택 구조체는 이 실시예에 따른 그것과 동일하게 구성될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 10 및 도 11은 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 12는 도 9의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다. 도 9에 도시된 부분은 도 10 및 도 12에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9를 참조하면, 이 실시예에 따르면, 상기 수평 전극 구조체(HES)는 단층 구조로 배치되는 스트링 선택 라인들(SSL)을 포함할 수 있다. 이에 따라, 상기 제 1 및 제 2 단위 구조체들(S1, S2)은 각각 하나의 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 내부 커팅 영역(SLCR)의 바닥은 상기 스트링 선택 라인들(SSL)의 바닥면보다 낮게 형성될 수 있다. 이에 따라, 상기 내부 커팅 영역(SLCR)은 상기 스트링 선택 라인들(SSL)의 안쪽 측벽들을 정의할 수 있다. 예를 들면, 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 상기 스트링 선택 라인들(SSL)은 상기 내부 커팅 영역(SLCR)에 의해 수평적으로 이격될 수 있다. 이러한 차이점들을 제외하면, 이 실시예에 따른 상기 수평 전극 구조체(HES)는 도 3을 참조하여 설명된 실시예의 그것과 실질적으로 동일한 기술적 특징들을 갖도록 구성될 수 있다.
도 9과 더불어 도 10 및 도 11을 참조하면, 상기 수평 전극 구조체(HES)를 가로지르는 비트라인들(BL)이 제공된다. 상기 비트라인들(BL) 각각은 상기 기둥 그룹들(PG) 중의 상응하는 하나의 상부에 배치될 수 있다. 예를 들면, 상기 기둥 그룹들(PG) 각각은 상기 비트라인들(BL) 중의 상응하는 하나에 연결될 수 있다. 이 실시예에 따르면, 평면도의 관점에서 볼 때, 상기 기둥 그룹들(PG) 중의 적어도 하나는 상기 비트라인들(BL) 중의 복수의 것들과 중첩될 수 있다. 예를 들면, 도 10에 도시된 것처럼, 상기 제 1 기둥 그룹들(PG1) 각각의 상부에는 한 쌍의 비트라인들(이하, 제 1 비트라인들)이 배치되고, 상기 제 2 기둥 그룹들(PG2) 각각의 상부에는 하나의 비트라인(이하, 제 2 비트라인)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 비트라인들(BL) 각각 또는 일부의 폭은 상기 수직 패턴들(VP) 각각의 폭의 절반보다 작을 수 있다.
상기 제 1 비트라인들 중의 하나는 상기 제 1 기둥 그룹(PG1)의, 상기 내부 커팅 영역(SLCR)을 관통하는, 상기 중앙 패턴(VP2)에 연결될 수 있다. 이와 달리, 상기 제 1 비트라인들 중의 다른 하나는 상기 제 1 기둥 그룹(PG1)의, 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는, 한 쌍의 상기 수직 패턴들에 공통으로 연결될 수 있다. 유사하게, 상기 제 2 비트라인은 상기 제 2 기둥 그룹(PG2)의, 상기 제 1 및 제 2 단위 구조체들(S1, S2)를 관통하는, 한 쌍의 수직 패턴들에 공통으로 연결될 수 있다.
이러한 공통적 연결에도 불구하고, 상술한 것처럼, 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 상기 스트링 선택 라인들(SSL)은 상기 내부 커팅 영역(SLCR)에 의해 수평적으로 분리되기 때문에, 상기 비트라인들(BL) 중의 하나에 공통으로 연결된 한 쌍의 상기 수직 패턴들(VP)은 독립적으로 선택될 수 있다. 또한, 상기 중앙 패턴(VP2)과 이에 인접하는 상기 제 1 기둥 그룹(PG1)의 다른 수직 패턴은 서로 다른 제 1 비트라인들에 연결되기 때문에, 도 11에 도시된 것처럼, 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체가 이들과 상기 제 1 비트라인들 사이의 전기적 연결을 제어하기 위해 사용될 수 있다. 예를 들면, 상기 제 1 기둥 그룹들(PG1) 각각은, 상기 중앙 패턴(VP2)을 공유하는, 한 쌍의 제 2 스트링 선택 구조체들을 구성할 수 있다.
도 10을 다시 참조하면, 상기 플러그들(PLG)은 상기 제 2 기둥 그룹(PG2)에 대해 거울 대칭성을 갖도록 배열될 수 있다. 이에 더하여, 상기 플러그들(PLG)은 상기 내부 커팅 영역(SLCR)에 대해 거울 대칭성을 갖도록 배열될 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 플러그들(PLG)은 도 12에 도시된 것처럼, 상기 제 2 기둥 그룹(PG2)에 대해 병진적 대칭성을 갖도록 배열될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 14 및 도 15는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이고, 도 16 및 도 17은 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이고, 도 18 및 도 19는 도 13의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 13에 도시된 부분은 도 14, 도 16 및 도 18에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 13을 참조하면, 이 실시예에 따르면, 상기 수평 전극 구조체(HES)는 상기 내부 커팅 영역(SLCR)을 포함하지 않는 구조로서 제공될 수 있다. 예를 들면, 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 워드라인들(WL)과 실질적으로 동일한 평면 모양을 가질 수 있다. 하지만, 일부 실시예들에 따르면, 외부 배선과의 연결을 위한 구조에 있어서, 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 워드라인들(WL)과 다른 평면 모양을 가질 수도 있다. 예를 들면, 도 56 내지 도 63를 참조하여 설명될 것처럼, 상기 워드라인들(WL) 및 상기 스트링 선택 라인들(SSL1, SSL2)은 수직 단면 모양에 있어서 계단 형태의 구조를 갖도록 형성될 수 있다.
상기 내부 커팅 영역(SLCR)가 없기 때문에, 상기 수평 전극 구조체(HES)의 상기 스트링 선택 라인들(SSL1, SSL2)은 수평적으로는 분리되지 않고 수직적으로만 분리된다. 그럼에도 불구하고, 도 1 및 도 2를 참조하여 각각 설명된 상기 제 1 및 제 2 스트링 선택 구조체들 또는 이들의 조합된 구조의 사용은 상기 수직 패턴들(VP) 각각을 상기 비트 라인들 중의 상응하는 하나에 선택적으로 연결하는 것을 가능하게 한다.
예를 들면, 상기 제 2 기둥 그룹(PG2)을 구성하는 상기 수직 패턴들(VP4 및 VP5)은, 도 15 및 도 17에 도시된 것처럼, 상기 제 1 스트링 선택 구조체를 구성함으로써, 상술한 선택적 연결을 구현할 수 있다. 또는 상기 제 2 기둥 그룹(PG2)을 구성하는 상기 수직 패턴들(VP1, VP2, VP3)은, 도 19에 도시된 것처럼, 상기 제 2 스트링 선택 구조체를 구성함으로써 상술한 선택적 연결을 구현할 수 있다.
상기 제 1 기둥 그룹(PG2)의 경우, 도 15에 도시된 것처럼, 상기 수직 패턴들(VP) 중의 둘(VP1, VP3)은 상기 제 1 스트링 선택 구조체를 구성함으로써 상술한 선택적 연결을 구현할 수 있고, 상기 수직 패턴들(VP) 중의 나머지 하나(VP2)는 직렬로 연결된 한 쌍의 강화-모드 트랜지스터들(E)을 통해 상기 제 1 비트라인들 중의 상응하는 하나에 일의적으로(uniquely) 연결될 수 있다.
다른 실시예들에 따르면, 상기 제 1 기둥 그룹(PG2)의 경우, 도 17 및 도 19에 도시된 것처럼, 상기 수직 패턴들(VP) 중의 인접하는 둘(VP1, VP2)은 상기 제 1 스트링 선택 구조체를 구성함으로써 상술한 선택적 연결을 구현할 수 있고, 상기 수직 패턴들(VP) 중의 나머지 하나(VP3)는 직렬로 연결된 한 쌍의 강화-모드 트랜지스터들(E)을 통해 상기 제 1 비트라인들 중의 상응하는 하나에 일의적으로(uniquely) 연결될 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이고, 도 21 및 도 22는 도 20의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 20에 도시된 부분은 도 21에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 20을 참조하면, 이 실시예에 따르면, 상기 수평 전극 구조체(HES)는 상기 내부 커팅 영역(SLCR)을 포함하지 않는 구조로서 제공될 수 있다. 예를 들면, 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 워드라인들(WL)과 실질적으로 동일한 평면 모양을 가질 수 있다. 하지만, 일부 실시예들에 따르면, 외부 배선과의 연결을 위한 구조에 있어서, 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 워드라인들(WL)과 다른 평면 모양을 가질 수도 있다. 예를 들면, 도 56 내지 도 63를 참조하여 설명될 것처럼, 상기 워드라인들(WL) 및 상기 스트링 선택 라인들(SSL1, SSL2)은 수직 단면 모양에 있어서 계단 형태의 구조를 갖도록 형성될 수 있다.
이에 더하여, 이 실시예에 따르면, 상기 기둥 그룹들(PG) 각각을 구성하는 상기 수직 패턴들(VP)의 수는 4이고, 도 21에 도시된 것처럼, 상기 기둥 그룹들(PG) 각각의 상부에 제공되는 상기 비트라인들(BL)의 수는 2일 수 있다.
도 21 및 도 22에 도시된 것처럼, 상기 기둥 그룹들(PG) 각각에 있어서, 상기 비트라인들(BL) 각각은 상기 수직 패턴들(VP) 중의 한 쌍에 연결된다. 예를 들면, 상기 비트라인들(BL) 중의 하나는 상기 수직 패턴들(VP) 중의 홀수번째 것들(VP1, VP3)에 연결되고, 다른 하나는 상기 수직 패턴들(VP) 중의 짝수번째 것들(VP2, VP4)에 연결될 수 있다. 상기 수직 패턴들(VP) 중의 홀수번째 것들(VP1, VP3)은 도 1을 참조하여 설명된 상기 제 1 스트링 선택 구조체를 구성하고, 유사하게, 상기 수직 패턴들(VP) 중의 짝수번째 것들(VP2, VP4)은 도 2을 참조하여 설명된 상기 제 1 스트링 선택 구조체를 구성할 수 있다.
도시하지 않았지만, 변형된 실시예에 따르면, 상기 비트라인들(BL) 중의 하나는 상기 제 1 스트링 선택 구조체를 구성하는 상기 수직 패턴들(VP) 중의 첫번째 및 두번째 것들(VP1, VP2)에 연결되고, 유사하게, 다른 하나는 상기 제 1 스트링 선택 구조체를 구성하는 상기 수직 패턴들(VP) 중의 세번째 및 네번째 것들(VP3, VP4)에 연결될 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이고, 도 24 및 도 25는 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 26은 도 23의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도이다. 도 23에 도시된 부분은 도 24 및 도 26에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 23을 참조하면, 이 실시예에 따르면, 상기 수평 전극 구조체(HES)는 단층 구조로 배치되는 스트링 선택 라인들(SSL)을 포함할 수 있다. 이에 따라, 상기 제 1 및 제 2 단위 구조체들(S1, S2)은 각각 하나의 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 내부 커팅 영역(SLCR)의 바닥은 상기 스트링 선택 라인들(SSL)의 바닥면보다 낮게 형성될 수 있다. 이에 따라, 상기 내부 커팅 영역(SLCR)은 상기 스트링 선택 라인들(SSL)의 안쪽 측벽들을 정의할 수 있다. 예를 들면, 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 상기 스트링 선택 라인들(SSL)은 상기 내부 커팅 영역(SLCR)에 의해 수평적으로 이격될 수 있다.
이에 더하여, 이 실시예에 따르면, 상기 제 1 기둥 그룹들(PG1) 각각을 구성하는 상기 수직 패턴들(VP)의 수는 5이고, 상기 제 2 기둥 그룹들(PG2) 각각을 구성하는 상기 수직 패턴들(VP)의 수는 4이고, 도 24 및 도 26에 도시된 것처럼, 상기 기둥 그룹들(PG) 각각의 상부에 제공되는 상기 비트라인들(BL)의 수는 2일 수 있다.
도 24 및 도 25에 도시된 것처럼, 상기 제 1 기둥 그룹들(PG1) 각각에 있어서, 상기 제 1 비트라인들(BL) 중의 하나는 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 상기 수직 패턴들(VP) 중의 한 쌍(예를 들면, VP2 및 VP3)에 연결되고, 상기 제 1 비트라인들(BL) 중의 다른 하나는 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 상기 수직 패턴들(VP) 중의 다른 한 쌍(예를 들면, VP1, VP4) 및 상기 내부 커팅 영역(SLCR)을 지나는 상기 중앙 패턴(VPd)에 연결될 수 있다.
상기 제 2 기둥 그룹들(PG2) 각각에 있어서, 상기 제 2 비트라인들(BL) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 상기 수직 패턴들(VP) 중의 한 쌍에 연결된다. 예를 들면, 상기 제 2 비트라인들(BL) 중의 하나는 상기 수직 패턴들(VP) 중의 홀수번째 것들(VP1, VP3)에 연결되고, 다른 하나는 상기 수직 패턴들(VP) 중의 짝수번째 것들(VP2, VP4)에 연결될 수 있다.
도 26에 도시된 것처럼, 변형된 실시예에 따르면, 상기 제 2 비트라인들(BL) 중의 하나는 상기 제 2 스트링 선택 구조체를 구성하는 상기 수직 패턴들(VP) 중의 첫번째 및 네번째 것들(VP1, VP4)에 연결되고, 유사하게, 다른 하나는 상기 제 2 스트링 선택 구조체를 구성하는 상기 수직 패턴들(VP) 중의 두번째 및 세번째 것들(VP2, VP3)에 연결될 수 있다.
상기 제 1 및 제 2 기둥 그룹들(PG1, PG2) 각각에 있어서, 상기 제 1 단위 구조체(S1)을 관통하는 한 쌍의 상기 수직 패턴들(VP)(예를 들면, VP1 및 VP2)은 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체를 구성할 수 있다. 유사하게, 상기 제 2 단위 구조체(S2)을 관통하는 한 쌍의 상기 수직 패턴들(VP)(예를 들면, VP3 및 VP4)은 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체를 구성할 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 28 및 도 29는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 30 및 도 31은 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 다른 하나를 예시적으로 도시하는 평면도 및 회로도이다. 도 32, 도 33 및 도 34는 도 27의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 또 다른 하나를 예시적으로 도시하는 평면도들 및 회로도이고, 도 35 및 도 36은 각각 도 32 및 도 33의 3차원 반도체 장치를 구현하기 위한 배선 구조를 예시적으로 도시하는 단면도들이다. 도 27에 도시된 부분은 도 28, 도 30, 도 32 및 도 33에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 27을 참조하면, 이 실시예에 따르면, 상기 내부 커팅 영역(SLCR)은 상기 수평 전극 구조체(HES)을 관통하도록 형성될 수 있다. 상기 내부 커팅 영역(SLCR)의 이러한 구조에 의해, 상기 제 1 및 제 2 단위 구조체들(S1, S2)은 수평적으로 분리될 수 있다. 다시 말해, 상기 제 1 단위 구조체(S1)의 상기 워드라인들(WL)은 상기 제 2 단위 구조체(S2)의 그것들로부터 수평적으로 분리될 수 있다. 이에 더하여, 상기 내부 커팅 영역(SLCR)은 상기 중앙 패턴들(VP2)을 양분하도록 형성될 수 있다. 이에 따라, 상기 중앙 패턴들(VP2) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)에 각각 포함되는 두 부분들을 포함할 수 있다. 이러한 차이를 제외하면, 상기 수평 전극 구조체(HES)는 도 3을 참조하여 설명된 실시예의 그것과 실질적으로 동일한 기술적 특징들을 갖도록 구성될 수 있다. 또한, 상기 기둥 그룹들(PG) 역시 도 3을 참조하여 설명된 실시예의 그것들과 실질적으로 동일하게 배열될 수 있다.
도 28을 참조하면, 이 실시예에 따르면, 상기 제 1 기둥 그룹들(PG1) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 한 쌍의 상기 수직 패턴들(VP1, VP3) 및 상기 내부 커팅 영역(SLCR)에 의해 나누어진 두 부분을 갖는 상기 중앙 패턴(VP2)을 포함하고, 상기 제 2 기둥 그룹들(PG2) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 한 쌍의 상기 수직 패턴들(VP)을 포함할 수 있다. 상기 기둥 그룹들(PG) 각각의 상부에 제공되는 상기 비트라인들(BL)의 수는 1일 수 있다.
도 29를 참조하면, 상기 제 1 기둥 그룹들(PG1)은 상기 제 1 및 제 2 단위 구조체들(S1, S2) 각각에서 상기 제 1 스트링 선택 구조체를 형성하도록 구성될 수 있다. 상기 중앙 패턴(VP2)이 상기 제 1 및 제 2 단위 구조체들(S1, S2)에 의해 공유되기 때문에, 상기 제 1 및 제 2 단위 구조체들(S1, S2)의 상기 제 1 스트링 선택 구조체들은 상기 내부 커팅 영역(SLCR)에 대해 거울 대칭성을 갖도록 구성될 수 있다.
도 30을 참조하면, 이 실시예에 따르면, 상기 제 1 기둥 그룹들(PG1) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 한 쌍의 상기 수직 패턴들(VP1, VP3) 및 상기 내부 커팅 영역(SLCR)에 의해 나누어진 두 부분을 갖는 상기 중앙 패턴(VP2)을 포함하고, 상기 제 2 기둥 그룹들(PG2) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 각각 관통하는 한 쌍의 상기 수직 패턴들(VP)을 포함할 수 있다. 상기 제 1 기둥 그룹들(PG1) 각각의 상부에 제공되는 상기 비트라인들(BL)의 수는 2이고, 상기 제 2 기둥 그룹들(PG2) 각각의 상부에 제공되는 상기 비트라인들(BL)의 수는 1일 수 있다.
도 30 및 도 31을 참조하면, 상기 중앙 패턴(VP2)의 두 부분들은 그들 상부에 배치된 한 쌍의 비트라인들에 각각 연결될 수 있다. 또한, 상기 제 1 기둥 그룹들(PG1) 각각에 있어서, 상기 제 1 및 제 2 단위 구조체들(S1, S2) 각각을 관통하는 상기 수직 패턴들(VP1, VP3)은 상기 서로 다른 비트라인들에 각각 연결될 수 있다. 이에 따라, 상기 제 1 기둥 그룹들(PG1) 각각의 상부에 배치된 상기 비트라인들(BL) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)를 각각 관통하는 한 쌍의 수직 패턴들을 연결할 수 있다.
이 실시예에 따르면, 상기 비트라인들(BL) 각각은 한 쌍의 상기 수직 패턴들(VP)을 연결하지만, 이들은 서로 분리된 상기 제 1 및 제 2 단위 구조체들(S1, S2)를 각각 관통한다. 이에 따라, 상기 제 1 기둥 그룹들(PG1) 각각은 도 31에 도시된 것처럼 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체를 형성하도록 구성될 수 있다.
다른 실시예들에 따르면, 도 32 내지 도 34에 도시된 것처럼, 상기 중앙 패턴들(VP2) 각각을 구성하는 두 부분들은 상기 비트라인들(BL) 중의 하나에 공통으로 연결될 수 있다. 상기 제 1 기둥 그룹들(PG1) 각각에 있어서, 그것의 상부에 배치되는 한 쌍의 비트라인들 중의 하나는 상기 제 1 및 제 2 단위 구조체들(S1, S2)를 각각 관통하는 한 쌍의 수직 패턴들(VP1, VP3)을 공통으로 연결하고, 다른 하나는 상기 중앙 패턴(VP2)의 상기 두 부분들을 공통으로 연결할 수 있다. 예를 들면, 도 32 및 도 35에 예시적으로 도시된 것처럼, 상기 중앙 패턴(VP2)의 상기 두 부분들은 하나의 플러그(PLG)를 통해 상기 비트라인들(BL) 중의 하나에 공통으로 연결될 수 있다. 이때, 상기 중앙 패턴(VP2)의 상기 두 부분들은 상기 내부 커팅 영역(SLCR)을 가로지르는 상부 도전 영역(n+)을 통해 서로 연결될 수 있다. 또는, 도 33 및 도 36에 예시적으로 도시된 것처럼, 상기 중앙 패턴(VP2)의 상기 두 부분들은 한 쌍의 플러그들(PLG)을 통해 상기 비트라인들(BL) 중의 하나에 공통으로 연결될 수 있다. 이때, 상기 중앙 패턴(VP2)의 상기 두 부분들은 상기 내부 커팅 영역(SLCR)에 의해 서로 분리된 상부 도전 영역들(n+)을 구비할 수 있다.
도 37 및 도 38은 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이고, 도 39 및 도 40은 본 발명의 변형된 다른 실시예에 따른 3차원 반도체 장치를 예시적으로 도시하는 회로도 및 사시도이다. 이들 변형된 실시예들에 따른 3차원 반도체 장치들은, 접지 선택 라인들 또는 접지 선택 트랜지스터와 관련된 기술적 차이를 제외하면, 도 34를 참조하여 설명된 실시예의 그것과 실질적으로 동일하게 구성될 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다. 이에 더하여, 여기에서 설명되는 상기 접지 선택 라인들 또는 접지 선택 트랜지스터와 관련된 기술적 특징들은 앞서 설명된 또는 뒤에서 설명될 본 발명의 실시예들에 적용될 수 있다.
도 37 및 도 38에 도시된 것처럼, 상기 내부 커팅 영역(SLCR)은 상기 수평 전극 구조체(HES)의 상기 워드라인들(WL)을 관통하지만, 상기 접지 선택 라인들(GSL1, GSL2)을 관통하지는 않도록 형성될 수 있다. 다시 말해, 상기 제 1 단위 구조체(S1)의 상기 워드라인들(WL)은 상기 제 2 단위 구조체(S2)의 그것들로부터 수평적으로 분리되지만, 상기 제 1 단위 구조체(S1)의 상기 접지 선택 라인들(GSL1, GSL2)은 상기 제 2 단위 구조체(S2)의 그것들로부터 분리되지 않을 수 있다.
도 39 및 도 40에 도시된 것처럼, 상기 내부 커팅 영역(SLCR)은 상기 수평 전극 구조체(HES)의 상기 워드라인들(WL)을 관통할 수 있다. 하지만, 상기 내부 커팅 영역(SLCR)은 상기 접지 선택 라인들 중의 상부층(GSL1)을 관통하고 하부층(GSL2)을 관통하지는 않도록 형성될 수 있다. 다시 말해, 상기 제 1 단위 구조체(S1)의 상기 워드라인들(WL)은 상기 제 2 단위 구조체(S2)의 그것들로부터 수평적으로 분리되고, 상기 제 1 단위 구조체(S1)의 상기 접지 선택 라인들 중의 상기 상부층(GSL1)은 상기 제 2 단위 구조체(S2)의 그것로부터 분리되고, 상기 제 1 단위 구조체(S1)의 상기 접지 선택 라인들 중의 상기 하부층(GSL2)은 상기 제 2 단위 구조체(S2)의 그것로부터 분리되지 않을 수 있다.
도 41은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 42는 도 41의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다. 도 41에 도시된 부분은 도 42에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 41 및 도 42를 참조하면, 이 실시예에 따르면, 상기 외부 커팅 영역들(WLCR)은 상기 제 1 기둥 그룹들(PG1)의 가장 바깥쪽 것들(예를 들면, VP1, VP3)을 노출시키도록 형성될 수 있다. 예를 들면, 도 41에 예시적으로 도시된 것처럼, 상기 제 1 및 제 2 단위 구조체들(S1, S2) 각각은 그것의 중앙에 대해 실질적으로 거울 대칭성을 갖도록 형성될 수 있다. 상기 외부 커팅 영역들(WLCR)의 이러한 구조에서의 차이를 제외하면, 이 실시예에 따른 3차원 반도체 장치는 도 27 내지 도 29를 참조하여 설명된 실시예의 그것과 실질적으로 동일하게 구성될 수 있다. 하지만, 상술한 본 발명의 다른 실시예들 역시 상기 외부 커팅 영역들(WLCR)의 이러한 구조적 특징을 갖도록 변형될 수 있으며, 이러한 변형은 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 구현될 수 있으므로 이에 대한 설명은 생략한다.
도 43은 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 구조를 예시적으로 도시하는 사시도이다. 도 44는 도 43의 3차원 반도체 장치에 적용될 수 있는 스트링 선택 구조체들 중의 하나를 예시적으로 도시하는 평면도이다. 도 43에 도시된 부분은 도 44에서 점선 99에 의해 표시된 부분들일 수 있다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 43 및 도 44를 참조하면, 이 실시예에 따르면, 상기 제 1 기둥 그룹들(PG1)은 도 30 및 도 31을 참조하여 설명된 실시예의 그것과 실질적으로 동일하게 구성될 수 있다. 예를 들면, 이 실시예에 따르면, 상기 제 1 기둥 그룹들(PG1) 각각의 상부에는 한 쌍의 제 1 비트라인들(BL)이 배치되고, 상기 제 1 기둥 그룹들(PG1)은 한 쌍의 상기 제 2 스트링 선택 구조체들을 형성하도록 구성될 수 있다.
이 실시예에 따르면, 상기 제 2 기둥 그룹들(PG2) 각각은 4개의 수직 패턴들을 포함하고, 상기 외부 커팅 영역들(WLCR)은 상기 제 2 기둥 그룹들(PG2)의 가장 바깥쪽 것들을 노출시키도록 형성될 수 있다. 상기 외부 커팅 영역들(WLCR)의 이러한 구조에서의 차이를 제외하면, 이 실시예에 따른 상기 제 2 기둥 그룹들(PG2)은 도 23 및 도 24를 참조하여 설명된 실시예의 그것과 실질적으로 동일하게 구성될 수 있다. 하지만, 상술한 본 발명의 다른 실시예들 역시 상기 외부 커팅 영역들(WLCR)의 이러한 구조적 특징을 갖도록 변형될 수 있으며, 이러한 변형은 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 구현될 수 있으므로 이에 대한 설명은 생략한다.
지금까지, 도 1 및 도 2를 참조하여 설명된 상기 제 1 및 제 2 스트링 선택 구조체들 각각 또는 이들의 조합된 구조를 포함하는 3차원 반도체 장치들의 몇가지 예들이 도 3 내지 도 44를 참조하여 설명되었다. 하지만, 본 발명의 실시예들이 위에서 설명된 예들에 한정되는 것은 아니며, 여기에서 설명되지 않은 다양한 변형예들로서 구현될 수 있을 것이다. 이러한 변형예들은, 상술한 예들에 기초하여, 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 구현될 수 있으므로 이에 대한 설명은 생략한다.
일부 실시예들에 따르면, 본 발명은 3차원 전하트랩형 낸드 플래시 메모리 장치를 구현하는데 응용될 수 있다. 예를 들면, 상기 수평 전극 구조체(HES)는, 도 45 내지 도 48에 도시된 것처럼, 층간절연막(ILD)에 의해 수직하게 분리된 상기 수평 패턴들(HP)을 포함할 수 있으며, 상기 수직 패턴들(VP) 각각 및 상기 수평 패턴들 각각(HP)은 아래 도 45 내지 도 48을 참조하여 설명될 단위 메모리 셀들 중의 하나를 구성할 수 있다.
본 발명이 3차원 전하트랩형 낸드 플래시 메모리 장치는 3차원적으로 배열된 메모리 셀들을 구비할 수 있다. 상기 메모리 셀들 각각에서, 상기 수직 패턴(VP)은 채널 영역으로 사용되는 반도체 패턴(SP)을 포함하고, 상기 수평 패턴(HP)은 게이트 전극으로 사용되는 수평 전극(HE)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 수직 패턴(VP)은 상기 반도체 패턴(SP) 내에 삽입되는 수직 절연막(VI)을 더 포함할 수 있다. 이에 더하여, 상기 메모리 셀들 각각은 메모리 요소로서 사용되는 터널 절연막(TL), 전하 저장막(CL) 및 블록킹 절연막(BK)을 더 포함할 수 있다.
일부 실시예들에 따르면, 도 45에 도시된 것처럼, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수직 패턴(VP)을 구성하고, 다른 실시예들에 따르면, 도 48에 도시된 것처럼, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 또 다른 실시예들에 따르면, 도 46에 도시된 것처럼, 상기 터널 절연막(TL) 및 상기 전하 저장막(CL)은 상기 수직 패턴(VP)을 구성하고 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 또 다른 실시예들에 따르면, 도 47에 도시된 것처럼, 상기 터널 절연막(TL)은 상기 수직 패턴(VP)을 구성하고, 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 하지만, 본 발명의 실시예들이 도 45 내지 도 48에 예시적으로 도시된 예들에 한정되는 것은 아니다. 예를 들면, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK) 각각은 다층막 구조일 수 있다. 이에 더하여, 상기 다층막 구조는 상기 수직 패턴(VP) 및 상기 수평 패턴(HP)에 각각 포함되는 막들을 포함하도록 구성될 수 있다.
물질의 종류 및 형성 방법에 있어서, 상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블록킹 절연막(BK)은 서로 다른 물질로 형성되는 제 1 및 제 2 블록킹 절연막들을 포함할 수 있다. 상기 제 1 및 제 2 블록킹 절연막들 중의 하나는 상기 터널 절연막(TL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 상기 제 1 및 제 2 블록킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막은 상기 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 49 및 도 50은 본 발명의 일부 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다. 보다 구체적으로, 도 49 및 도 50은 도 6 내지 도 8을 참조하여 설명된 3차원 어레이 구조를 갖는 3차원 낸드 플래시 메모리 장치에 적용될 수 있는 프로그램 및 읽기 동작들을 예시적으로 도시한다.
도 6 내지 도 8을 참조하여 설명된 반도체 장치에 있어서, 상기 제 1 기둥 그룹들(PG1)은 한 쌍의 상기 제 1 스트링 선택 구조체들을 포함하도록 구성된다. 따라서, 상기 제 1 기둥 그룹들(PG1)을 구성하는 상기 수직 패턴들(VP1, VP2, VP3) 각각은 도 1 및 표 1을 참조하여 설명된 전압 조건을 이용하여 선택적으로 상기 비트 라인(BL)에 전기적으로 연결될 수 있다. 이에 따라, 도 49 및 도 50에 예시적으로 보여진 것처럼, 상기 제 1 스트링 선택 구조체들을 이용하는 상기 선택적 연결 방법은 도 6 내지 도 8을 참조하여 설명된 반도체 장치의 상기 제 1 기둥 그룹들(PG1)에 대한 프로그램 및 읽기 동작을 위해 응용될 수 있다.
도 51 및 도 52는 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 장치의 동작 방법을 예시적으로 보여주는 표들이다. 보다 구체적으로, 도 51 및 도 52는 도 9 내지 도 11을 참조하여 설명된 3차원 어레이 구조를 갖는 3차원 낸드 플래시 메모리 장치에 적용될 수 있는 프로그램 및 읽기 동작들을 예시적으로 도시한다.
도 9 내지 도 11을 참조하여 설명된 반도체 장치에 있어서, 상기 제 1 기둥 그룹들(PG1)은 한 쌍의 상기 제 2 스트링 선택 구조체들을 포함하도록 구성된다. 따라서, 상기 제 1 기둥 그룹들(PG1)을 구성하는 상기 수직 패턴들(VP1, VP2, VP3) 각각은 도 2를 참조하여 설명된 전압 조건을 이용하여 선택적으로 상기 비트 라인(BL)에 전기적으로 연결될 수 있다. 이에 따라, 도 51 및 도 52에 예시적으로 보여진 것처럼, 상기 제 2 스트링 선택 구조체들을 이용하는 상기 선택적 연결 방법은 도 9 내지 도 11을 참조하여 설명된 반도체 장치의 상기 제 1 기둥 그룹들(PG1)에 대한 프로그램 및 읽기 동작을 위해 응용될 수 있다.
도 53 및 도 54는 본 발명의 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 평면도들이다.
일부 변형된 실시예에 따르면, 상기 기둥 그룹들(PG) 각각의 상기 수직 패턴들(VP1-VP4)은 지그재그한 방식으로 배열될 수 있다. 예를 들면, 도 53에 도시된 것처럼, 상기 제 1 및 제 3 수직 패턴들(VP1, VP3)은, 상기 비트라인(BL)의 진행 방향에 수직한 방향을 따라, 상기 제 2 및 제 4 수직 패턴들(VP2, VP4)로부터 소정의 거리(d)만큼 쉬프트된 위치에 배열될 수 있다. 이러한 지그재그한 배열은 상기 비트라인(BL), 상기 플러그(PLG) 및 상기 수직 패턴들(VP1-VP4) 사이의 연결에서의 기술적 어려움을 줄일 수 있다.
다른 변형된 실시예에 따르면, 상기 플러그(PLG)는 상기 비트라인(BL)과의 접촉 면적 또는 상기 수직 패턴(VP1-VP4)과의 접촉 면적을 증가시킬 수 있는 모양을 갖도록 형성될 수 있다. 예를 들면, 도 54에 도시된 것처럼, 상기 플러그(PLG)는 상기 비트라인(BL)의 진행 방향을 따라 확장되어 실질적으로 타원 형태의 평면 모양을 가질 수 있다.
도 55는 본 발명의 다른 변형된 실시예들에 따른 3차원 반도체 장치의 일부를 도시하는 단면도이다.
도 55를 참조하면, 상기 비트라인들(BL)은 하부 비트라인들(BL_L) 및 상기 하부 비트라인들(BL_L) 상에 배치되는 상부 비트라인들(BL_U)을 포함할 수 있다. 예를 들면, 평면적인 측면에서 볼 때, 상기 하부 비트라인들(BL_L) 및 상기 상부 비트라인들(BL_U)은 교대로 배열될 수 있다.
상기 하부 비트라인들(BL_L) 각각은 제 1 플러그들(PLG1)을 이용하여 상기 수직 패턴들(VP)에 전기적으로 연결되고, 상기 상부 비트라인들(BL_U) 각각은 제 2 플러그들(PLG2)을 이용하여 상기 수직 패턴들(VP)에 전기적으로 연결될 수 있다. 상기 제 2 플러그들(PLG2) 각각은 상기 제 1 플러그들(PLG1)보다 길 수 있다. 상기 제 2 플러그들(PLG2) 각각은 상기 하부 비트라인들(BL_L) 사이를 가로질러 상기 수직 패턴들(VP) 중의 상응하는 하나에 연결될 수 있다. 상기 제 2 플러그들(PLG2)과 상기 하부 비트라인들(BL_L) 사이의 전기적 절연을 위해, 상기 하부 비트라인들(BL_L)의 측벽들에는 절연성 스페이서들(SPC)이 더 배치될 수 있다.
이 실시예에 따르면, 상기 하부 비트라인들(BL_L)과 상기 상부 비트라인들(BL_U)이 서로 다른 높이에 위치하기 때문에, 상기 비트라인들(BL) 각각은 증가된 폭을 가질 수 있고 이들은 증가된 수평적 거리를 가지고 배열될 수 있다.
상기 수평 전극 구조체(HES)는 수직 단면 모양에 있어서 계단 형태의 구조를 갖도록 형성될 수 있다. 예를 들면, 상기 수평 전극 구조체(HES)는, 그것의 폭 또는 면적이 위쪽으로 갈수록 감소하도록 형성된, 복수의 수평 라인들(HL1-HL9)을 포함할 수 있다.
일부 실시예들에 따르면, 도 56 및 도 57에 도시된 것처럼, 상기 수평 라인들의 일부(HL2, HL6)는 다른 것들(HL1, HL3-HL5, HL7-HL9)과 다른 물질로 형성될 수 있다.
다른 실시예들에 따르면, 도 58 및 도 59에 도시된 것처럼, 상기 수평 라인들의 일부(HL2, HL6)는 다른 것들(HL1, HL3-HL5, HL7-HL9)과 다른 측벽 각도를 갖도록 형성될 수 있다. 예를 들면, 상기 수평 라인들의 일부(HL2, HL6)는 경사진 측벽들(SSW)를 갖고, 다른 것들(HL1, HL3-HL5, HL7-HL9)은 실질적으로 수직한 측벽들을 가질 수 있다.
상기 수평 전극 구조체(HES)는 상기 수평 라인들(HL1-HL9)이, 그것의 상부층으로부터 수평적으로 돌출되는, 영역들(이하, 패드 영역들)을 갖는 결과로서, 상기 계단 형태의 구조를 가질 수 있다. 본 발명의 또 다른 실시예들에 따르면, 도 60 및 도 61에 도시된 것처럼, 상기 수평 라인들(HL1-HL9)은 상기 패드 영역들이 넓은 것들(HL2, HL5, HL8)로 구성되는 제 1 그룹 및 상기 패드 영역들이 좁은 것들(HL3, HL4, HL6, HL7, HL9)로 구성되는 제 2 그룹으로 구분될 수 있다. 이와 달리, 도 62 및 도 63에 도시된 것처럼, 상기 수평 라인들(HL1-HL9)은 상기 패드 영역들의 폭에 따른 분류 아래에서 적어도 3개 이상의 그룹들로 분류될 수 있다.
도 64 내지 도 66은 본 발명의 또다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 64 내지 도 66을 참조하면, 이 실시예에 따르면, 상기 한 쌍의 외부 커팅 영역들(WLCR) 사이에는 상기 수평 전극 구조체(HES)가 제공된다. 상기 수직 패턴들(VP) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2) 중의 상응하는 하나를 관통하고, 상기 수직 패턴들(VP) 각각의 상부에는 한 쌍의 상기 비트라인들(BL)이 배치된다. 이 실시예들에 따르면, 상기 비트라인들(BL)과 상기 수직 패턴들(VP)은 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체를 구성할 수 있다. 예를 들면, 이 실시예들에 따르면, 상기 비트라인들(BL) 각각은 상기 제 1 및 제 2 단위 구조체들(S1, S2)을 관통하는 상기 수직 패턴들(VP) 중의 상응하는 하나에 연결될 수 있다.
도 64 및 도 65에 도시된 것처럼, 상기 수평 전극 구조체(HES)는 상기 내부 커팅 영역(SLCR)에 의해 구분된 상기 제 1 단위 구조체(S1) 및 상기 제 2 단위 구조체(S2)를 포함할 수 있다. 일부 실시예들에 따르면, 도 65에 도시된 것처럼, 상기 내부 커팅 영역(SLCR) 상에는 상기 중앙 패턴(VPd)이 제공될 수 있지만, 도 64에서와 같이, 상기 중앙 패턴(VPd)은 생략될 수도 있다. 이에 더하여, 도 66에 도시된 것처럼, 상기 수평 전극 구조체(HES)는 상기 내부 커팅 영역(SLCR)을 포함하지 않는 구조로 제공될 수 있다. 이 경우, 상기 수평 전극 구조체(HES), 상기 수직 패턴들(VP) 및 상기 비트라인들(BL)은, 도 26을 참조하여 설명된 구조에서, 상기 제 1 및 제 2 단위 구조체들(S1, S2) 각각의 상응하는 요소들과 실질적으로 유사한 구조를 가질 수 있다. 상기 내부 커팅 영역(SLCR)은 도 9, 도 38, 도 39, 또는 도 43을 참조하여 설명된 구조들 중의 어느 하나와 실질적으로 동일한 기술적 특징을 갖도록 구성될 수 있다.
도 67 및 도 68는 본 발명의 또 다른 변형된 실시예들에 따른 3차원 반도체 장치를 도시하는 평면도들이다. 설명의 간결함을 위해, 앞선 실시예들에서 설명된 것과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 67 및 도 68을 참조하면, 상기 수평 전극 구조체(HES)의 상기 제 1 단위 구조체(S1) 및 상기 제 2 단위 구조체(S2)은 도 66을 참조하여 설명된 구조를 갖도록 형성될 수 있다. 즉, 이 실시예들에 따르면, 상기 제 1 단위 구조체(S1) 및 상기 제 2 단위 구조체(S2) 각각에서, 상기 수평 전극 구조체(HES), 상기 수직 패턴들(VP) 및 상기 비트라인들(BL)은 도 2를 참조하여 설명된 상기 제 2 스트링 선택 구조체를 구성할 수 있다. 일부 실시예들에 따르면, 도 67에 도시된 것처럼, 상기 내부 커팅 영역(SLCR) 상에는 상기 중앙 패턴(VPd)이 제공될 수 있지만, 도 68에서와 같이, 상기 중앙 패턴(VPd)은 생략될 수도 있다. 이들 실시예들에서, 상기 내부 커팅 영역(SLCR)은 도 9, 도 38, 도 39, 또는 도 43을 참조하여 설명된 구조들 중의 어느 하나와 실질적으로 동일한 기술적 특징을 갖도록 구성될 수 있다.
도 69 및 도 70은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 69을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 70을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (20)
- 제 1 방향으로 연장되는 선택 라인;
상기 선택 라인을 상기 제 1 방향과 교차하는 제 2 방향으로 가로지르는 제 1 및 제 2 상부 라인들; 및
상기 제 1 및 제 2 방향들에 대해 수직한 제 3 방향으로 상기 선택 라인을 가로지르면서 상기 제 1 및 제 2 상부 라인들에 각각 연결되는 제 1 및 제 2 수직 패턴들을 포함하되,
상기 제 1 및 제 2 수직 패턴들 각각은, 평면도의 관점에서 볼 때, 상기 제 1 및 제 2 상부 라인들 모두와 중첩되도록 배치되는 3차원 반도체 장치. - 청구항 1에 있어서,
상기 제 1 및 제 2 수직 패턴들은 상기 제 1 및 제 2 상부 라인들의 진행 방향을 따라 배열되는 3차원 반도체 장치. - 청구항 1에 있어서,
상기 제 1 및 제 2 상부 라인들 각각의 폭은 상기 제 1 및 제 2 수직 패턴들 각각의 폭의 절반보다 작은 3차원 반도체 장치. - 청구항 1에 있어서,
상기 제 1 및 제 2 상부 라인들과 상기 제 1 및 제 2 수직 패턴들 사이에 개재되는 플러그들을 더 포함하되,
상기 플러그들은 상기 제 1 및 제 2 상부 라인들 각각을 상기 제 1 및 제 2 수직 패턴들 중의 상응하는 하나에 연결하도록 배치되는 3차원 반도체 장치. - 청구항 4에 있어서,
상기 제 1 및 제 2 수직 패턴들은, 상기 선택 라인을 그들의 게이트 전극으로 공유하는, 한 쌍의 선택 트랜지스터들을 구성하는 3차원 반도체 장치. - 청구항 1에 있어서,
상기 제 1 및 제 2 수직 패턴들 각각의 상부에 위치하는 상부 라인들의 수는 적어도 2인 3차원 반도체 장치. - 차례로 적층된 제 1 선택 라인 및 제 2 선택 라인;
상기 제 1 및 제 2 선택 라인들을 수평하게 가로지르는 상부 라인; 및
상기 제 1 및 제 2 선택 라인들을 수직하게 가로지르면서 상기 상부 라인에 공통으로 연결되는, 제 1 및 제 2 수직 패턴들을 포함하되,
상기 제 1 및 제 2 수직 패턴들 각각은, 서로 다른 제 1 및 제 2 문턱 전압들을 가지면서 직렬로 연결된 제 1 및 제 2 선택 트랜지스터들을 구성하되,
상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 각각 상기 제 1 및 제 2 선택 라인들에 의해 제어되도록 구성되는 3차원 반도체 장치. - 삭제
- 청구항 7에 있어서,
상기 제 1 및 제 2 선택 라인들을 수평하게 가로지르는 추가적인 상부 라인; 및
상기 제 1 및 제 2 선택 라인들을 수직하게 가로지르면서 상기 추가적인 상부 라인에 공통으로 연결되는 제 3 수직 패턴을 더 포함하되,
상기 제 1 내지 제 3 수직 패턴들 각각은, 평면도의 관점에서 볼 때, 상기 상부 라인 및 상기 추가적인 상부 라인 모두와 중첩되도록 배치되는 3차원 반도체 장치. - 청구항 7에 있어서,
상기 제 1 및 제 2 선택 트랜지스터들은 모두 동일한 도전형을 갖는 모오스 전계 효과 트랜지스터들이고,
상기 제 1 문턱 전압은 상기 제 2 문턱 전압보다 낮은 3차원 반도체 장치. - 삭제
- 삭제
- 삭제
- 그 각각은 차례로 적층된 제 1 선택 라인 및 제 2 선택 라인 그리고 이들을 관통하는 제 1 수직 패턴 및 제 2 수직 패턴을 포함하는, 단위 구조체들; 및
상기 제 1 및 제 2 선택 라인들을 가로지르면서 상기 단위 구조체들 상에 배치되는 상부 라인들을 포함하고,
상기 단위 구조체들 각각에 있어서, 상기 제 1 및 제 2 수직 패턴들은 상기 상부 라인들 중의 하나에 공통으로 연결되고, 그 각각은 서로 다른 제 1 및 제 2 문턱 전압들을 가지면서 직렬로 연결된 제 1 및 제 2 선택 트랜지스터들을 구성하되, 상기 제 1 및 제 2 수직 패턴들의 상기 제 1 선택 트랜지스터들은 각각 상기 제 1 및 제 2 선택 라인들에 의해 제어되도록 구성되는 3차원 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |