KR102532427B1 - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 메모리 소자는 기판 상에 적층된 워드 라인들 및 수평적으로 서로 이격된 제 1 및 제 2 스트링 선택 라인들을 포함하는 적층 구조체들, 상기 적층 구조체들을 관통하는 수직 기둥들, 제 1 방향으로 연장하며, 상기 제 1 방향에 교차하는 제 2 방향을 따라 반복적으로 배열되는 제 1 및 제 2 비트 라인들을 포함하되, 상기 수직 기둥들 각각은, 평면적 관점에서, 상기 제 2 방향으로 인접하는 적어도 두 개의 상기 제 1 비트 라인들과 상기 적어도 두 개의 제 1 비트 라인들 사이에 배치되는 적어도 하나의 상기 제 1 비트라인과 중첩되고, 상기 제 2 방향으로 따라 배열된 상기 수직 기둥들 각각의 중심으로부터 상기 제 1 비트 라인들 중 어느 하나 사이의 최소거리는 상기 수직 기둥의 상기 중심으로부터 상기 제 1 비트 라인들 중 다른 하나 사이의 최소 거리와 다를 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 기판 상에 적층된 워드 라인들 및 수평적으로 서로 이격된 제 1 및 제 2 스트링 선택 라인들을 포함하는 적층 구조체들, 상기 적층 구조체들을 관통하는 수직 기둥들, 제 1 방향으로 연장하며, 상기 제 1 방향에 교차하는 제 2 방향을 따라 반복적으로 배열되는 제 1 및 제 2 비트 라인들을 포함하되, 상기 수직 기둥들 각각은, 평면적 관점에서, 상기 제 2 방향으로 인접하는 적어도 두 개의 상기 제 1 비트 라인들과 상기 적어도 두 개의 제 1 비트 라인들 사이에 배치되는 적어도 하나의 상기 제 1 비트라인과 중첩되고, 상기 제 2 방향으로 따라 배열된 상기 수직 기둥들 각각의 중심으로부터 상기 제 1 비트 라인들 중 어느 하나 사이의 최소거리는 상기 수직 기둥의 상기 중심으로부터 상기 제 1 비트 라인들 중 다른 하나 사이의 최소 거리와 다를 수 있다.
상기 제 2 방향으로 연장되며, 상기 적층 구조체들 사이에 배치되는 제 1 분리 구조체; 및 상기 제 2 방향으로 연장되며, 상기 제 1 및 제 2 스트링 선택 라인들 사이에 배치되는 제 2 분리 구조체를 더 포함할 수 있다.
상기 수직 기둥들은 상기 적층 구조체들을 관통하되, 상기 제 1 스트링 선택 라인과 결합되는 제 1 수직 기둥들 및 상기 제 1 및 제 2 적층 구조체들을 관통하되, 상기 제 2 스트링 선택 라인과 결합되는 제 2 수직 기둥들을 포함하되,
상기 반도체 메모리 소자는 상기 제 1 분리 구조체를 가로지르며, 한 쌍의 하나의 제 1 수직 기둥 및 하나의 제 2 수직 기둥과 제 1 보조 배선들 및 상기 제 2 분리 구조체를 가로지르며, 한 쌍의 하나의 제 1 수직 기둥 및 하나의 제 2 수직 기둥과 연결하는 제 2 보조 배선들을 더 포함할 수 있다.
상기 제 1 비트 라인들 각각은 상기 제 2 방향으로 배열된 상기 제 1 보조 배선들과 연결되고, 상기 제 2 비트 라인들 각각은 상기 제 2 방향으로 배열된 상기 제 2 보조 배선들과 연결될 수 있다.
상기 제 1 보조 배선들은 상기 제 2 방향으로 돌출되며, 제 1 분리 구조체와 중첩되는 제 1 돌출부들을 갖고, 상기 제 2 보조 배선들은 상기 제 2 분리 구조체들과 중첩되는 제 2 돌출부들을 갖되, 상기 제 1 돌출부들 및 상기 제 2 돌출부들은 서로 반대 방향으로 돌출될 수 있다.
상기 제 1 보조 배선들 각각은 상기 제 1 및 제 2 수직 기둥들의 각각 상에 배치되는 제 1 브릿지부들 및 상기 1 브릿지부들 사이에 배치되고, 상기 제 2 방향으로 돌출하는 제 1 돌출부를 포함하고, 상기 제 2 보조 배선들 각각은 상기 제 1 및 제 2 수직 기둥들의 각각 상에 배치되는 제 2 브릿지부들 및 상기 제 2 브릿지부들 사이에 배치되고, 상기 제 1 돌출부의 돌출 방향의 반대 방향으로 돌출하는 제 2 돌출부를 포함하되, 상기 제 1 브릿지부들과 상기 제 1 돌출부가 이루는 제 1 각도는 상기 제 2 브릿지부들과 상기 제 2 돌출부가 이루는 제 2 각도와 다를 수 있다.
상기 제 1 각도는 상기 제 2 각도 보다 클 수 있다.
상기 제 1 및 제 2 스트링 선택 라인들 사이에서 상기 적층 구조체들을 관통하는 더미 수직 기둥들을 더 포함할 수 있다.
상기 수직 기둥들의 상부들에 각각 배치되는 하부 콘택을 더 포함하되, 상기 수직 기둥의 상기 중심은 상기 하부 콘택의 중심과 일치할 수 있다.
상기 제 2 비트 라인은 상기 제 2 비트 라인을 제 2 방향으로 선대칭하는 대칭축을 갖되, 제 2 비트 라인의 대칭축은 상기 수직 기둥의 상기 중심으로부터 이격될 수 있다.
본 발명의 실시예에 따르면, 워드 라인들을 수평적으로 분리하는 분리 구조체를 가로지르는 보조 배선의 휘어진 정도를 완화시켜, 보조 배선을 패터닝하는 공정 시 보조 배선이 끊어지는 문제점을 방지할 수 있다. 따라서, 반도체 소자의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5a는 도 3의 A 부분을 확대한 확대도이다.
도 5b는 도 3의 A 부분을 확대한 확대도이다.
도 6은 본 발명의 실시예에 따른 비트 라인들과 제 1 및 제 2 보조 배선들을 구체적으로 설명하기 위한 평면도이다.
도 7a 및 도 7b는 각각 본 발명의 실시예에 따른 제 1 및 제 2 보조 배선들을 구체적으로 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예에 따른 제 1 및 제 2 수직 기둥들과 비트 라인들 간의 배치 관계를 구체적으로 설명하기 위한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 10a 내지 도 14a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 10b 내지 도 14b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10c 내지 도 14c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5a는 도 3의 A 부분을 확대한 확대도이다.
도 5b는 도 3의 A 부분을 확대한 확대도이다.
도 6은 본 발명의 실시예에 따른 비트 라인들과 제 1 및 제 2 보조 배선들을 구체적으로 설명하기 위한 평면도이다.
도 7a 및 도 7b는 각각 본 발명의 실시예에 따른 제 1 및 제 2 보조 배선들을 구체적으로 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예에 따른 제 1 및 제 2 수직 기둥들과 비트 라인들 간의 배치 관계를 구체적으로 설명하기 위한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 10a 내지 도 14a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 10b 내지 도 14b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10c 내지 도 14c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
실시예들에 따른 반도체 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 2 내지 도 4를 참조하면, 기판(10) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 기판(10)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
복수 개의 적층 구조체들(ST)은 기판(10) 상에서 제 1 방향(X)으로 이격되어 배치되고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 적층 구조체들(ST) 사이에서 기판(10) 내에 불순물 영역(CSR)이 배치될 수 있다. 불순물 영역(CSR)은 제 2 방향(Y)으로 연장될 수 있다. 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)에 해당될 수 있다. 이 경우, 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 절연 패턴들(111a) 및 게이트 전극들(G1~G7)을 포함할 수 있다. 제 1 내지 제 5 게이트 전극들(G1~G5)은 기판(10)의 상부면에 대해 수직 방향으로 차례로 적층될 수 있고, 제 6 및 제 7 게이트 전극들(G6, G7)은 제 5 게이트 전극(G5) 상에 배치되며, 제 1 방향(X)으로 서로 이격 배치될 수 있다. 다시 말해, 제 6 및 제 7 게이트 전극들(G6, G7)은 동일한 레벨 상에 배치될 수 있다. 절연 패턴들(111a)은 제 1 내지 제 7 게이트 전극들(G1~G7) 사이에 배치될 수 있다.
최하층 게이트 전극인 제 1 게이트 전극(G1)은 접지 선택 트랜지스터들의 게이트 전극으로써, 도 1의 접지 선택 라인들(GSL)에 해당될 수 있다. 최상층 게이트 전극인 제 6 및 제 7 게이트 전극들(G6, G7)은 스트링 선택 트랜지스터들의 게이트 전극들로써, 도 1의 스트링 선택 라인들(SSL0~SSL2)에 해당될 수 있다. 제 6 및 제 7 게이트 전극들(G6, G7)은 분리 절연막(120)에 의해 서로 분리될 수 있다. 분리 절연막(120)은 제 1 스트링 선택 라인(SSL1)과 제 2 스트링 선택 라인(SSL2) 사이에 배치되며, 제 2 방향(Y)으로 연장될 수 있다.. 최하층 게이트 전극과 최상층 게이트 전극 사이에 배치된 제 2 내지 제 5 게이트 전극들(G2, G3, G4, G5)은 셀 게이트 전극으로써, 도 1의 워드 라인들에 해당될 수 있다.
절연 패턴들(111a)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 1 내지 제 7 게이트 전극들(G1~G7)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 분리 절연막(120)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
수직 기둥들(VP1, VP2, DP)이 적층 구조체들(ST)을 관통할 수 있다. 수직 기둥들(VP1, VP2, DP)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격되어 배치될 수 있다. 일 예로, 수직 기둥들(VP1, VP2, DP)은 제 1 방향(X)으로 지그재그 형태로 배열될 수 있다.
수직 기둥들(VP1, VP2, DP)은 제 1 수직 기둥들(VP1) 및 제 2 수직 기둥들(VP2) 및 더미 수직 기둥들(DP)을 포함할 수 있다. 제 1 수직 기둥들(VP1)은 분리 절연막(120)과 이격되어 적층 구조체들(ST)을 관통하며, 제 1 스트링 선택 라인(SSL1)과 결합될 수 있다. 제 2 수직 기둥들(VP2)은 분리 절연막(120)과 이격되어 적층 구조체들(ST)을 관통하며, 제 2 스트링 선택 라인(SSL2)과 결합될 수 있다. 더미 수직 기둥들(DP)은 평면적 관점에서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SS2) 사이에서 적층 구조체들(ST) 관통할 수 있다. 즉, 더미 수직 기둥들(DP)은 분리 절연막(120)을 관통할 수 있으며, 제 2 방향(Y)으로 분리 절연막(120)을 분리할 수 있다. 더미 수직 기둥들(DP)의 지름(W1)은 분리 절연막(120)의 폭(W2)보다 클 수 있다(W1>W2).
수직 기둥들(VP1, VP2, DP) 각각은 수직 채널부(VC) 및 전하 저장 구조체(DS)를 포함할 수 있다. 수직 채널부(VC)는 기판(10)의 상부면에 대해 수직 방향으로 적층 구조체(ST)를 관통하며, 기판(10)과 연결될 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)와 제 1 내지 제 7 게이트 전극들(G1~G7) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(DS)는 제 1 내지 제 7 게이트 전극들(G1~G7)과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다. 평면적 관점에서, 전하 저장 구조체(DS)는 수직 채널부(VC)의 외 측벽을 감싸는 형상을 가질 수 있다.
도 5a 및 도 5b에 도시된 것과 같이, 전하 저장 구조체(DS)는 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 도 5a에서 도시된 것처럼, 블로킹 절연막(BLL)은 수직 채널부(VC)와 제 2 내지 제 7 게이트 전극들(G2~G7)을 관통할 수 있고, 도 5b에 도시된 것처럼, 블로킹 절연막(BLL)은 수직 채널부(VC)와 제 1 내지 제 7 게이트 전극들(G1~G7)을 관통할 수 있다. 터널 절연막(TL)은 블로킹 절연막(BLL)과 수직 채널부(VC) 사이에 배치될 수 있다. 전하 저장막(CTL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다.
상세하게, 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 5a를 참조하면, 수직 기둥들(VP1, VP2, DP)과 기판(10) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 기판(10)과 접촉하며, 수직 채널부(VC)는 반도체 기둥(SP)과 전기적으로 접촉할 수 있다. 반도체 기둥(SP)은 제 1 게이트 전극(G1)을 관통할 수 있다. 반도체 기둥(SP)은 기판(10)과 동일한 도전형의 반도체 또는 진성 반도체를 포함할 수 있다.
다른 예로, 도 5b를 참조하면, 수직 채널부(VC)는 제 1 게이트 전극(G1)을 관통하여, 기판(10)과 접촉할 수 있다. 즉, 수직 채널부(VC)와 기판(10) 사이에 반도체 기둥(SP)이 배치되지 않을 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 갭필막(125)이 배치될 수 있다. 갭필막(125)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다.
다시 도 2 내지 도 4를 참조하면, 수직 기둥들(VP1, VP2, DP)의 상부 부분들에 패드들(D)이 배치될 수 있다. 패드들(D) 각각은 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드들(D)은 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
전하 저장 구조체(DS)와 제 1 내지 제 7 게이트 전극들(G1~G7) 사이에 수평 절연막(140)이 배치될 수 있다. 수평 절연막(140)은 제 1 내지 제 7 게이트 전극들(G1~G7) 각각의 상부면 및 하부면 상으로 연장될 수 있다. 수평 절연막(140)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
수직 기둥들(VP1, VP2, DP) 및 분리 절연막(120)과 이격되며, 적층 구조체들(ST) 사이에 배치되는 제 2 분리 구조체(SS2)가 배치될 수 있다. 제 2 분리 구조체(SS2)는 불순물 영역(CSR) 상에 배치되며, 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다. 제 2 분리 구조체(SS2)는 적층 구조체들(ST)을 제 1 방향(X)으로 분리시킬 수 있다. 제 2 분리 구조체(SS2)는 제 2 방향(Y)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다. 제 2 분리 구조체(SS2)의 폭(W3)은 분리 절연막(120)의 폭(W2)보다 클 수 있다(W3>W2)
제 2 분리 구조체(SS2)는 절연 물질(실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다. 다른 예로, 제 2 분리 구조체(SS2)는 불순물 영역(CSR)과 전기적으로 연결되는 도전막(미도시)을 포함할 수 있다.
적층 구조체들(ST) 상에 차례로 제 1 및 제 2 절연막들(172, 174)이 배치될 수 있다. 제 1 및 제 2 절연막들(172, 174)은 수직 기둥들(VP1, VP2, DP)을 덮을 수 있다. 제 1 및 제 2 절연막들(172, 174)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 1 및 제 2 수직 기둥들(VP1, VP2) 상에 제 1 콘택들(180)이 배치될 수 있다. 제 1 콘택들(180)은 제 1 절연막(172)을 관통하여, 패드들(D)과 접촉할 수 있다. 제 1 콘택들(180)은 더미 수직 기둥들(DP) 상에 배치되지 않을 수 있다. 제 1 콘택들(180)은 예를 들어, 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
제 2 절연막(174) 상에 제 1 및 제 2 보조 배선들(BS1, BS2)이 배치될 수 있다. 제 1 보조 배선들(BS1)은 제 1 방향(X)으로 인접하는 한 쌍의 제 1 콘택들(180)과 접촉하여, 한 쌍의 제 1 및 제 2 수직 기둥들(VP1, VP2)을 전기적으로 연결할 수 있다. 제 2 보조 배선들(BS2)은 제 1 방향(X)으로 인접하는 한 쌍의 제 1 콘택들(180)과 접촉하여, 한 쌍의 제 1 및 제 2 수직 기둥들(VP1, VP2)을 전기적으로 연결할 수 있다. 일 예로, 제 1 및 제 2 보조 배선들(BS1, BS2) 각각은 제 1 방향(X)으로 인접하는 한 쌍의 제 1 콘택들(180)로부터 제 2 절연막(174) 상으로 연장될 수 있다. 즉, 제 1 및 제 2 보조 배선들(BS1, BS2) 각각과 한 쌍의 제 1 콘택들(180)은 하나의 막으로 구성될 수 있다. 제 1 및 제 2 보조 배선들(BS1, BS2)은 예를 들어, 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
이하 설명에서부터, 분리 절연막(120)과 더미 수직 기둥들(DP)은 제 1 분리 구조체(SS1)로 정의하여 설명하도록 한다.
제 1 보조 배선들(BS1)은 제 2 분리 구조체(SS2)를 제 1 방향(X)으로 가로지를 수 있으며, 제 2 방향(Y)으로 배열될 수 있다. 하나의 제 1 보조 배선(BS1)에 의해 연결되는 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각은 제 2 분리 구조체(SS2)에 의해 분리된 서로 다른 적층 구조체들(ST)을 각각 관통할 수 있다.
제 2 보조 배선들(BS2)은 제 1 분리 구조체(SS1)를 제 1 방향(X)으로 가로지르며 제 2 방향(Y)으로 배열될 수 있다. 평면적 관점에서, 제 2 보조 배선들(BS2)은 제 1 방향(X)으로 서로 마주보는 제 1 보조 배선들(BS1) 사이에 배치될 수 있다. 하나의 제 2 보조 배선(BS2)에 의해 연결되는 제 1 및 2 수직 기둥들(VP1, VP2) 각각은 동일한 적층 구조체(ST)를 관통할 수 있다.
제 1 보조 배선들(BS1)은 서로 다른 제 1 길이(L1) 및 제 3 길이(L3)를 가질 수 있고, 제 1 길이(L1) 및 제 3 길이(L3)를 갖는 제 1 보조 배선들(BS1) 은 제 2 방향(Y)으로 교대로 배열될 수 있다. 제 2 보조 배선들(BS2)은 서로 다른 제 2 길이(L2) 및 제 4 길이(L4)를 가질 수 있으며, 제 2 길이(L2) 및 제 4 길이(L4)를 갖는 제 2 보조 배선들(BS2)은 제 2 방향(Y)으로 교대로 배열될 수 있다. 이때, 제 1 보조 배선들(BS1)의 제 1 길이(L1)는 제 1 보조 배선들(BS1)의 최소 길이에 해당될 수 있고, 제 1 보조 배선들(BS1)의 제 3 길이(L3)는 제 1 보조 배선들의 최대 길이에 해당될 수 있다. 또한, 제 2 보조 배선들(BS2)의 제 2 길이(L2)는 제 2 보조 배선들(BS2)의 최소 길이에 해당될 수 있고, 제 2 보조 배선들(BS2)의 제 4 길이(L4)는 제 2 보조 배선들(BS2)의 최대 길이에 해당될 수 있다.
제 1 보조 배선들(BS1)의 최소 길이는 제 2 보조 배선들(BS2)의 최소 길이보다 길 수 있고(L1>L2), 제 1 보조 배선들(BS1)의 최대 길이는 제 2 보조 배선들(BS2)의 최대 길이보다 길 수 있다(L3>L4). 최소 길이를 갖는 제 1 보조 배선들(BS1)과 최대 길이를 갖는 제 2 보조 배선들(BS2)은 제 1 방향(X)으로 교대로 배열될 수 있다. 최대 길이를 갖는 제 1 보조 배선들(BS1)과 최소 길이를 갖는 제 2 보조 배선들(BS2)은 제 1 방향(X)으로 교대로 배열될 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제 1 보조 배선들(BS1) 각각은 제 1 콘택들(180) 각각과 접촉하는 제 1 브릿지부들(B1) 및 제 1 브릿지부들(B1) 사이에 배치되며, 제 2 분리 구조체(SS2)와 중첩하는 제 1 돌출부(P1)를 포함할 수 있다. 제 2 보조 배선들(BS2) 각각은 제 1 콘택들(180) 각각과 접촉하는 제 2 브릿지부들(B2) 및 제 2 브릿지부들(B2) 사이에 배치되며, 제 1 분리 구조체(SS1)와 중첩하는 제 2 돌출부(P2)를 포함할 수 있다. 제 1 브릿지부들(B1) 및 제 2 브릿지부들(B2)은 서로 평행할 수 있다.
제 1 보조 배선(BS1)에서, 제 1 브릿지부들(B1)과 제 1 돌출부(P1)가 이루는 제 1 각도(Θ1)는 제 2 보조 배선(BS2)에서, 제 2 브릿지부들(B2)과 제 2 돌출부(P2)가 이루는 제 2 각도(Θ2) 보다 클 수 있다(Θ1>Θ2). 다시 말해, 제 1 브릿지부들(B1)로부터 제 1 돌출부(P1)는 제 2 브릿지부들(B2)로부터 제 2 돌출부(P2) 보다 더 돌출될 수 있다. 이때, 제 1 각도(Θ1) 및 제 2 각도(Θ2)는 0도 이상 10도 미만일 수 있다. 또한, 한 쌍의 제 1 및 제 2 수직 기둥들(VP1, VP2)의 중심들(CE)을 잇는 기준선(LE)과 제 1 돌출부(P1)를 이루는 제 3 각도(Θ3)는 기준선(LE)과 제 2 돌출부(P2)가 이루는 제 4 각도(Θ4) 보다 클 수 있다. 일 예로, 제 1 각도(Θ1)와 제 3 각도(Θ3)는 동일한 각일 수 있고, 제 2 각도(Θ2)와 제 4 각도(Θ4)은 동일한 각일 수 있다.
제 1 돌출부(P1) 및 제 2 돌출부(P2)는 서로 반대 방향으로 돌출될 수 있다.
다시 도 2를 참조하면, 제 1 보조 배선들(BS1) 및 제 2 보조 배선들(BS2) 상에 제 2 콘택들(190)이 배치될 수 있다. 제 2 콘택들(190)은 제 1 보조 배선들(BS1)의 제 1 돌출부(P1) 상에 배치되며, 제 2 분리 구조체(SS2)와 중첩될 수 있다. 제 2 보조 배선들(BS2) 상에 배치된 제 2 콘택들(190)은 제 2 보조 배선들(BS2)의 제 2 돌출부(P2) 상에 배치되며, 제 1 분리 구조체(SS1)와 중첩될 수 있다.
도 2 및 도 6을 참조하면, 제 1 및 제 2 보조 배선들(BS1, BS2) 상에 비트 라인들이 배치될 수 있다. 비트 라인들은 제 1 방향(X)으로 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들은 동일한 거리로 이격되며 제 2 방향(Y)으로 배열될 수 있다. 비트 라인들은 제 1 및 제 2 비트 라인들(BL1, BL2)을 포함할 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(Y)으로 차례로 그리고 반복적으로 배열될 수 있다. 제 1비트 라인들(BL1) 각각은 제 2 콘택들(190)을 통해 제 1 보조 배선들(BS1)과 전기적으로 연결될 수 있다. 제 2 비트 라인들(BL2) 각각은 제 2 콘택들(190)을 통해 제 2 보조 배선들(BS2)과 전기적으로 연결될 수 있다.
비트 라인들(BL)과 제 1 및 제 2 수직 기둥들(VP1, VP2) 간의 배치관계는 도 8을 참조하여 구체적으로 설명하도록 한다.
도 8을 참조하면, 제 1 방향(X)으로 일렬로 배열된 제 1 및 제 2 수직 기둥들(VP1, VP2) 상에 3개의 비트 라인들이 지나갈 수 있다. 구체적으로, 평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각은 제 2 방향(Y)으로 인접하는 적어도 두 개의 제 1 비트 라인들(BL1)과 제 1 비트 라인들(BL1) 사이에 배치된 적어도 하나의 제 2 비트 라인(BL2)과 수직적으로 중첩될 수 있다. 즉, 제 2 방향(Y)으로, 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 중심(CE)의 양 옆에 제 1 비트 라인들(BL1)과 제 1 비트 라인들(BL1) 사이에 제 2 비트 라인(BL2)이 배치될 수 있다.
평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 중심(CE)과 제 1 비트 라인들(BL1) 중 어느 하나 간의 제 1 최소 거리(ML1)는 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 중심(CE)과 제 1 비트 라인들(BL1) 중 다른 하나 간의 제 2 최소 거리(ML2)와 다를 수 있다. 제 1 및 제 2 수직 기둥들(VP1, VP2)과 수직적으로 중첩되는 제 1 비트 라인들(BL1) 중 어느 하나는, 평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 테두리 내에 배치될 수 있다. 반면에, 제 1 및 제 2 수직 기둥들(VP1, VP2)과 수직적으로 중첩되는 제 1 비트 라인들(BL1) 중 다른 하나는, 평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 테두리 밖에 배치될 수 있다. 이에 따라, 제 1 최소 거리(ML1)은 제 2 최소 거리(ML2) 보다 작을 수 있다.
제 2 비트 라인(BL2)은 제 2 비트 라인(BL2)을 제 2 방향으로 선대칭하는 대칭축(AX)을 가질 수 있다. 제 2 비트 라인(BL2)의 대칭축(AX)은 제 1 및 제 2 수직 기둥들(VP1, VP2) 각각의 중심(CE)과 이격될 수 있다. 일 예에서, 평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1) 각각의 중심(CE)은 제 1 하부 콘택(180)의 중심(UCE)과 중첩될 수 있다.
제 1 및 제 2 보조 배선들(BS1, BS2)은 제 2 방향(Y)으로 배열된 한 쌍의 제 1 및 제 2 수직 기둥들(VP1, VP2)을 서로 다른 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결하기 위한 중간 배선들일 수 있다. 제 1 보조 배선들(BS1)보다 상대적으로 짧은 제 2 보조 배선들(BS2)이 직선 형태를 가질 경우, 제 1 보조 배선들(BS1)의 휘어지는 정도가 증가하게 되어 제 1 보조 배선들(BS1)의 휘어진 부분에서 단락이 발생할 가능성이 높이진다. 일 예에 따르면, 제 2 보조 배선들(BS2)이 휘어진 부분(wavy portion)을 가짐에 따라, 제 1 보조 배선들(BS1)의 휘어진 정도가 완화될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 9를 참조하여, 게이트 전극들(160)은 제 2 분리 구조체(SS2)에 의하여 제 1 방향(X)으로 분리될 수 있다. 최상층 게이트 전극은 상기 제 2 분리 구조체(SS2)에 의하여 제 1 방향(X)으로 분리된 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 포함할 수 있다. 게이트 전극들을 관통하는 복수의 채널홀들(CH)이 제공될 수 있다. 제 1 방향(X)으로 이격된 한 쌍의 수직 홀들(CH)은 기판(10) 내에 형성된 리세스 영역(RSR)을 통하여 연통될 수 있다. 즉, 스트링 선택 라인(SSL)을 관통하는 하나의 채널홀(CH)이 이와 인접하고 접지 선택 라인(GSL)을 관통하는 다른 하나의 채널홀(CH)과 연결될 수 있다. 채널홀들(CH) 내에 수직 기둥들(VP)이 제공될 수 있다.
수직 기둥들(VP)은 채널홀들(CH) 내에 차례로 제공된 전하 저장 구조체(DS) 및 수직 채널부(VC)을 포함할 수 있다. 스트링 선택 라인(SSL)을 관통하는 수직 기둥들(VP) 각각의 일단 상에 비트 라인(BL)과의 연결을 위한 제 1 콘택(180), 보조 배선(SB), 및 제 2 콘택(190)이 차례로 제공될 수 있다. 접지 선택 라인(GSL)을 관통하는 수직 기둥들(VP) 각각의 타단은 제 1 콘택(180)을 통하여 공통 소스 라인(CSL)과 연결될 수 있다.
도 10a 내지 도 14a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 10b 내지 도 14b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 10c 내지 도 14c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 10a 내지 도 14a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 10a 내지 도 10c를 참조하면, 기판(10) 상에 몰드 구조체(MS)를 형성한다. 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
몰드 구조체(MS)는 기판(10) 상에 교대로, 그리고 반복적으로 적층된 절연막들(102) 및 희생막들(104)을 포함할 수 있다. 절연막들(102) 및 희생막들(104)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(102)은 실리콘 산화물을 포함할 수 있고, 희생막들(104)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 절연막들(102)은 서로 동일한 물질로 형성될 수 있고, 희생막들(104)은 서로 동일한 물질로 형성될 수 있다. 도면에 도시하지 않았지만, 기판(10)과 몰드 구조체(MS) 사이에 버퍼 절연막(미도시)이 제공될 수 있다.
도 11a 내지 도 11c를 참조하면, 최상층 절연막(102)과 최상층 희생막(104)을 패터닝하여 몰딩 구조체(MS) 내에 분리 트렌치(118)를 형성할 수 있다. 분리 트렌치(118)는 하나의 최상층 절연막(102) 및 하나의 최상층 희생막(104) 각각을 제 1 방향(X)으로 분리시킬 수 있다. 분리 트렌치(118)는 최상부 희생층(104)에 아래에 배치된 절연막(102)을 노출시킬 수 있다. 분리 트렌치(118)는 이방성 식각 공정(예를 들어, 건식 식각 공정)을 수행하여 형성될 수 있다.
분리 트렌치(118) 내에 분리 절연막(120)이 형성될 수 있다. 분리 절연막(120)은 분리 트렌치(118) 내에 절연막을 형성하고, 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 분리 절연막(120)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 분리 절연막(120)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
몰드 구조체(MS)를 식각하여 기판(10)을 노출시키는 채널홀들(CH)을 형성할 수 있다. 상세하게, 최상층 절연막(102) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각할 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 기판(10)에 대해 경사진 측벽을 가질 수 있다. 과식각에 의해 기판(10)의 상부면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
채널홀들(CH)은 제 1 채널홀들(CH1) 및 제 2 채널홀들(CH2)을 포함할 수 있다. 제 1 채널홀들(CH1)은 분리 절연막(120)과 이격되어 형성될 수 있다. 제 1 채널홀들(CH1)은 제 1 및 제 2 방향들(X, Y)로 서로 이격 배치되어 형성될 수 있다. 제 2 채널홀들(CH2)은 분리 절연막(120) 상에 형성될 수 있다. 제 2 채널홀들(CH2)은 제 2 방향(Y)으로 일렬로 배열되어 형성될 수 있다.
채널홀들(CH) 내에 반도체 기둥(SP)이 형성될 수 있다. 반도체 기둥(SP)은 채널홀들(CH)에 노출된 기판(10)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(10)으로부터 성장하여 형성될 수 있다. 반도체 기둥(SP)은 기판(10)과 동일한 방향성을 갖는 물질을 포함할 수 있으며, 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
채널홀들(CH)의 측벽들 상에 전하 저장 구조체(DS)가 형성될 수 있다. 전하 저장 구조체(DS)는 채널홀들(CH)의 측벽들을 덮고, 채널홀들(CH)에 노출된 기판(10)의 상부면 일부를 덮을 수 있다. 상세하게, 전하 저장 구조체(DS)를 형성하는 것은 채널홀들(CH)의 내벽을 차례로 덮는 제 1 절연막, 제 2 절연막 및 제 3 절연막을 형성하고, 기판(10)의 상부면을 덮는 제 1 내지 제 3 절연막들의 일부분이 건식 식각 공정으로 제거되어, 기판(10)의 상부면의 일부분을 노출시키는 것을 포함할 수 있다.
도 5a와 같이 참조하면, 전하 저장 구조체(DS)는 채널홀들(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)일 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막일 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)일 수 있다.
전하 저장 구조체(DS)가 형성된 채널홀들(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 터널 절연막(TL)의 내벽 및 전하 저장 구조체(DS)에 의해 노출된 기판(10)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 예를 들어, 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)로 둘러싸인 채널홀들(CH) 내에 갭필막(125)이 형성될 수 있다. 갭필막(125)은 채널홀들(CH)을 완전히 채울 수 있다. 갭필막(125)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막(125)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 갭필막(125)을 형성하기 전에, 수직 채널부(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널부(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
수직 채널부(VC), 전하 저장 구조체(DS) 및 캡필막(125)의 상부 부분들에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(DS), 수직 채널부(VC) 및 갭필막(125)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 12a 내지 도 12c를 참조하면, 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 트렌치들(T)을 형성할 수 있다. 트렌치들(T)은 몰드 구조체(MS) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 몰드 구조체(MS)를 기판(10)의 상부면이 노출될 때까지 이방성 식각하여 형성될 수 있다. 트렌치들(T)은 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 이에 따라, 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 트렌치들(T)이 형성됨에 따라, 기판(10) 상에서 제 1 방향(X)으로 이격되어 배치되는 복수 개의 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 각각은 기판(10) 상에 차례로 그리고 교대로 적층된 절연 패턴들(111a) 및 희생 패턴들(SC)을 포함할 수 있다. 절연 패턴들(111a)은 절연막들(102)이 패터닝되어 형성된 것이고, 희생 패턴들(SC)은 희생막들(104)이 패터닝되어 형성된 것일 수 있다. 적층 구조체들(ST)의 측벽들은 트렌치들(T)에 의해 노출될 수 있다.
도 13a 내지 도 13c를 참조하면, 트렌치들(T)에 노출된 희생 패턴들(SC)을 제거하여 수직 방향으로 이격된 절연 패턴들(111a) 사이에 리세스 영역들(RR)을 형성할 수 있다. 리세스 영역들(RR)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 희생 패턴들(SC)을 제거하여 형성될 수 있다. 희생 패턴들(SC)은 절연 패턴들(111a)과 식각 선택성을 갖는 물질을 포함하기 때문에, 희생 패턴들(SC)이 제거될 때 절연 패턴들(111a)이 제거되지 않을 수 있다. 또한, 희생 패턴들(SC)이 제거될 때 분리 절연막(120)이 제거되지 않을 수 있다. 예를 들면, 희생 패턴들(SC)이 실리콘 질화막이고, 절연 패턴들(111a) 및 분리 절연막(120)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 트렌치들(T)로부터 절연 패턴들(111a) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(111a)의 상부면 및 하부면, 및 전하 저장 구조체(DS)의 외측벽 일부가 노출될 수 있다.
수평 절연막(140)이 리세스 영역들(RR) 및 트렌치들(T)에 의해 노출된 막들의 표면들을 덮도록 형성될 수 있다. 구체적으로, 수평 절연막(140)은 절연 패턴들(111a)의 표면, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체(DS)의 외측벽 및 기판(10)의 상부면을 컨포말하게 덮도록 형성될 수 있다. 수평 절연막(140)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(140)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(140)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
리세스 영역들(RR) 내에 도전 물질을 채워 제 1 내지 제 7 게이트 전극들(G1~G7)이 형성될 수 있다. 제 1 내지 제 7 게이트 전극들(G1~G7)을 형성하는 것은 리세스 영역들(RR)을 채우는 도전막(미도시)을 형성한 후, 트렌치들(T) 내에 형성된 도전막을 제거하는 식각 공정을 진행하여 리세스 영역들(RR) 내에만 국부적으로 도전막을 남기는 단계를 포함할 수 있다.
제 1 내지 제 7 게이트 전극들(G1~G7)을 형성한 후, 트렌치들(T)에 노출된 기판(10) 내에 불순물 영역(CSR)을 형성할 수 있다. 불순물 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
트렌치들(T) 내에 제 2 분리 구조체들(SS2)이 형성될 수 있다. 제 2 분리 구조체들(SS2)은 트렌치들(T) 내에 절연 물질(실리콘 산화막, 또는 실리콘 질화막)을 채워 형성될 수 있다. 다른 예로, 도면에 도시하지 않았지만, 제 2 분리 구조체들(SS2)은 불순물 영역(CSR)과 전기적으로 연결되는 도전막(미도시)을 포함하여 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 제 2 분리 구조체들(SS2)이 형성된 적층 구조체들(ST) 상에 제 1 절연막(172) 및 제 2 절연막(174)이 차례로 형성될 수 있다. 제 1 및 제 2 절연막들(172, 174)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
분리 절연막(120)과 이격되어 형성된 수직 채널부들(VC) 상에 형성된 패드들(D) 상에 제 1 콘택들(180)을 형성하고, 제 1 콘택들(180) 상에 한 쌍의 제 1 콘택들(180)을 연결하는 보조 배선들(BS1, BS2)이 형성될 수 있다.
구체적으로, 제 1 콘택 플러그들(180) 및 보조 배선들(BS1, BS2)을 형성하는 것은 제 2 절연막(174)에 패터닝 공정을 수행하여, 제 2 절연막(174) 내에 보조 배선들(BS1, BS2)이 형성될 부분인 제 1 개구부들(O1)을 형성하고, 제 1 개구부들(O1)의 일부를 채우는 마스크 패턴(미도시)을 제 1 개구부들(O1) 내에 형성하고, 마스크 패턴에 노출된 제 1 절연막(172)을 패터닝하여, 제 1 채널홀들(CH1) 내에 형성된 수직 채널들(VC) 상에 형성된 패드들(D)을 노출시키는 제 2 개구부들(O2)을 형성하고, 마스크 패턴을 제거한 후 제 1 개구부들(O1) 및 제 2 개구부들(O2) 내에 도전 물질을 채우는 것을 포함할 수 있다.
이와 달리, 보조 배선들(BS1, BS2)은 제 1 콘택들(180)이 형성된 후에 형성될 수 있다. 제 1 콘택들(180) 및 보조 배선들(BS1, BS2)은 도전 물질(예를 들어, 텅스텐(W), 구리, 또는 알루미늄(Al))을 포함할 수 있다.
보조 배선들(BS1, BS2) 각각 상에 제 2 콘택들(190)이 형성될 수 있다. 그리고, 제 2 콘택들(190) 상에 제 1 콘택들(190) 각각과 연결하는 제 1 및 제 2 비트 라인들(BL1, BL2)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 적층된 워드 라인들 및 수평적으로 서로 이격된 제 1 및 제 2 스트링 선택 라인들을 포함하는 적층 구조체들;
상기 적층 구조체들을 관통하는 수직 기둥들;
제 1 방향으로 연장하며, 상기 제 1 방향에 교차하는 제 2 방향을 따라 반복적으로 배열되는 제 1 및 제 2 비트 라인들을 포함하되,
상기 수직 기둥들 각각은, 평면적 관점에서, 상기 제 2 방향으로 인접하는 적어도 두 개의 상기 제 1 비트 라인들과 상기 적어도 두 개의 제 1 비트 라인들 사이에 배치되는 적어도 하나의 상기 제 2 비트라인과 중첩되고,
상기 제 2 방향으로 따라 배열된 상기 수직 기둥들 각각의 중심으로부터 상기 제 1 비트 라인들 중 어느 하나 사이의 최소거리는 상기 수직 기둥의 상기 중심으로부터 상기 제 1 비트 라인들 중 다른 하나 사이의 최소 거리와 다르고,
상기 제 2 비트 라인은 상기 제 2 비트 라인을 상기 제 2 방향으로 선대칭하는 대칭축을 갖되,
상기 대칭축은 상기 수직 기둥의 상기 중심으로부터 이격되는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 방향으로 연장되며, 상기 적층 구조체들 사이에 배치되는 제 1 분리 구조체; 및
상기 제 2 방향으로 연장되며, 상기 제 1 및 제 2 스트링 선택 라인들 사이에 배치되는 제 2 분리 구조체를 더 포함하는 반도체 메모리 소자.
- 제 2 항에 있어서,
상기 수직 기둥들은:
상기 적층 구조체들을 관통하되, 상기 제 1 스트링 선택 라인과 결합되는 제 1 수직 기둥들; 및
상기 제 1 및 제 2 적층 구조체들을 관통하되, 상기 제 2 스트링 선택 라인과 결합되는 제 2 수직 기둥들을 포함하되,
상기 반도체 메모리 소자는:
상기 제 1 분리 구조체를 가로지르며, 한 쌍의 하나의 제 1 수직 기둥 및 하나의 제 2 수직 기둥과 연결하는 제 1 보조 배선들; 및
상기 제 2 분리 구조체를 가로지르며, 한 쌍의 하나의 제 1 수직 기둥 및 하나의 제 2 수직 기둥과 연결하는 제 2 보조 배선들을 더 포함하는 반도체 메모리 소자.
- 제 3 항에 있어서,
상기 제 1 비트 라인들 각각은 상기 제 2 방향으로 배열된 상기 제 1 보조 배선들과 연결되고,
상기 제 2 비트 라인들 각각은 상기 제 2 방향으로 배열된 상기 제 2 보조 배선들과 연결되는 반도체 메모리 소자.
- 제 3 항에 있어서,
상기 제 1 보조 배선들은 상기 제 2 방향으로 돌출되며, 제 1 분리 구조체와 중첩되는 제 1 돌출부들을 갖고,
상기 제 2 보조 배선들은 상기 제 2 분리 구조체들과 중첩되는 제 2 돌출부들을 갖되,
상기 제 1 돌출부들 및 상기 제 2 돌출부들은 서로 반대 방향으로 돌출되는 반도체 메모리 소자.
- 제 3 항에 있어서,
상기 제 1 보조 배선들 각각은 상기 제 1 수직 기둥들의 각각 상에 배치되는 제 1 브릿지부들 및 상기 1 브릿지부들 사이에 배치되고, 상기 제 2 방향으로 돌출하는 제 1 돌출부를 포함하고,
상기 제 2 보조 배선들 각각은 상기 제 2 수직 기둥들의 각각 상에 배치되는 제 2 브릿지부들 및 상기 제 2 브릿지부들 사이에 배치되고, 상기 제 1 돌출부의 돌출 방향의 반대 방향으로 돌출하는 제 2 돌출부를 포함하되,
상기 제 1 브릿지부들과 상기 제 1 돌출부가 이루는 제 1 각도는 상기 제 2 브릿지부들과 상기 제 2 돌출부가 이루는 제 2 각도와 다른 반도체 메모리 소자.
- 제 6 항에 있어서,
상기 제 1 각도는 상기 제 2 각도 보다 큰 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 및 제 2 스트링 선택 라인들 사이에서 상기 적층 구조체들을 관통하는 더미 수직 기둥들을 더 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 수직 기둥들의 상부들에 각각 배치되는 하부 콘택을 더 포함하되,
상기 수직 기둥의 상기 중심은 상기 하부 콘택의 중심과 일치하는 반도체 메모리 소자.
- 삭제
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