KR102472561B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 반도체 메모리 소자는 기판 상에 차례로 적층된 절연 패턴들 및 게이트 패턴들, 상기 기판과 연결되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하는 수직채널, 상기 게이트 패턴들과 상기 수직채널 사이에 배치된 전하 저장 구조체, 상기 기판에 대해 수직 방향으로 연장하며, 상기 게이트 패턴들을 수평적으로 분리하는 콘택 구조체를 포함하되, 상기 게이트 패턴들 각각은, 상기 절연 패턴들 사이에 배치되고, 상기 콘택 구조체 쪽으로 리세스된 오목부를 갖는 제 1 베리어 패턴, 및 상기 제 1 베리어 패턴의 상기 오목부 내에 배치된 금속 패턴을 포함할 수 있다.

Description

반도체 메모리 소자 {Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 개선된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 반도체 메모리 소자는 기판 상에 차례로 적층된 절연 패턴들 및 게이트 패턴들, 상기 기판과 연결되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하는 수직채널, 상기 게이트 패턴들과 상기 수직채널 사이에 배치된 전하 저장 구조체, 상기 기판에 대해 수직 방향으로 연장하며, 상기 게이트 패턴들을 수평적으로 분리하는 콘택 구조체를 포함하되, 상기 게이트 패턴들 각각은, 상기 절연 패턴들 사이에 배치되고, 상기 콘택 구조체 쪽으로 리세스된 오목부를 갖는 제 1 베리어 패턴, 및 상기 제 1 베리어 패턴의 상기 오목부 내에 배치된 금속 패턴을 포함할 수 있다.
상기 게이트 패턴은 상기 제 1 베리어 패턴의 상기 오목부 내에서, 상기 금속 패턴과 상기 전하 저장 구조체 사이에 배치된 제 2 베리어 패턴을 더 포함할 수 있다.
상기 금속 패턴과 상기 전하 저장 구조체 사이에 배치되며, 상기 절연 패턴들에 의해 상기 수직 방향으로 서로 이격된 블로킹 패턴들을 더 포함할 수 있다.
상기 블로킹 패턴들은 상기 전하 저장 구조체의 외벽을 감쌀 수 있다.
상기 금속 패턴의 수직적 두께는 상기 블로킹 패턴들의 수직적 두께보다 작을 수 있다.
상기 게이트 패턴들과 상기 전하 저장 구조체 사이에 배치되며, 상기 수직 방향으로 연장되는 수직 절연막을 더 포함할 수 있다.
상기 금속 패턴의 측벽은 상기 절연 패턴들의 측벽들에 대해 수평적으로 리세스되어 언더컷 영역이 정의되고, 상기 전하 저장 구조체는 상기 금속 패턴과 상기 수직채널 사이로부터 상기 절연 패턴들과 상기 수직채널 사이로 수직으로 연장되되, 상기 금속 패턴과 상기 수직채널 사이에 배치된 상기 전하 저장 구조체의 일부분은 상기 언더컷 영역 내에 배치되고, 상기 전하 저장 구조체의 다른 부분은 상기 절연 패턴들 및 상기 수직채널 사이에 배치될 수 있다.
상기 수직채널은 상기 금속 패턴 쪽으로 돌출된 돌출부를 포함할 수 있다.
상기 콘택 구조체와 상기 제 1 베리어 패턴 사이에 배치되고, 상기 절연 패턴들을 사이에 두고 서로 이격된 추가 금속 패턴들 및 상기 제 1 베리어 패턴 및 상기 추가 금속 패턴들 사이에 배치되고, 상기 추가 금속 패턴들의 상부면 및 하부면 상으로 연장되는 절연막을 더 포함할 수 있다.
상기 콘택 구조체 및 상기 제 1 베리어 패턴 사이에 배치되고, 상기 절연 패턴들을 사이에 두고 서로 이격된 잔여 절연 패턴들을 더 포함할 수 있다.
본 발명의 반도체 메모리 소자의 제조 방법은 채널홀들에 노출된 희생막들을 리세스시켜 수직 방향으로 인접한 절연막들 사이에 리세스 영역을 형성하고, 채널홀들을 통해 리세스 영역 내에 금속 물질을 채워 게이트 전극을 형성하는 것을 포함할 수 있다. 채널홀들의 간의 거리는 적층 구조체를 정의하는 트렌치들 간의 거리보다 작기 때문에, 채널홀들 사이의 리세스 영역의 종횡비는 트렌치들 사이의 리세스 영역의 종횡비보다 작아지게 된다. 따라서, 리세스 영역 내에 보이드 없이 게이트 전극을 형성할 수 있어, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 도 3의 A 부분을 확대한 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 도 6의 B 부분을 확대한 확대도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 8의 C 부분을 확대한 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13는 도 12의 E 부분을 확대한 확대도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 14의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 16 내지 도 30은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 31 및 도 32는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 33 내지 도 41은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 14의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 적층 구조체(ST)가 배치될 수 있다. 복수 개의 적층 구조체들(ST)은 기판(100) 상에서 제 1 방향(X)으로 이격되어 배치되고, 제 1 방향(X)의 수직인 제 2 방향(Y)으로 연장될 수 있다. 기판(100)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
적층 구조체(ST)의 옆에 위치하는 기판(100) 내에 불순물 영역(CSR)이 배치될 수 있다. 불순물 영역(CSR)은 제 2 방향(Y)으로 연장될 수 있다. 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인일 수 있다. 이 경우, 불순물 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체(ST)는 기판(100)의 상부면에 대해 수직 방향으로 적층된 절연 패턴들(120) 및 절연 패턴들(120) 사이에 개재된 게이트 전극들(GE)을 포함할 수 있다. 예를 들어, 절연 패턴들(120) 및 게이트 전극들(GE)은 기판(100) 상에 교대로, 그리고 반복적으로 적층될 수 있다. 절연 패턴들(120)은 반도체 메모리 소자의 특성에 따라 다른 두께를 가질 수 있다. 예를 들어, 최하부 게이트 전극(GE1)과 이것의 바로 위에 배치되는 게이트 전극(GE2) 사이에 배치되는 절연 패턴(120)은 다른 절연 패턴들(120)의 두께보다 더 두꺼울 수 있다. 절연 패턴들(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
게이트 전극들(GE)은 제 1 게이트 전극(GE1) 및 제 2 게이트 전극들(GE2)을 포함할 수 있다. 제 1 게이트 전극(GE1)은 게이트 전극들(GE) 중 최하부에 배치될 수 있다. 제 2 게이트 전극들(GE)은 제 1 게이트 전극(GE1) 상에 배치될 수 있다. 제 1 게이트 전극(GE1)은 접지 선택 트랜지스터의 접지 선택 라인(도 1의 GSL)으로 사용될 수 있다. 제 2 게이트 전극들(GE2)은 메모리 셀 트랜지스터의 워드 라인들(도 1의 WL)로 사용될 수 있다.
도 4에 도시된 것과 같이, 제 2 게이트 전극들(GE2) 각각의 일 측벽은 절연 패턴들(120)의 일 측벽들에 대하여 수평적으로 리세스(recess) 되어, 수직 방향으로 인접하는 절연 패턴들(120) 사이에 언더컷 영역(UCR; under cut region)이 정의될 수 있다. 언더컷 영역(UCR)은 제 2 게이트 전극(GE2)의 일 측벽과 제 2 게이트 전극(GE2)의 상하부에 배치된 절연 패턴들(120)에 의해 둘러싸인 공간에 해당될 수 있다.
적층 구조체(ST)를 관통하는 수직 채널부(VC)가 배치될 수 있다. 평면적 관점에서, 수직 채널부(VC)는 제 2 방향(Y)으로 일렬 또는 지그재그 형태로 배열될 수 있다. 수직 채널부(VC)는 기판(100)에 수직한 방향으로 연장될 수 있으며, 제 2 게이트 전극들(GE2)의 일 측벽들을 가로지를 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 캐핑막(117)이 배치될 수 있다. 캐핑막(117)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
수직 채널부(VC) 및 캐핑막(117)의 상부에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
수직 채널부(VC)와 기판(100) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 기판(100)의 상부면 상에 배치되며, 제 1 게이트 전극(GE1)을 관통할 수 있다. 수직 채널부(VC)는 반도체 기둥(SP)과 연결될 수 있다. 반도체 기둥(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체로 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
수직 채널부(VC)와 적층 구조체(ST) 사이에 전하 저장 구조체(110)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(110)는 제 2 게이트 전극들(GE2)과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다. 전하 저장 구조체(110)는 수직 채널부(VC)의 외벽을 감싸는 형상을 가질 수 있다. 도 4에 도시된 것과 같이, 전하 저장 구조체(110)는 블로킹 절연막(111), 전하 저장막(113) 및 터널 절연막(115)을 포함할 수 있다. 블로킹 절연막(111)은 수직 채널부(VC)와 제 2 게이트 전극들(GE2) 사이에 배치될 수 있고, 터널 절연막(115)은 블로킹 절연막(111)과 수직 채널부(VC) 사이에 배치될 수 있다. 블로킹 절연막(111)과 터널 절연막(115) 사이에 전하 저장막(113)이 배치될 수 있다.
전하 저장 구조체(110)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다. 상세하게, 블로킹 절연막(111)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(113)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(115)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
전하 저장 구조체(110)와 제 2 게이트 전극들(GE2) 사이에 블로킹 패턴(130)이 배치될 수 있다. 구체적으로, 도 4에 도시된 것과 같이, 블로킹 패턴(130)은 블로킹 절연막(111)과 제 2 게이트 전극들(GE2) 사이에 배치될 수 있다. 복수 개의 블로킹 패턴들(130)은 수직 방향으로 서로 이격되어 배치될 수 있다. 블로킹 패턴들(130) 각각은 링 형태로, 블로킹 절연막(111)의 외벽을 감쌀 수 있다. 블로킹 패턴(130)은 언더컷 영역(UCR) 내에 배치될 수 있다. 블로킹 패턴(130)의 수직적 두께(T2)는 제 2 게이트 전극들(GE2)의 수직적 두께(T1) 보다 클 수 있다(T2>T1). 블로킹 패턴(130)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막의 일부일 수 있다. 블로킹 패턴(130)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
블로킹 패턴(130) 및 제 2 게이트 전극들(GE2) 사이에 외부 베리어 패턴(132)이 배치될 수 있다. 복수 개의 외부 베리어 패턴들(132)은 수직 방향으로 서로 이격되어 배치될 수 있다. 외부 베리어 패턴들(132) 각각은 링 형태로, 블로킹 패턴(130)의 외벽을 감쌀 수 있다. 도 4에 도시된 것과 같이, 외부 베리어 패턴(132)은 언더컷 영역(UCR) 내에 배치될 수 있다. 외부 베리어 패턴(132)은 제 2 게이트 전극(GE2)의 일부에 해당될 수 있다.
외부 베리어 패턴(132)의 수직적 두께(T3)는 제 2 게이트 전극들(GE2)의 수직적 두께(T1)와 동일할 수 있다(T3=T1). 그리고, 외부 베리어 패턴(132)의 수직적 두께(T3)는 블로킹 패턴(130)의 수직적 두께(T2) 보다 작을 수 있다(T3<T2). 외부 베리어 패턴(132)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막을 포함할 수 있다.
복수의 적층 구조체들(ST) 사이에 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 기판(100) 내에 배치된 불순물 영역(CSR)과 연결될 수 있다. 콘택 구조체(CS)는 적층 구조체(ST)의 측벽을 따라 기판(100)의 상부면에 대해 수직 방향으로 연장될 수 있으며, 불순물 영역(CSR)과 인접하는 게이트 전극들(GE)의 측벽들을 가로지를 수 있다. 콘택 구조체(CS)는 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다. 이에 따라, 콘택 구조체(CS)는 평면적으로 제 2 방향(Y)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
콘택 구조체(CS)는 공통 소오스 콘택(141) 및 스페이서(143)를 포함할 수 있다. 공통 소오스 콘택(141)은 기판(100)에 배치된 불순물 영역(CSR)과 연결될 수 있다. 공통 소오스 콘택(141)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(143)는 공통 소오스 콘택(141)과 적층 구조체(ST) 사이에 배치될 수 있다. 스페이서(143)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
제 2 게이트 전극들(GE2)과 스페이서(143) 사이에 추가 금속 패턴(153)이 배치될 수 있다. 복수 개의 추가 금속 패턴들(153)은 수직 방향으로 서로 이격되어 배치될 수 있다. 스페이서(143)는 공통 소오스 콘택(141)과 추가 금속 패턴(153) 사이를 전기적으로 절연시킬 수 있다. 추가 금속 패턴(153)은 예를 들어, 금속 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
제 1 게이트 전극(GE1)과 반도체 기둥(SP) 사이에 절연막(152)이 배치될 수 있다. 절연막(152)은 제 1 게이트 전극(GE1)의 상부면 및 하부면 상으로 연장될 수 있다. 그리고, 절연막(152)은 수직 방향으로 연장되어, 절연 패턴들(120)과 스페이서(143) 사이, 제 2 게이트 전극들(GE2)과 추가 금속 패턴(153) 사이, 및 추가 금속 패턴(153)과 절연 패턴들(120) 사이에 개재될 수 있다. 제 1 게이트 전극(GE1)과 반도체 기둥(SP) 사이에 배치되는 절연막(152)은 제 1 게이트 전극(GE1)의 게이트 절연막으로 사용될 수 있다. 절연막(152)은 예를 들어, 실리콘 산화막일 수 있다.
제 2 게이트 전극들(GE2)과 절연막(152) 사이에 내부 베리어 패턴(161)이 배치될 수 있다. 복수 개의 내부 베리어 패턴들(161)은 수직 방향으로 서로 이격되어 배치될 수 있다. 단면적 관점에서, 내부 베리어 패턴들(161) 각각은 콘택 구조체(CS) 쪽으로 리세스된 오목부(CA)를 포함할 수 있다. 오목부(CA) 내에 제 2 게이트 전극(GE2)과 외부 베리어 패턴(132)이 배치될 수 있다. 또는, 내부 베리어 패턴(161)은 제 2 게이트 전극(GE2) 및 외부 베리어 패턴(132)의 상부면들 및 제 2 게이트 전극(GE2) 및 외부 베리어 패턴(132)의 하부면들 상으로 연장될 수 있다. 외부 베리어 패턴(132)의 제 2 게이트 전극(GE2)의 일부에 해당될 수 있다. 내부 베리어 패턴(161)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막을 포함할 수 있다.
적층 구조체(ST) 상에 마스크 패턴(EM)이 배치될 수 있다. 마스크 패턴(EM)은 패드(D)를 덮을 수 있다. 마스크 패턴들(EM)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
마스크 패턴(EM) 상에 층간 절연막(160)이 배치될 수 있다. 층간 절연막(160)은 콘택 구조체(CS)를 덮을 수 있다. 층간 절연막(160)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
층간 절연막(160)과 마스크 패턴(EM)을 관통하는 콘택 플러그(162)가 배치될 수 있다. 콘택 플러그(162)는 패드(D)와 전기적으로 연결될 수 있다. 콘택 플러그(162)는 도핑된 실리콘 또는 금속 물질(예를 들어, 텅스텐(W), 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(160) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 적층 구조체(ST)를 가로지르며, 제 1 방향(X)으로 배열된 복수 개의 수직 채널부들(VC)과 연결될 수 있다. 비트 라인(BL)은 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 제 1 게이트 전극(GE1)과 반도체 기둥(SP) 사이에 게이트 절연막(152a)이 배치될 수 있다. 게이트 절연막(152a)은 열 산화막일 수 있다. 제 1 게이트 전극(GE1)은 제 1 게이트 전극(GE1)의 상하부에 배치된 절연 패턴들(120)과 접촉할 수 있다.
내부 베리어 패턴(161)과 스페이서(143) 사이에 추가 금속 패턴(153)이 배치될 수 있다. 추가 금속 패턴(153)의 일 측벽은 내부 베리어 패턴(161)과 접촉할 수 있고, 추가 금속 패턴(153)의 타 측벽은 스페이서(143)와 접촉할 수 있다. 추가 금속 패턴(153)의 상부면 및 하부면은 추가 금속 패턴(153)의 상하부에 배치된 절연 패턴들(120) 각각과 접촉할 수 있다. 일 실시예에서, 추가 금속 패턴(153)은 제 2 게이트 전극(GE2)의 일부에 해당될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 7은 도 6의 B 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 제 2 게이트 전극들(GE2)과 수직 채널부(VC) 사이에 배치된 전하 저장 구조체(110)의 적어도 일부가 언더컷 영역(UCR) 내에 배치될 수 있다. 전하 저장 구조체(110)는 수직 채널부(VC)와 절연 패턴들(120) 사이에 배치되도록 수직 방향으로 연장될 수 있다. 제 2 게이트 전극들(GE2)과 수직 채널부(VC) 사이에 배치된 전하 저장 구조체(110)의 일부분은 제 2 게이트 전극들(GE2) 쪽으로 돌출될 수 있다. 전하 저장 구조체(110)은 균일한 두께를 가질 수 있다.
수직 채널부(VC)는 캐핑막(117)과 제 2 게이트 전극들(GE2) 사이에 배치되는 제 1 부분(P1) 및 캐핑막(117)과 절연 패턴들(120) 사이에 배치되는 제 2 부분(P2)을 포함할 수 있다. 수직 채널부(VC)의 제 1 부분(P1)은 제 2 게이트 전극들(GE2) 쪽으로 돌출된 돌출부(P)를 포함할 수 있다. 이에 따라, 수직 채널부(VC)의 제 1 부분(P1)은 수직 채널부(VC)의 제 2 부분(P2) 보다 큰 두께를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 9는 도 8의 C 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 8 및 도 9를 동시에 참조하면, 제 2 게이트 전극들(GE2)의 수직적 두께(T1), 블로킹 패턴(130)의 수직적 두께(T2) 및 외부 베리어 패턴(132)의 수직적 두께(T3)는 서로 동일할 수 있다. 이에 따라, 제 2 게이트 전극들(GE2) 각각의 상부면, 게이트 절연 패턴(130)의 상부면, 및 외부 베리어 패턴(132)의 상부면은 이들의 바로 위에 위치하는 절연 패턴(120)과 접촉할 수 있고, 제 2 게이트 전극(GE2)의 하부면, 게이트 절연 패턴(130)의 하부면, 및 외부 베리어 패턴(132)의 하부면은 이들의 바로 아래에 위치하는 절연 패턴(120)과 접촉할 수 있다.
제 2 게이트 전극(GE2)과 추가 금속 패턴(153) 사이에 배치된 절연막(152)은 제 2 게이트 전극(GE2)과 접촉할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 스페이서(143)는 내부 베리어 패턴(161)과 공통 소오스 콘택(141) 사이에 배치될 수 있다. 절연막(152)은 반도체 기둥(SP)과 제 1 게이트 전극(GE1) 사이에 배치되고, 제 1 게이트 전극(GE1)의 상부면과 하부면 상으로 연장될 수 있다. 그리고, 절연막(152)은 수직 방향으로 연장되어, 절연 패턴들(120)과 스페이서(143) 사이 및 내부 베리어 패턴(161)과 스페이서(143) 사이로 연장될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 12는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 13은 도 12의 E 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 11 내지 도 13을 동시에 참조하면, 전하 저장 구조체(110)과 적층 구조체(ST) 사이에 수직 절연막(133)이 배치될 수 있다. 구체적으로, 수직 절연막(133)은 블로킹 절연막(111)과 외부 베리어 패턴(132) 사이에 배치되며, 수직 방향으로 연장될 수 있다. 이에 따라, 수직 절연막(133)은 절연 패턴들(120)의 일 측벽들 및 반도체 기둥(SP)의 상부면과 접촉할 수 있다. 수직 절연막(133)은 블로킹 절연막의 일부일 수 있다. 수직 절연막(133)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 14의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 14 및 도 15를 참조하면, 수직 채널부(VC)는 적층 구조체(ST)를 관통할 수 있다. 수직 채널부(VC)는 기판(100)과 연결되며, 기판(100)의 상부면에 대해 수직 방향으로 연장될 수 있다. 수직 채널부(VC)는 제 1 및 제 2 게이트 전극들(GE1, GE2)의 일 측벽들을 가로지를 수 있다.
수직 채널부(VC)와 적층 구조체(ST) 사이에 전하 저장 구조체(110)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(110)는 제 1 게이트 전극(GE1)과 수직 채널부(VC) 사이, 및 2 게이트 전극들(GE2)과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다.
전하 저장 구조체(110) 및 게이트 전극들(GE) 사이에 블로킹 패턴(130)이 배치될 수 있다. 복수 개의 블로킹 패턴들(130)은 수직 방향으로 서로 이격되어 배치될 수 있다. 이에 따라, 블로킹 패턴들(130) 각각은 제 1 게이트 전극(GE1)과 전하 저장 구조체(110) 사이 및 제 2 게이트 전극(GE2)과 전하 저장 구조체(110) 사이에 배치될 수 있다.
블로킹 패턴(130) 및 게이트 전극들(GE) 사이에 외부 베리어 패턴(132)이 배치될 수 있다. 복수 개의 외부 베리어 패턴들(132)은 수직 방향으로 서로 이격되어 배치될 수 있다. 이에 따라, 외부 베리어 패턴들(132) 각각은 제 1 게이트 전극(GE1)과 블로킹 패턴(130) 사이 및 제 2 게이트 전극들(GE2)과 블로킹 패턴(130) 사이에 배치될 수 있다.
적층 구조체(ST)의 옆에 공통 소오스 콘택(143)이 배치될 수 있다. 공통 소오스 콘택(134)은 기판(100) 내에 배치된 불순물 영역(CSR)과 연결되며, 적층 구조체(ST)의 측벽을 따라 수직 방향으로 연장될 수 있다. 공통 소오스 콘택(134)은 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다.
공통 소오스 콘택(143)과 게이트 전극들(GE) 사이에 잔여 절연 패턴(109)이 배치될 수 있다. 복수 개의 잔여 절연 패턴들(109)은 수직 방향으로 서로 이격되어 배치될 수 있다. 이에 따라, 잔여 절연 패턴들(109) 각각은 제 1 게이트 전극(GE1)과 공통 소오스 콘택(134) 사이 및 제 2 게이트 전극들(GE2)과 공통 소오스 콘택(134) 사이에 배치될 수 있다. 잔여 절연 패턴(109)의 일 측벽 및 절연 패턴들(120)의 일 측벽들은 공통 소오스 콘택(134)과 접촉할 수 있다. 공통 소오스 콘택(134)과 접촉하는 잔여 절연 패턴(109)의 일 측벽과 공통 소오스 콘택(134)과 접촉하는 절연 패턴들(120)의 일 측벽들은 공면(coplanar)을 가질 수 있다. 잔여 절연 패턴(109)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 16 내지 도 31은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 16을 참조하면, 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
몰드 구조체(MS)는 기판(100) 상에 교대로, 그리고 반복적으로 적층된 절연막들(102) 및 희생막들(104)을 포함할 수 있다. 절연막들(102) 및 희생막들(104)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(102)은 실리콘 산화물을 포함할 수 있고, 희생막들(104)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 절연막들(102)은 서로 동일한 물질로 형성될 수 있고, 희생막들(104)은 서로 동일한 물질로 형성될 수 있다. 도면에 도시하지 않았지만, 기판(100)과 몰드 구조체(MS) 사이에 버퍼 절연막이 제공될 수 있다.
몰드 구조체(MS)를 식각하여 기판(100)을 노출하는 채널홀들(CH)을 형성할 수 있다. 상세하게, 최상부 절연막(102) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각할 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 기판(100)에 대해 경사진 측벽을 가질 수 있다. 이방성 식각 공정 시, 과식각(over-etch)에 의해 기판(100)의 상부면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
도 17을 참조하면, 채널홀들(CH) 하부에 반도체 기둥(SP)이 형성될 수 있다. 반도체 기둥(SP)은 채널홀들(CH)에 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 형성될 수 있다. 반도체 기둥(SP)은 반도체 기둥(SP)의 상부면이 최하부 희생막(104)의 상부면보다 높은 레벨에 위치될 때까지 성장할 수 있다. 이에 따라, 최하부 절연막(102)과 최하부 희생막(104)의 측벽들은 반도체 기둥(SP)에 의해 덮일 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
채널홀들(CH)에 노출된 희생막들(104)을 식각할 수 있다. 이에 따라, 희생막들(104)의 일부분이 제거될 수 있다. 식각 공정은 희생막들(104)에 대하여 식각 선택성을 갖는 식각 용액(예를 들어, 인산)을 사용하여, 희생막들(104)을 식각할 수 있다. 식각 공정으로, 희생막들(104)의 측벽들은 절연막들(102)의 측벽들에 대하여 수평적으로 리세스될 수 있다. 희생막들(104)이 식각된 부분에는 제 1 리세스 영역들(RR1)이 형성될 수 있다. 제 1 리세스 영역들(RR1) 각각은 수직 방향으로 인접하는 절연막들(102)의 상부면 및 하부면과, 희생막들(104)의 각각의 측벽으로 정의될 수 있다.
제 1 리세스 영역(RR1)은 채널홀들(CH) 사이에 제공된 희생막들(140)이 식각되어 형성된 리세스 영역을 포함할 수 있다. 채널홀들(CH) 사이에 형성된 리세스 영역에 의해 채널홀들(CH) 사이에 제공된 절연막들(102)의 상/하부면들이 노출될 수 있다. 희생막들(104)의 식각양에 따라 채널홀들(CH) 사이의 리세스 영역 내에 희생막들(104)이 남아있을 수 있다. 일 실시예에서, 채널홀들(CH) 사이에 제공된 희생막들(104)은 완전히 제거될 수 있다.
반도체 기둥(SP)에 의해 채널홀들(CH)에 노출되지 않는 최하부 희생막(104)은 식각되지 않을 수 있다. 이에 따라, 최하부 희생막(104)의 상하부에 배치된 절연막들(102) 사이에는 제 1 리세스 영역(RR1)이 형성되지 않을 수 있다.
도 18을 참조하면, 채널홀들(CH) 및 제 1 리세스 영역들(RR1)에 노출된 절연막들(102) 및 희생막들(104)의 표면을 덮는 제 1 베리어막(163)을 형성할 수 있다. 구체적으로, 제 1 베리어막(163)은 희생막들(104)의 측벽들, 절연막들(102)의 상부면들, 하부면들 및 측벽들, 및 반도체 기둥(SP)의 상부면을 컨포말하게 덮을 수 있다. 제 1 베리어막(163)은 스텝 커버리지 특성이 좋은 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD) 등으로 사용하여 형성될 수 있다. 제 1 베리어막(163)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막으로 형성될 수 있다. 경우에 따라, 제 1 베리어막(163)의 형성은 생략될 수 있다.
도 19를 참조하면, 채널홀들(CH) 내에 금속막(106)을 형성할 수 있다. 금속막(106)은 제 1 베리어막(163)의 표면을 덮으며, 제 1 리세스 영역들(RR1)을 완전히 채울 수 있다. 금속막(106)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 금속막(106)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
채널홀들(CH) 사이의 거리는 후속 공정에서 형성되는 적층 구조체(ST)를 정의하는 트렌치들(T) 사이의 거리보다 작다. 이로 인해, 채널홀들(CH) 사이의 리세스 영역의 종횡비(aspect ratio)는 트렌치들(T) 사이의 리세스 영역의 종횡비(aspect ratio)보다 작게 된다. 이에 따라, 채널홀들(CH)을 통해 제 1 리세스 영역들(RR1) 내에 금속물질을 채움으로써, 보이드 없이 금속막(106)을 형성할 수 있다.
도 20을 참조하면, 금속막(106)에 트리밍 공정을 수행하여 채널홀들(CH)에 노출된 금속막(106)을 식각할 수 있다. 트리밍 공정은 채널홀들(CH) 내에 형성된 금속막(106)을 제거하는 식각 공정을 진행하여, 제 1 리세스 영역들(RR1) 내에만 국부적으로 금속막(106)을 남기는 것을 포함할 수 있다. 트리밍 공정은 습식 식각 공정 또는 건식 식각 공정이 수행될 수 있다. 트리밍 공정으로, 절연막들(102)의 측벽들 및 반도체 기둥(SP) 상에 형성된 제 1 베리어막(163)이 노출될 수 있고, 제 1 리세스 영역들(RR1) 내에 셀 게이트 전극(SGE)이 형성될 수 있다. 셀 게이트 전극(SGE)은 도 3에 도시된 제 2 게이트 전극(GE2)과 대응될 수 있다.
채널홀들(CH)에 노출된 셀 게이트 전극(SGE)을 식각할 수 있다. 이에 따라, 셀 게이트 전극(SGE)의 일부분이 식각되고, 셀 게이트 전극(SGE)의 측벽은 절연막들(102)의 측벽들에 대하여 옆으로 리세스될 수 있다. 셀 게이트 전극(SGE)의 측벽이 리세스되어, 수직 방향으로 인접한 절연막들(102)의 사이에 언더컷 영역(UCR)이 형성될 수 있다. 언더컷 영역(UCR)은 셀 게이트 전극(SGE)의 측벽 및 수직 방향으로 인접한 절연막들(102)의 상부면 및 하부면을 덮는 제 1 베리어막(163)으로 정의될 수 있다. 식각 공정은 건식 식각(etch back 공정, ashing 공정, strip 공정), 습식 식각(cleaning 공정) 또는 건식 식각과 습식 식각을 조합하여 수행될 수 있다.
도 21을 참조하면, 채널홀들(CH) 내에 제 2 베리어막(129)이 형성될 수 있다. 제 2 베리어막(129)은 제 1 베리어막(163) 및 셀 게이트 전극(SGE)의 측벽을 덮도록 형성될 수 있다. 제 2 베리어막(129)은 언더컷 영역(UCR)을 완전히 채울 수 있다. 제 2 베리어막(129)은 물리 기상 증착법, 화학 기상 증착법 또는 원자 층 증착법 등을 사용하여 형성될 수 있다. 제 2 베리어막(129)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막으로 형성될 수 있다.
도 22를 참조하면, 채널홀들(CH)에 노출된 제 1 베리어막(163) 및 제 2 베리어막(129)을 식각하여 내부 베리어 패턴(161) 및 외부 베리어 패턴(132)이 형성될 수 있다. 식각 공정으로, 채널홀들(CH)에 형성된 제 1 및 제 2 베리어막들(163, 129)이 제거되어, 절연막들(102)의 측벽들 및 반도체 기둥(SP)의 상부면이 노출될 수 있다. 내부 베리어 패턴(161)은 제 1 리세스 영역들(RR1) 내에 국부적으로 형성될 수 있고, 외부 베리어 패턴(132)은 언더컷 영역(UCR) 내에 국부적으로 형성될 수 있다.
식각 공정은 언더컷 영역(UCR)이 남도록 수행될 수 있다. 즉, 외부 베리어 패턴(132)은 언더컷 영역(UCR) 내를 완전히 채우지 않을 수 있다. 이에 따라, 언더컷 영역(UCR)에 의해 절연막들(102)의 상부면 및 하부면의 일부분이 노출될 수 있다. 외부 베리어 패턴(132)에 둘러싸인 채널홀(CH)의 폭(SW1)은 수평 방향으로 인접하는 절연막들(102) 간의 이격 거리(SW2) 보다 클 수 있다(SW1>SW2). 이와 달리, 도면에 도시하지 않았지만, 내부 베리어 패턴(161)이 언더컷 영역(UCR) 내를 완전히 채울 수 있다. 이 경우, 외부 베리어 패턴(132)에 둘러싸인 채널홀(CH)의 폭(SW1)은 수평 방향으로 인접하는 절연막들(102) 간의 이격 거리(SW2)과 동일할 수 있다(SW1=SW2).
제 1 베리어막(163) 및 제 2 베리어막(129)이 동일한 물질을 포함할 경우, 식각 공정은 제 1 및 제 2 베리어막들(163, 129)을 동시에 식각할 수 있다. 이와 달리, 제 1 베리어막(163) 및 제 2 베리어막(129)이 다른 물질을 포함할 경우, 식각 공정은 각 막들에 대해서 별도로 수행될 수 있다. 식각 공정은 건식 식각(etch back 공정, ashing 공정, strip 공정), 습식 식각(cleaning 공정) 또는 건식 식각과 습식 식각을 조합하여 수행될 수 있다.
도 23을 참조하면, 채널홀들(CH) 내에 수직 절연막(133)을 형성할 수 있다. 수직 절연막(133)은 절연막들(102)의 측벽들, 언더컷 영역(UCR)에 의해 노출된 외부 베리어 패턴(132)의 측벽 및 절연막들(102)의 상하부면들, 및 반도체 기둥(SP)의 상부면을 컨포말하게 덮을 수 있다. 수직 절연막(133)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들어, 수직 절연막(133)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막일 수 있다. 수직 절연막(133)은 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO) 등의 하이-케이(high-k) 물질로)일 수 있다.
도 24를 참조하면, 채널홀들(CH)에 노출된 수직 절연막(133)을 식각하여 블로킹 패턴(130)을 형성할 수 있다. 식각 공정은 절연막들(102)의 측벽들 및 반도체 기둥(SP)의 상부면을 덮는 수직 절연막(133)을 식각할 수 있다. 이에 따라, 채널홀들(CH)에 의해 절연막들(102)의 측벽들 및 반도체 기둥(SP)의 상부면이 노출될 수 있다. 복수 개의 블로킹 패턴들(130)은 수직 방향으로 서로 이격되어 언더컷 영역(UCR) 내에 국부적으로 형성될 수 있다. 식각 공정은 건식 식각(etch back 공정, ashing 공정, strip 공정), 습식 식각(cleaning 공정) 또는 건식 식각과 습식 식각을 조합하여 수행될 수 있다.
도 25를 참조하면, 채널홀들(CH) 내에 전하 저장 구조체(110)를 형성할 수 있다. 전하 저장 구조체(110)는 채널홀들(CH)에 노출된 절연막들(102)의 측벽들, 블로킹 패턴(130)의 측벽 및 반도체 기둥(SP)의 상부면을 컨포말하게 덮을 수 있다. 전하 저장 구조체(110)는 반도체 기둥(SP)의 상부면을 노출하도록 식각될 수 있다. 도 4에 도시된 것과 같이, 전하 저장 구조체(110)는 채널홀들(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(111), 트랩 절연막(113) 및 터널 절연막(115)을 포함할 수 있다. 블로킹 절연막(111)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있고, 전하 저장막(113)은 예를 들어, 실리콘 질화막으로 형성될 수 있고, 터널 절연막(115)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있다.
전하 저장 구조체(110)가 형성된 채널홀들(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 전하 저장 구조체(110)의 표면 및 전하 저장 구조체(110)에 의해 노출된 기판(100)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막, 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
수직 채널부(VC)가 형성된 채널홀들(CH) 내에 캐핑막(117)이 형성될 수 있다. 캐핑막(117)은 채널홀들(CH)을 완전히 채울 수 있다. 캐핑막(117)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 캐핑막(117)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.
전하 저장 구조체(110), 수직 채널부(VC), 및 캐핑막(117)의 상부에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(110), 수직 채널부(VC) 및 캐핑막(117)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 26을 참조하면, 몰드 구조체(MS) 상에 마스크 패턴(EM)을 형성할 수 있다. 그리고, 마스크 패턴(EM)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 이방성 식각하여 트렌치들(T)을 형성할 수 있다. 이방성 식각 공정은 기판(100)의 상부면이 노출될 때까지 수행될 수 있다. 트렌치들(T)은 도 2에 도시된 것과 같이, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 트렌치들(T)이 형성됨에 따라, 기판(100) 상에 제 1 방향(X)으로 이격되어 배치되는 복수 개의 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 각각은 기판(100) 상에 차례로 그리고 교대로 적층된 절연 패턴들(120), 잔여 절연 패턴들(109) 및 셀 게이트 전극들(SGE)을 포함할 수 있다. 절연 패턴들(120)은 절연막들(102)이 패터닝되어 형성된 것이고, 잔여 절연 패턴들(109)은 희생막들(104)이 패터닝되어 형성된 것이다. 적층 구조체(ST)의 측벽은 트렌치들(T)에 의해 노출될 수 있다.
도 27을 참조하면, 트렌치들(T)에 노출된 잔여 절연 패턴들(109)을 제거하여 수직 방향으로 이격된 절연 패턴들(120) 사이에 제 2 리세스 영역들(RR2)을 형성할 수 있다. 제 2 리세스 영역들(RR2)은 습식 식각 및/또는 등방성 건식 식각 공정을 통해 잔여 절연 패턴들(109)을 제거하여 형성될 수 있다. 잔여 절연 패턴들(109)은 절연 패턴들(120)과 식각 선택성을 갖는 물질을 포함하기 때문에, 잔여 절연 패턴들(109)이 제거될 때 절연 패턴들(120)이 제거되지 않을 수 있다. 예를 들면, 잔여 절연 패턴들(109)이 실리콘 질화막이고, 절연 패턴들(120)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
제 2 리세스 영역들(RR2)은 트렌치들(T)로부터 절연 패턴들(120) 사이로 수평적으로 연장될 수 있다. 최하부 잔여 절연 패턴(109)이 제거되어 형성된 최하부 제 2 리세스 영역(RR2)을 통해 반도체 기둥(SP)의 일부분이 노출될 수 있다. 최하부 제 2 리세스 영역(RR2)을 제외한 나머지 제 2 리세스 영역들(RR2)을 통해 내부 베리어 패턴(161)이 노출될 수 있다.
도 28을 참조하면, 트렌치들(T) 및 제 2 리세스 영역들(RR2)의 표면들을 덮는 절연막(152)을 형성할 수 있다. 구체적으로, 절연막(152)은 제 2 리세스 영역들(RR2)에 노출된 절연 패턴들(120)의 상하부면들, 제 2 리세스 영역들(RR2)에 노출된 내부 베리어 패턴(161), 최하부 제 2 리세스 영역(RR2)에 노출된 반도체 기둥(SP), 트렌치들(T)에 노출된 절연 패턴들(120)의 측벽들, 트렌치들(T)에 노출된 기판(100)의 상부면, 및 마스크 패턴(EM)의 표면을 컨포말하게 덮을 수 있다. 절연막(152)은 예를 들어, 실리콘 산화막일 수 있다.
트렌치들(T) 내에 게이트 금속막(159)을 형성할 수 있다. 게이트 금속막(159)은 게이트 절연막(157)을 덮으며, 제 2 리세스 영역들(RR2)을 완전히 채울 수 있다. 게이트 금속막(159)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
도 29를 참조하면, 트렌치들(T)에 형성된 게이트 금속막(159)을 제거할 수 있다. 이에 따라, 절연막(152) 및 기판(100)의 상부면이 노출될 수 있다. 제거 공정은 이방성 식각 공정이 수행될 수 있다. 식각 공정으로, 최하부 제 2 리세스 영역(RR2) 내에 선택 트랜지스터의 게이트 전극(TGE)이 형성될 수 있고, 최하부 제 2 리세스 영역(RR2)을 제외한 나머지 제 2 리세스 영역들(RR2) 내에 추가 금속 패턴(153)이 형성될 수 있다.
트랜지스터 게이트 전극(TGE)은 절연막(152)을 덮고, 최하부 제 2 리세스 영역(RR2)을 채울 수 있다. 트랜지스터 게이트 전극(TGE)은 도 3에서 도시된 제 1 게이트 전극(GE1)과 대응될 수 있다. 트랜지스터 게이트 전극(TGE)과 반도체 기둥(SP) 사이에 형성된 절연막(152)은 트랜지스터 게이트 전극(TGE)의 게이트 절연막으로 사용될 수 있다. 추가 금속 패턴(153)은 절연막(152)을 덮고, 최하부 제 2 리세스 영역(RR2)을 제외한 나머지 제 2 리세스 영역들(RR2)을 채울 수 있다.
도 30을 참조하면, 트렌치들(T)에 노출된 기판(100) 내에 불순물 영역(CSR)이 형성될 수 있다. 불순물 영역(CSR)은 기판(100)에 이온 주입 공정을 통해 형성될 수 있다. 불순물 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
트렌치들(T) 내에 콘택 구조체(CS)가 형성될 수 있다. 콘택 구조체(CS)는 스페이서(143) 및 공통 소오스 콘택(141)을 포함할 수 있다. 스페이서(143)는 트렌치들(T)의 측벽을 덮을 수 있고, 공통 소오스 콘택(141)은 트렌치들(T)을 채울 수 있다. 상세하게, 스페이서(143)를 형성하는 것은 트렌치들(T)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성한 후, 기판(100)의 상부면이 노출되도록 트렌치들(T)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 스페이서(143)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 공통 소오스 콘택(141)은 스페이서(143)가 형성된 트렌치들(T) 내를 채울 수 있다. 공통 소오스 콘택(141)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)을 수행하여 형성될 수 있다. 공통 소오스 콘택(141)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다.
다시 도 3을 참조하면, 적층 구조체(ST) 상에 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)은 마스크 패턴들(EM), 스페이서(143) 및 공통 소오스 콘택(141)의 상부면들을 덮을 수 있다. 층간 절연막(160)은 예를 들어, 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막)을 포함할 수 있다.
층간 절연막(160) 및 마스크 패턴들(EM)을 식각하여 홀(미도시)을 형성하고, 홀에 도전물질을 채워 콘택 플러그(162)를 형성할 수 있다. 콘택 플러그(162)는 패드(D)와 전기적으로 연결될 수 있다. 콘택 플러그(162)는 도핑된 실리콘 또는 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(160) 상에 콘택 플러그(162)와 접촉하는 비트 라인(BL)이 형성될 수 있다. 도 2에 도시된 것과 같이, 비트 라인(BL)은 적층 구조체(ST)를 가로지르며 제 1 방향(X)으로 배열된 복수 개의 수직 채널부들(VC)과 연결될 수 있다. 비트 라인(BL)은 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
도 31 및 도 32는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 31을 참조하면, 최하부 제 2 리세스 영역(RR2)에 노출된 반도체 기둥(SP)의 측벽을 산화시켜, 게이트 절연막(152a)을 형성할 수 있다. 게이트 절연막(152a)은 예를 들어, 열산화 공정을 통해 형성될 수 있다. 열 산화막은 트렌치들(T)에 의해 노출된 기판(100)의 상부면 상에도 형성될 수 있다.
도 32를 참조하면, 제 2 리세스 영역들(RR2) 내에 도전 물질을 채워 최하부 제 2 리세스 영역(RR2) 내에 트랜지스터 게이트 전극(TGE)을 형성할 수 있다. 그리고, 최하부 제 2 리세스 영역(RR2)을 제외한 나머지 제 2 리세스 영역들(RR2) 내에 추가 금속 패턴(153)을 형성할 수 있다. 트랜지스터 게이트 전극(TGE)은 게이트 절연막(152a)을 덮을 수 있고, 추가 금속 패턴(153)은 내부 베리어 패턴(161)을 덮을 수 있다.
다시 도 5을 참조하면, 적층 구조체(ST)에 노출된 기판(100) 내에 불순물 영역(CSR)을 형성하고, 트렌치들(T) 내에 스페이서(143) 및 공통 소오스 콘택(141)을 차례로 형성할 수 있다. 기판(100)의 상부면 상에 형성된 열 산화막은 스페이서(143)을 형성하기 위하여 기판(100)의 상부면 상에 형성된 산화막을 제거할 때 같이 제거될 수 있다.
적층 구조체(ST) 상에 층간 절연막(160), 콘택 플러그(162) 및 비트 라인(BL)이 차례로 형성될 수 있다.
도 33 내지 도 41은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 14의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 33을 참조하면, 채널홀들(CH)에 노출된 희생막들(104)을 식각할 수 있다. 식각 공정에 의해, 희생막들(104)의 일부분들이 제거될 수 있고, 희생막들(104)의 측벽들은 절연막들(102)의 측벽들에 대하여 옆으로 리세스될 수 있다. 희생막들(104)이 식각된 부분에는 제 1 리세스 영역들(RR1)이 형성될 수 있다. 제 1 리세스 영역들(RR1) 각각은 수직 방향으로 서로 인접하는 절연막들(102)의 상부면 및 하부면과, 희생막들(104)의 각각의 측벽으로 정의될 수 있다. 제 1 리세스 영역(RR1)은 채널홀들(CH) 사이에 형성된 리세스 영역을 포함할 수 있다.
일 실시예에 따르면, 도 33에 도시된 것과 같이, 채널홀들(CH) 내에 반도체 기둥(SP)이 형성되지 않을 경우, 채널홀들(CH)에 의해 노출된 최하부 희생막(104)이 식각될 수 있다. 이에 따라, 최하부 희생막(104)의 측벽은 절연막들(102)의 측벽들에 대해 옆으로 리세스될 수 있고, 최하부 절연막(104)이 식각된 부분에는 제 1 리세스 영역(RR1)이 형성될 수 있다.
채널홀들(CH) 및 제 1 리세스 영역들(RR1)에 노출된 절연막들(102)의 표면들, 희생막들(104)의 표면들 및 기판(100)의 상부면 상에 제 1 베리어막(163)을 형성할 수 있다. 구체적으로, 제 1 베리어막(163)은 희생막들(104)의 측벽들, 절연막들(102)의 상부면들, 하부면들 및 측벽들, 및 기판(100)의 상부면을 컨포말하게 덮을 수 있다.
도 34를 참조하면, 채널홀들(CH) 내에 금속막(106)을 형성할 수 있다. 금속막(106)은 제 1 베리어막(163)의 표면을 덮으며, 제 1 리세스 영역들(RR1)을 완전히 채울 수 있다.
도 35를 참조하면, 금속막(106)에 트리밍 공정을 수행하여 제 1 리세스 영역들(RR1) 내에 트랜지스터 게이트 전극(TGE) 및 셀 게이트 전극들(SGE)을 형성할 수 있다. 트리밍 공정은 채널홀들(CH) 내에 형성된 금속막(106)을 제거하는 식각 공정을 진행하여 제 1 리세스 영역들(RR1) 내에만 국부적으로 금속막(106)을 남기는 것을 포함할 수 있다. 트리밍 공정으로, 절연막들(102)의 측벽들 및 기판(100)을 덮는 제 1 베리어막(163)이 노출될 수 있다. 트리밍 공정은 습식 식각 공정 또는 건식 식각 공정이 수행될 수 있다.
트랜지스터 게이트 전극(TGE)은 최하부 제 1 리세스 영역(RR1) 내에 형성될 수 있고, 셀 게이트 전극들(SGE)은 최하부 제 1 리세스 영역(RR1)을 제외한 나머지 제 1 리세스 영역들(RR1) 내에 형성될 수 있다. 트랜지스터 게이트 전극(TGE)은 도 14에 도시된 제 1 게이트 전극(GE1)과 대응될 수 있고, 셀 게이트 전극들(SGE)은 도 14에 도시된 제 2 게이트 전극들(GE2)과 대응될 수 있다.
채널홀들(CH)에 노출된 트랜지스터 게이트 전극(TGE) 및 셀 게이트 전극들(SGE)을 식각할 수 있다. 이에 따라, 트랜지스터 및 셀 게이트 전극들(TGE, SGE)의 일부분들이 식각될 수 있고, 트랜지스터 및 셀 게이트 전극들(TGE, SGE)의 측벽들은 절연막들(102)의 측벽들에 대하여 수평적으로 리세스될 수 있다. 트랜지스터 및 셀 게이트 전극들(TGE, SGE)의 측벽들이 리세스되어, 수직 방향으로 인접한 절연막들(102) 사이에 언더컷 영역들(UCR)이 형성될 수 있다. 최하부 언더컷 영역(UCR)은 트랜지스터 게이트 전극(TGE)의 측벽 및 수직 방향으로 인접한 절연막들(102)의 상부면 및 하부면을 덮는 제 1 베리어막(163)으로 정의될 수 있다. 최하부 언더컷 영역(UCR)을 제외한 나머지 언더컷 영역들(UCR) 각각은 셀 게이트 전극들(SGE) 각각의 측벽 및 수직 방향으로 인접한 절연막들(102)의 상부면 및 하부면을 덮는 제 1 베리어막(163)으로 정의될 수 있다.
도 36을 참조하면, 채널홀들(CH) 내에 제 2 베리어막(129)을 형성할 수 있다. 제 2 베리어막(129)은 제 1 베리어막(163) 및 셀 게이트 전극들(SGE)의 측벽들 및 트랜지스터 게이트 전극(TGE)의 측벽을 덮도록 형성될 수 있다. 제 2 베리어막(129)은 언더컷 영역들(UCR)을 완전히 채울 수 있다.
도 37을 참조하면, 채널홀들(CH)에 노출된 제 1 베리어막(163) 및 제 2 베리어막(129)을 식각하여 내부 베리어 패턴(161) 및 외부 베리어 패턴(132)이 형성될 수 있다. 이에 따라, 채널홀들(CH)에 형성된 제 1 및 제 2 베리어막들(163, 129)이 제거되어, 절연막들(102)의 측벽들 및 기판(100)의 상부면이 노출될 수 있다. 내부 베리어 패턴(161)은 제 1 리세스 영역들(RR1) 내에 국부적으로 형성될 수 있고, 외부 베리어 패턴(132)은 언더컷 영역(UCR) 내에 국부적으로 형성될 수 있다.
도 38을 참조하면, 언더컷 영역들(UCR) 내에 블로킹 패턴(130)을 형성할 수 있다. 복수 개의 블로킹 패턴들(130)은 수직 방향으로 서로 이격되어 형성될 수 있다. 블로킹 패턴들(130) 각각은 외부 베리어 패턴(132)의 측벽 및 언더컷 영역들(UCR)에 의해 노출된 절연막들(102)의 상부면 및 하부면을 덮을 수 있다.
도 39를 참조하면, 채널홀들(CH) 내에 차례로 전하 저장 구조체(110), 수직 채널부(VC) 및 캐핑막(117)을 형성할 수 있다. 전하 저장 구조체(110)는 절연막들(102)의 측벽들, 블로킹 패턴(130)의 측벽, 및 기판(100)의 상부면의 일부분을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 전하 저장 구조체(110)의 내벽 및 전하 저장 구조체(110)에 노출된 기판(100)의 상부면을 컨포말하게 덮을 수 있다. 캐핑막(117)은 채널홀들(CH)의 나머지 공간을 완전히 채울 수 있다.
전하 저장 구조체(110), 수직 채널부(VC) 및 캐핑막(117)의 상부 부분에 패드(D)가 형성될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다.
도 40을 참조하면, 몰드 구조체(MS) 상에 마스크 패턴(EM)을 형성할 수 있다. 그리고, 마스크 패턴(EM)에 노출된 몰드 구조체(MS)를 이방성 식각하여 트렌치들(T) 및 트렌치들(T) 사이에 적층 구조체(ST)가 형성될 수 있다. 트렌치들(T)의 바닥면에는 기판(100)의 상부면이 노출될 수 있고, 트렌치들(T)의 측벽에는 적층 구조체(ST)의 측벽이 노출될 수 있다.
적층 구조체(ST)는 교대로 그리고 반복적으로 적층된 절연 패턴들(120), 잔여 절연 패턴들(109), 및 트랜지스터 및 셀 게이트 전극들(TGE, SGE)을 포함할 수 있다. 적층 구조체(ST)의 측벽은 절연 패턴들(120)의 측벽들 및 잔여 절연 패턴들(109)의 측벽들로 구성될 수 있다.
트렌치들(T)에 노출된 기판(100) 내에 불순물 영역(CSR)이 형성될 수 있다.
도 41을 참조하면, 트렌치들(T) 내에 공통 소오스 콘택(141)을 형성할 수 있다. 공통 소오스 콘택(141)은 불순물 영역(CSR)과 연결되며, 적층 구조체(ST)의 측벽과 접촉할 수 있다. 소오스 콘택(141)은 잔여 절연 패턴들(109)에 의해 트랜지스터 및 셀 게이트 전극들(TGE, SGE)과 전기적으로 절연될 수 있다.
다시 도 14를 참조하면, 적층 구조체(ST) 상에 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)은 마스크 패턴들(EM) 및 공통 소오스 콘택(141)의 상부면들을 덮을 수 있다.
층간 절연막(160) 및 마스크 패턴들(EM)을 관통하는 콘택 플러그(162)를 형성할 수 있다. 콘택 플러그(162)는 패드(D)와 전기적으로 연결될 수 있다. 그리고, 층간 절연막(160) 상에 콘택 플러그(162)와 접촉하는 비트 라인(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
120: 절연 패턴들
GE: 게이트 전극들
130: 블로킹 패턴
132: 외부 베리어 패턴
153: 추가 금속 패턴
161: 내부 베리어 패턴
CS: 콘택 구조체
ST: 적층 구조체
BL: 비트 라인

Claims (10)

  1. 기판 상에 차례로 적층된 절연 패턴들 및 게이트 패턴들;
    상기 기판과 연결되며, 상기 절연 패턴들 및 상기 게이트 패턴들을 관통하는 수직채널;
    상기 게이트 패턴들과 상기 수직채널 사이에 배치된 전하 저장 구조체; 및
    상기 기판에 대해 수직 방향으로 연장하며, 상기 게이트 패턴들을 수평적으로 분리하는 콘택 구조체를 포함하되,
    상기 게이트 패턴들 각각은:
    상기 절연 패턴들 사이에 배치되는 금속 패턴; 및
    상기 금속 패턴의 상면을 덮는 제 1 부분, 상기 금속 패턴의 하면을 덮는 제 2 부분, 및 상기 제 1 및 제 2 부분들을 연결하며 상기 금속 패턴의 일측벽을 덮는 제 3 부분을 포함하는 제 1 베리어 패턴을 포함하되,
    상기 금속 패턴은 상기 전하 저장 구조체와 상기 제 1 베리어 패턴의 상기 제 3 부분 사이에 배치되는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 금속 패턴과 상기 전하 저장 구조체 사이에 배치된 제 2 베리어 패턴을 더 포함하되,
    상기 제 1 베리어 패턴의 상기 제 1 및 제 2 부분들은 상기 제 2 베리어 패턴의 상면 및 하면을 덮는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 금속 패턴과 상기 전하 저장 구조체 사이에 배치되며, 상기 절연 패턴들에 의해 상기 수직 방향으로 서로 이격된 블로킹 패턴들을 더 포함하는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 블로킹 패턴들은 상기 전하 저장 구조체의 외벽을 감싸는 반도체 메모리 소자.
  5. 제 3 항에 있어서,
    상기 금속 패턴의 수직적 두께는 상기 블로킹 패턴들의 수직적 두께보다 작은 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 게이트 패턴들과 상기 전하 저장 구조체 사이에 배치되며, 상기 수직 방향으로 연장되는 수직 절연막을 더 포함하는 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 금속 패턴의 측벽은 상기 절연 패턴들의 측벽들에 대해 수평적으로 리세스되어 언더컷 영역이 정의되고,
    상기 전하 저장 구조체는 상기 금속 패턴과 상기 수직채널 사이로부터 상기 절연 패턴들과 상기 수직채널 사이로 수직으로 연장되되,
    상기 금속 패턴과 상기 수직채널 사이에 배치된 상기 전하 저장 구조체의 일부분은 상기 언더컷 영역 내에 배치되고,
    상기 전하 저장 구조체의 다른 부분은 상기 절연 패턴들 및 상기 수직채널 사이에 배치되는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 수직채널은 상기 금속 패턴 쪽으로 돌출된 돌출부를 포함하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 콘택 구조체와 상기 제 1 베리어 패턴 사이에 배치되고, 상기 절연 패턴들을 사이에 두고 서로 이격된 추가 금속 패턴들; 및
    상기 제 1 베리어 패턴 및 상기 추가 금속 패턴들 사이에 배치되고, 상기 추가 금속 패턴들 각각의 상부면 및 하부면 상으로 연장되는 절연막을 더 포함하는 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 콘택 구조체 및 상기 제 1 베리어 패턴 사이에 배치되고, 상기 절연 패턴들을 사이에 두고 서로 이격된 잔여 절연 패턴들을 더 포함하는 반도체 메모리 소자.

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