CN112259547A - 半导体器件及其制作方法 - Google Patents

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CN112259547A
CN112259547A CN202011143404.8A CN202011143404A CN112259547A CN 112259547 A CN112259547 A CN 112259547A CN 202011143404 A CN202011143404 A CN 202011143404A CN 112259547 A CN112259547 A CN 112259547A
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张文杰
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本发明公开了一种半导体器件及其制作方法。所述半导体器件包括：堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层；纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞；以及，位于所述存储串沟道结构上的沟道触点，所述沟道触点与所述沟道插塞连接，所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。本发明能够提高半导体器件的电性连接稳定性，进而提高半导体器件性能。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
目前，半导体器件采用纵向堆叠存储单元的堆栈层形式实现高密度数据存储。堆栈层中形成纵向贯穿堆栈层的沟道孔(channel hole，CH)，沟道孔上形成接触孔(C1CH)，接触孔上形成连接孔(V0)，以使堆栈层能够通过沟道孔、接触孔、连接孔与外围器件电性连接。
但是，由于沟道孔的尺寸较小，导致形成于沟道孔上的接触孔的尺寸更小，进而导致接触孔顶部预留给连接孔的工艺窗口极小，使得接触孔与连接孔之间套刻(overlay，OVL)对准困难，若出现对准偏差，容易导致电性连接不稳定，降低器件性能。
发明内容
本发明提供一种半导体器件及其制作方法，能够提高半导体器件的电性连接稳定性，进而提高半导体器件性能。
本发明提供了一种半导体器件，包括：
堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层；
纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞；以及，
位于所述存储串沟道结构上的沟道触点，所述沟道触点与所述沟道插塞连接；
所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。
优选的，所述第一触点结构的顶表面尺寸大于所述沟道插塞的顶表面尺寸。
优选的，所述沟道触点的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1。
优选地，所述第一触点结构和第二触点结构均为圆柱结构，所述第一触点结构的底表面的面积大于所述第二触点结构的顶表面的面积。
优选的，所述半导体器件还包括位于所述沟道触点上的连接触点，以及位于所述连接触点上的外围器件层；
所述连接触点分别与所述沟道触点、所述外围器件层连接。
相应地，本发明还提供了一种半导体器件的制作方法，包括：
形成堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层；
形成纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞；
在所述存储串沟道结构上形成沟道触点，使所述沟道触点与所述沟道插塞连接；所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。
优选的，所述在所述存储串沟道结构上形成沟道触点，包括：
在所述堆栈层上形成第一绝缘层；
采用第一掩膜层，在所述第一绝缘层中形成第一开口；
采用第二掩膜层，在所述第一开口底部的第一绝缘层中形成第二开口，以裸露所述沟道插塞，所述第一开口的尺寸大于所述第二开口的尺寸；
在所述第二开口和所述第一开口中填充导电材料，以构成所述沟道触点。
优选的，所述第一掩膜层为用于形成后栅自对准结构的GLSA硬掩膜层，所述GLSA硬掩膜层包含GLSA图案和所述沟道接触点的图案；
所述采用第一掩膜层，在所述第一绝缘层中形成第一开口，包括：
采用所述GLSA硬掩膜层，通过所述GLSA图案在所述第一绝缘层中形成GLSA开口，并通过所述沟道接触点的图案在所述第一绝缘层中形成所述第一开口。
优选的，第一触点结构的顶表面尺寸大于所述沟道插塞的顶表面尺寸。
优选的，所述沟道触点的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1。
优选的，所述方法还包括：
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层中形成第三开口，以裸露所述沟道触点；
在所述第三开口中填充导电材料，以构成连接触点，所述连接触点与所述沟道触点连接；
在所述第二绝缘层上形成外围器件层，所述外围器件层与所述连接触点连接。
本发明的有益效果为：能够通过在存储串沟道结构上形成沟道触点，使沟道触点包含第一触点结构和第二触点结构。其中，第一触点结构的底表面与第二触点结构的顶表面连接，且第一触点结构的顶表面尺寸大于第二触点结构的顶表面尺寸，以保证沟道触点与存储串沟道结构的电性连接，同时扩大后续其他触点到沟道触点的OVL窗口，减小其他触点与沟道触点对准的难度并减少两者未对准的情况，从而提高电性连接的稳定性，提高半导体器件的性能。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的一个结构示意图；
图2为本发明实施例提供的半导体器件的另一个结构示意图；
图3为本发明实施例提供的半导体器件的又一个结构示意图；
图4为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
图5a至图5f为本发明实施例提供的半导体器件的制作方法的结构示意图；
图6为本发明实施例提供的半导体器件的制作方法中第一硬掩膜层的结构示意图；
图7为本发明实施例提供的半导体器件的制作方法中第二硬掩膜层的结构示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
参见图1，是本发明实施例提供的半导体器件的结构示意图。
如图1所示，本发明实施例提供的半导体器件可以包括衬底1，以及形成于衬底1上的堆栈层2。其中，衬底1为半导体衬底，例如可以为硅衬底。另外，衬底1还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，衬底1还可以为叠层结构，例如Si/SiGe等。
堆栈层2包括多个纵向交替堆叠的栅极层21和层间绝缘层22，其中，纵向是指垂直于衬底1的方向。栅极层21包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层22包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
半导体器件还包括存储串沟道结构3，存储串沟道结构3纵向贯穿堆栈层2，并延伸至衬底1中。存储串沟道结构3与堆栈层2中的每个栅极层21构成存储单元，堆栈层2中交替堆叠的栅极层21与层间绝缘层22越多，构成的存储单元越多，器件的集成度越高。
存储串沟道结构3包括沟道填充层31，以及围绕沟道填充层31周侧设置的半导体沟道层32。沟道填充层31可以为氧化硅等氧化物，半导体沟道层32可以为多晶硅，用于传输所需的电荷(电子或空穴)。存储串沟道结构3还包括围绕半导体沟道层32周侧设置的存储介质层(图中未示出)，存储介质层包括围绕半导体沟道层32周侧设置的隧道层(图中未示出)，围绕隧道层周侧设置的电荷存储层(图中未示出)，以及围绕电荷存储层周侧设置的电荷阻挡层(图中未示出)。其中，隧道层可以为氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。
存储串沟道结构3还包括沟道插塞33，沟道插塞33位于沟道填充层31的顶部(即沟道填充层31背离衬底1的一端)，且沟道插塞33与半导体沟道层32接触，实现沟道插塞33与半导体沟道层32的电性连接。沟道插塞33可以为半导体材料，如多晶硅材料，即沟道插塞33可以与半导体沟道层32的材料相同。
半导体器件还包括沟道触点4，沟道触点4位于存储串沟道结构3上，且沟道触点4与存储串沟道结构3中的沟道插塞33接触，实现沟道触点4与沟道插塞33的电性连接。沟道触点4可以为导电材料，例如钨。具体地，堆栈层2上形成第一绝缘层5，沟道触点4纵向贯穿第一绝缘层5，并与沟道插塞33连接。其中，沟道触点4的底表面尺寸小于沟道插塞33的顶表面尺寸，且沟道触点4的底表面在堆栈层2上的正投影位于沟道插塞33的顶表面内。其中，沟道触点4的底表面是指沟道触点4靠近沟道插塞33一侧的表面，沟道插塞33的顶表面是指沟道插塞33靠近沟道触点4一侧的表面，沟道触点4的底表面和沟道插塞33的顶表面可以呈圆形，沟道触点4的底表面尺寸和沟道插塞33的顶表面尺寸可以指直径。
另外，沟道触点4的顶表面尺寸大于沟道插塞33的顶表面尺寸，优选地，沟道触点4的顶表面在堆栈层2上的正投影完全覆盖沟道插塞33的顶表面。其中，沟道触点4的顶表面是指沟道触点4背离沟道插塞33一侧的表面，沟道触点4的顶表面可以呈圆形，沟道触点4的顶表面尺寸可以指直径。由于现有技术中的沟道触点4为了保证与存储串沟道结构3对准，沟道触点4的尺寸极小(小于沟道插塞33的尺寸)，导致后续其他触点与沟道触点4连接时对准困难。因此本实施例中沟道触点4的底表面尺寸设置为小于沟道插塞33的顶表面尺寸，保证沟道触点4与存储串沟道结构3准确对准，同时增大沟道触点4的顶表面尺寸(大于沟道插塞33的尺寸)，以增大后续其他触点到沟道触点4的OVL窗口(window)，进而减小沟道触点4与其他触点对准的难度并减少两者未对准的情况。
在沟道触点4的底表面朝向顶表面的方向上，沟道触点4的尺寸可以逐渐增大，也可以先减小再增大，此处不做具体限定，只要保证沟道触点4的底表面尺寸小于沟道插塞33的顶表面尺寸，沟道触点4的顶表面尺寸大于沟道插塞33的顶表面尺寸即可。
优选地，根据存储串沟道结构3之间的间距情况，还可进一步增大沟道触点4的顶表面尺寸，例如沟道触点4的顶表面尺寸大于或等于存储串沟道结构3的顶表面尺寸，优选地，沟道触点4的顶表面在堆栈层2上的正投影完全覆盖存储串沟道结构3的顶表面，以进一步增大后续其他触点到沟道触点4的OVL窗口，进一步降低沟道触点4与其他触点对准的难度。其中，存储串沟道结构3的顶表面是指存储串沟道结构3背离衬底1一侧的表面，存储串沟道结构3的顶表面可以呈圆形，存储串沟道结构3的顶表面尺寸可以指直径。
优选地，根据实际工艺需求，可以设置沟道触点4的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1，以保证在增大沟道触点4的顶表面的同时，避免沟道触点4对其他结构产生不良影响。
优选地，存储串沟道结构3的顶表面尺寸范围为100nm至150nm，沟道插塞33的顶表面尺寸范围为50nm至80nm，沟道触点4的底表面尺寸范围为40nm至60nm，沟道触点4的顶表面尺寸范围为110nm至140nm。
如图2和图3所示，沟道触点4可以包括第一触点结构41和第二触点结构42。第二触点结构42位于存储串沟道结构3上，且第二触点结构42与存储串沟道结构3中的沟道插塞33接触，实现第二触点结构42与沟道插塞33的电性连接。第一触点结构41位于第二触点结构42上，且第一触点结构41的底表面与第二触点结构42的顶表面接触，实现第一触点结构41与第二触点结构42的电性连接。
第一触点结构41的顶表面(第一触点结构41背离第二触点结构42一侧的表面)为沟道触点4的顶表面，第一触点结构41的顶表面尺寸大于第二触点结构42的顶表面尺寸，即增大沟道触点4的顶表面尺寸，降低其他触点与沟道触点4对准的难度。
进一步地，第二触点结构42的底表面(第二触点结构42背离第一触点结构41一侧的表面)为沟道触点4的底表面，因此第二触点结构42的底表面尺寸小于或等于沟道插塞33的顶表面尺寸，且第二触点结构42的底表面在堆栈层1上的正投影位于沟道插塞33的顶表面内，以保证沟道插塞33与沟道触点4准确对准。第二触点结构42的底表面可以呈圆形，第二触点结构42的底表面尺寸可以为直径。
进一步地，第一触点结构41的顶表面尺寸大于沟道插塞33的顶表面尺寸，优选地，第一触点结构41的顶表面在堆栈层2上的正投影完全覆盖沟道插塞33的顶表面，以进一步增大后续其他触点连接沟道触点4的OVL窗口。第一触点结构41的顶表面可以呈圆形，第一触点结构41的顶表面尺寸可以为直径。优选地，第一触点结构41的深度范围为250nm至300nm。
第二触点结构42的顶表面尺寸与第一触点结构41的底表面尺寸之间的大小关系不做具体限定，即第二触点结构42的顶表面尺寸可以大于、等于或小于第一触点结构41的底表面尺寸。第二触点结构42的顶表面尺寸可以大于或等于第二触点结构42的底表面尺寸，第一触点结构41的底表面尺寸可以小于或等于第一触点结构41的顶表面尺寸。例如，如图2所示，第二触点结构42的顶表面尺寸小于第一触点结构41的底表面尺寸，第二触点结构42的顶表面尺寸等于第二触点结构42的底表面尺寸，第一触点结构41的底表面尺寸等于第一触点结构41的顶表面尺寸，即第一触点结构41和第二触点结构42均为圆柱结构，且第一触点结构41的底表面的面积大于所述第二触点结构42的顶表面的面积。在制作时，可以先在第一绝缘层5中开设一定深度的第一开口，进而在第二开口底部的第一绝缘层5中开设第二开口，以裸露部分沟道插塞33，第二开口的尺寸小于第一开口的尺寸，进而在第一开口和第二开口中填充导电材料，使得第二开口中形成第二触点结构42，第一开口中形成第一触点结构41。其中，先制作第一开口，再制作第二开口，能够在不增加工艺制程的基础上，增大其他触点到沟道触点4的OVL窗口，且第一开口和第二开口的组合结构有利于导电材料的填充，提高填充效果，从而提高导电稳定性。另外，第一开口和第二开口的组合结构可以避免锥形结构引起的蚀刻问题。其中，第一开口和第二开口可分别参考图4所示示例中第一开口51和第二开口52。
又例如，如图3所示，第二触点结构42的顶表面尺寸大于第一触点结构41的底表面尺寸，第二触点结构42的顶表面尺寸大于第二触点结构42的底表面尺寸，第一触点结构41的底表面尺寸小于第一触点结构41的顶表面尺寸。在制作时，可以先在堆栈层2上形成第一绝缘层子层，在第一绝缘子层中开设第四开口，以裸露部分沟道插塞33，在第四开口中填充导电材料，形成第二触点结构42，进而在第一绝缘子层上形成第二绝缘子层，在第二绝缘子层中开设第五开口，以裸露部分第二触点结构42，在第五开口中填充导电材料，形成第一触点结构41。
进一步地，半导体器件还包括连接触点6，连接触点6位于沟道触点4上，且连接触点6与沟道触点4接触，实现连接触点6与沟道触点4的电性连接。连接触点6可以为导电材料，例如钨等。具体地，第一绝缘层5上形成有第二绝缘层7，连接触点6纵向贯穿第二绝缘层7，并与沟道触点4的顶表面连接。沟道触点4的顶表面增大，能够减小连接触点6与沟道触点4对准的难度。
进一步地，半导体器件还包括外围器件层8，外围器件层8位于第二绝缘层7上，且外围器件层8与连接触点6电性连接，实现外围器件层8与堆栈层2的键合，以构成电性互连结构。
外围器件层8可以包括用于促进半导体器件的操作的任何适当数字、模拟和/或混合信号电路。例如，外围器件层8可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。在一些实施例中，外围器件层8使用互补金属氧化物半导体(CMOS)技术形成。
由上述可知，本发明实施例提供的半导体器件，能够通过在存储串沟道结构3上形成沟道触点4，使沟道触点4包含第一触点结构41和第二触点结构42。其中，第一触点结构41的底表面与第二触点结构42的顶表面连接，且第一触点结构41的顶表面尺寸大于第二触点结构42的顶表面尺寸，以保证沟道触点4与存储串沟道结构3的电性连接，同时扩大后续其他触点到沟道触点4的OVL窗口。从而减小连接触点6与沟道触点4对准的难度并减少两者未对准的情况，从而提高电性连接的稳定性，提高半导体器件的性能。
可以理解的，本申请实施例中，图2和图3对沟道触点4的形状举例仅用于解释本申请实施例，不应构成限。沟道触点4还可以有其他的形状设计，本申请实施例对此不作限制。类似的，本申请实施例中，沟道触点4的尺寸和形状也可以有其他的设计，本申请实施例对此不作限制。
相应地，本发明实施例还提供一种半导体器件的制作方法，能够制作上述实施例中的半导体器件。
参见图4，是本发明实施例提供的半导体器件的制作方法的流程示意图。
如图4所示，本实施例提供一种半导体器件的制作方法，所述方法包括步骤101至步骤104，具体如下：
步骤101、形成堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层。
本发明实施例中，如图5a所示，堆栈层2可以形成于衬底1上，即提供衬底1，在衬底1上形成堆栈层2。堆栈层2中的栅极层21和层间绝缘层22可以采用ALD(原子层沉积法)、CVD(化学气相沉积法)、PVD(物理气相沉积法)等工艺形成。
步骤102、形成纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞。
本发明实施例中，如图5a所示，在堆栈层2中开设沟道孔，且沟道孔纵向贯穿堆栈层2，并延伸至衬底1中，然后在沟道孔中形成存储串沟道结构3，存储串沟道结构3包括沟道填充层31，围绕沟道填充层31周侧设置的半导体沟道层32，围绕半导体沟道层32设置的存储介质层(图中未示出)，以及设置于沟道填充层31顶部的沟道插塞33。具体地，在沟道孔中形成存储介质层、半导体沟道层32和沟道填充层31，在沟道填充层31的顶部进行蚀刻，并在蚀刻的部分填充导电材料，以形成沟道插塞33，且沟道插塞33与半导体沟道层32电性连接。
步骤103、在所述存储串沟道结构上形成沟道触点，使所述沟道触点与所述沟道插塞连接；所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。
本发明实施例中，可以先在堆栈层上形成第一绝缘层，进而在第二绝缘层中形成开口结构，裸露出部分沟道插塞，在开口结构中填充导电材料，以形成沟道触点。其中，开口结构的底部尺寸小于沟道插塞的顶表面尺寸，且开口结构的底部在堆栈层上的正投影位于沟道插塞的顶表面内，开口结构的顶部尺寸大于沟道插塞的顶表面尺寸，以使沟道触点的底表面在堆栈层上的正投影位于沟道插塞的顶表面内，沟道触点的顶表面的尺寸大于沟道插塞的顶表面的尺寸。优选地，所述沟道触点的顶表面尺寸大于所述存储串沟道结构的顶表面尺寸。所述沟道触点的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1。
开口结构可以分为两步形成，即开口结构可以包括第一开口和第二开口。具体地，所述在所述存储串沟道结构上形成沟道触点，包括：
在所述堆栈层上形成第一绝缘层；
采用第一掩膜层，在所述第一绝缘层中形成第一开口；
采用第二掩膜层，在所述第一开口底部的第一绝缘层中形成第二开口，以裸露所述沟道插塞，所述第一开口的尺寸大于所述第二开口的尺寸；
在所述第二开口和所述第一开口中填充导电材料，以构成所述沟道触点。
如图5b所示，在堆栈层2上形成第一绝缘层5，进而在第一绝缘层5上形成第一掩膜层。相对于现有技术来说，第一掩膜层可以为新增掩膜层，即通过现有技术中的GLSA(GateLast Self Align，后栅自对准结构)硬掩膜层在第一绝缘层5上形成GLSA开口(图中未示出)后，通过第一掩膜层在第一绝缘层5上继续形成第一开口51。
第一掩膜层也可以通过对现有技术中的GLSA硬掩膜层进行改进来获得，即在GLSA硬掩膜层上增加对应沟道接触点的图案91，图案91用于形成第一开口，如图6所示。也就是说，第一掩膜层可以为GLSA硬掩膜层，GLSA硬掩膜层包含GLSA图案(图中未示出)和沟道接触点的图案91。
具体地，所述采用第一掩膜层，在所述第一绝缘层中形成第一开口，包括：
采用所述GLSA硬掩膜层，通过所述GLSA图案在所述第一绝缘层中形成GLSA开口，并通过所述沟道接触点的图案在所述第一绝缘层中形成所述第一开口。
通过GLSA硬掩膜层，可以同时在第一绝缘层5中形成GLSA开口和第一开口51，第一开口51的深度小于第一绝缘层5的高度，第一开口51的尺寸为A，GLSA开口为后续蚀刻的校准标记。然后，去除第一硬掩膜层。本实施例采用现有技术中的GLSA硬掩膜层来制作第一开口51，可以避免增加工艺制作流程。
进而，通过校准标记，在第一绝缘层5上形成第二掩膜层，第二硬掩膜层可以采用现有技术中的CT(contact，触点)硬掩膜层，第二硬掩膜层上设有对应第二开口的图案92，如图7所示，图案92的尺寸B小于图案91的尺寸A。其中，图案92和图案91可以为圆形，图案92的尺寸B和图案91的尺寸A可以为直径。如图5c所示，第二掩膜层10包括依次形成于第一绝缘层5上的碳层11、抗反射层12和光刻胶13。其中，抗反射层12可以为氮氧化硅SiON。第二开口的图案92可以设于光刻胶13上，且第二开口的图案92与第一开口51的位置相对应，图案92的尺寸B小于第一开口51的尺寸A。
如图5d所示，通过第一硬掩膜层10，在第一开口51底部的第一绝缘层5中形成第二开口52，以裸露部分沟道插塞33，即第二开口52的尺寸小于沟道插塞33的顶表面尺寸，第二开口52的尺寸B小于第一开口51的尺寸A。其中，第一开口51和第二开口52可以呈圆柱状，第一开口51的尺寸B和第二开口52的尺寸A可以为直径。然后，去除第二硬掩膜层。
在形成第一开口51和第二开口52之后，如图5e所示，在第一开口51和第二开口52中填充导电材料，以形成沟道触点4。其中，填充于第一开口51中的导电材料形成第一触点结构41，填充于第二开口52中的导电材料形成第二触点结构42。第一触点结构41的顶表面尺寸大于第二触点结构42的顶表面尺寸，从而增大沟道触点4的顶表面尺寸，降低其他触点与沟道触点4对准的难度。
由于现有技术中的沟道触点的制作流程为先采用GLSA硬掩膜层在绝缘层上形成GLSA开口，然后基于GLSA开口，采用CT硬掩膜层在绝缘层中形成开口(C1CH)，以在开口中形成沟道触点，即现有技术中的沟道触点采用两个硬掩膜层制成，因此本发明实施例相对于现有技术来说未增加制作工艺流程，且尽量采用现有技术中的硬掩膜层，以在保证工艺流程的同时，提高后续其他触点到沟道触点4的OVL窗口。另外，本发明实施例中第一开口51和第二开口52的组合结构有利于导电材料的填充，进而提高填充性能，提高导电稳定性。
进一步地，所述方法还包括：
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层中形成第三开口，以裸露所述沟道触点；
在所述第三开口中填充导电材料，以构成连接触点，所述连接触点与所述沟道触点连接；
在所述第二绝缘层上形成外围器件层，所述外围器件层与所述连接触点连接。
如图5f所示，在形成沟道触点4之后，在第一绝缘层5上形成第二绝缘层7，在第二绝缘层7中形成第三开口71，以裸露部分沟道触点4，即第三开口71的底部尺寸小于沟道触点4的顶表面尺寸，进而在第三开口(V0)71中填充导电材料，以形成连接触点6，有效保证连接触点6与沟道触点4的准确对准。进而，在第二绝缘层7上形成外围器件层8，使外围器件层8通过连接触点6、沟道触点4与堆栈层2键合，构成电性互连结构。
本发明实施例提供的半导体器件的制作方法，能够通过在存储串沟道结构3上形成沟道触点4，使沟道触点4包含第一触点结构41和第二触点结构42。其中，第一触点结构41的底表面与第二触点结构42的顶表面连接，且第一触点结构41的顶表面尺寸大于第二触点结构42的顶表面尺寸，以保证沟道触点4与存储串沟道结构3的电性连接，同时扩大后续其他触点到沟道触点的OVL窗口，减小其他触点与沟道触点对准的难度并减少两者未对准的情况，从而提高电性连接的稳定性，提高半导体器件的性能。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：
堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层；
纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞；以及，
位于所述存储串沟道结构上的沟道触点，所述沟道触点与所述沟道插塞连接；
所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一触点结构的顶表面尺寸大于所述沟道插塞的顶表面尺寸。
3.根据权利要求1所述的半导体器件，其特征在于，所述沟道触点的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一触点结构和第二触点结构均为圆柱结构，所述第一触点结构的底表面的面积大于所述第二触点结构的顶表面的面积。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述沟道触点上的连接触点，以及位于所述连接触点上的外围器件层；
所述连接触点分别与所述沟道触点、所述外围器件层连接。
6.一种半导体器件的制作方法，其特征在于，包括：
形成堆栈层，所述堆栈层包括多个纵向交替堆叠的栅极层和层间绝缘层；
形成纵向贯穿所述堆栈层的存储串沟道结构，所述存储串沟道结构包括位于所述存储串沟道结构顶部的沟道插塞；
在所述存储串沟道结构上形成沟道触点，使所述沟道触点与所述沟道插塞连接；所述沟道触点包含第一触点结构和第二触点结构，其中，所述第一触点结构的底表面与所述第二触点结构的顶表面连接，所述第一触点结构的顶表面尺寸大于所述第二触点结构的顶表面尺寸。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述在所述存储串沟道结构上形成沟道触点，包括：
在所述堆栈层上形成第一绝缘层；
采用第一掩膜层，在所述第一绝缘层中形成第一开口；
采用第二掩膜层，在所述第一开口底部的第一绝缘层中形成第二开口，以裸露所述沟道插塞，所述第一开口的尺寸大于所述第二开口的尺寸；
在所述第二开口和所述第一开口中填充导电材料，以构成所述沟道触点。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第一掩膜层为用于形成后栅自对准结构的GLSA硬掩膜层，所述GLSA硬掩膜层包含GLSA图案和所述沟道接触点的图案；
所述采用第一掩膜层，在所述第一绝缘层中形成第一开口，包括：
采用所述GLSA硬掩膜层，通过所述GLSA图案在所述第一绝缘层中形成GLSA开口，并通过所述沟道接触点的图案在所述第一绝缘层中形成所述第一开口。
9.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第一触点结构的顶表面尺寸大于所述沟道插塞的顶表面尺寸。
10.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述沟道触点的顶表面尺寸与底表面尺寸的比例范围为2:1至3:1。
11.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述方法还包括：
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层中形成第三开口，以裸露所述沟道触点；
在所述第三开口中填充导电材料，以构成连接触点，所述连接触点与所述沟道触点连接；
在所述第二绝缘层上形成外围器件层，所述外围器件层与所述连接触点连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707663A (zh) * 2021-08-26 2021-11-26 长江存储科技有限责任公司 半导体结构、三维存储器及其制备方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348408B1 (en) * 1999-11-04 2002-02-19 Nec Corporation Semiconductor device with reduced number of intermediate level interconnection pattern and method of forming the same
US20170098656A1 (en) * 2015-10-01 2017-04-06 Yong-Hoon Son Semiconductor Memory Devices
CN107994020A (zh) * 2017-11-24 2018-05-04 长江存储科技有限责任公司 三维存储器形成方法
US20180182856A1 (en) * 2016-12-22 2018-06-28 Samsung Electronics Co., Ltd. Semiconductor devices and contact plugs
CN108598085A (zh) * 2018-06-21 2018-09-28 长江存储科技有限责任公司 三维存储器及其制备方法、在凹陷结构上制作漏极的方法
US20180330948A1 (en) * 2017-05-10 2018-11-15 Samsung Electronics Co., Ltd. Method of fabricating three-dimensional semiconductor devices
CN110349962A (zh) * 2018-04-04 2019-10-18 三星电子株式会社 半导体器件及其制造方法
US20200020716A1 (en) * 2018-07-12 2020-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
CN110896668A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN111180451A (zh) * 2019-12-31 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111755455A (zh) * 2019-07-16 2020-10-09 长江存储科技有限责任公司 在三维存储器件中的自对准触点和用于形成该自对准触点的方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348408B1 (en) * 1999-11-04 2002-02-19 Nec Corporation Semiconductor device with reduced number of intermediate level interconnection pattern and method of forming the same
US20170098656A1 (en) * 2015-10-01 2017-04-06 Yong-Hoon Son Semiconductor Memory Devices
US20180182856A1 (en) * 2016-12-22 2018-06-28 Samsung Electronics Co., Ltd. Semiconductor devices and contact plugs
US20180330948A1 (en) * 2017-05-10 2018-11-15 Samsung Electronics Co., Ltd. Method of fabricating three-dimensional semiconductor devices
CN107994020A (zh) * 2017-11-24 2018-05-04 长江存储科技有限责任公司 三维存储器形成方法
CN110349962A (zh) * 2018-04-04 2019-10-18 三星电子株式会社 半导体器件及其制造方法
CN108598085A (zh) * 2018-06-21 2018-09-28 长江存储科技有限责任公司 三维存储器及其制备方法、在凹陷结构上制作漏极的方法
US20200020716A1 (en) * 2018-07-12 2020-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
CN110896668A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN111755455A (zh) * 2019-07-16 2020-10-09 长江存储科技有限责任公司 在三维存储器件中的自对准触点和用于形成该自对准触点的方法
CN111180451A (zh) * 2019-12-31 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707663A (zh) * 2021-08-26 2021-11-26 长江存储科技有限责任公司 半导体结构、三维存储器及其制备方法
CN113707663B (zh) * 2021-08-26 2024-04-05 长江存储科技有限责任公司 半导体结构、三维存储器及其制备方法

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