CN108598085A - 三维存储器及其制备方法、在凹陷结构上制作漏极的方法 - Google Patents
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Abstract
本发明提供一种三维存储器及其制备方法、在凹陷结构上制作漏极的方法，其中三维存储器的制备方法包括以下步骤：提供半导体结构，该半导体结构包括衬底、和堆叠层，该堆叠层包括若干层栅极层；形成穿过该堆叠层的沟道孔；形成位于该沟道孔内的沟道层，该沟道层的顶表面低于该沟道孔的开口；形成位于该沟道孔内的漏极，该漏极位于该沟道层之上，并沿该沟道孔的径向向外的方向突出于该沟道层。本发明提供的三维存储器及其制备方法，由于能够使三维存储器的漏极沿沟道孔的径向向外的方向突出于沟道层，使得漏极在水平方向的尺寸较大，所以能够降低在钨填充工艺中形成的钨电极不能与漏极连接的风险，提高三维存储器的生产良率。
Description
技术领域
本发明主要涉及半导体技术领域，尤其涉及三维存储器及其制备方法、在凹陷结构上制作漏极的方法。
背景技术
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。三维是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据电荷捕获来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
漏极是用于将沟道孔中的电路与外部电路连接的电极。受到沟道孔半径和存储器膜厚度等因素的制约，目前的NAND存储器中，漏极的在水平方向的尺寸较小。水平方向尺寸较小的漏极会造成在钨填充工艺中形成的钨电极不能与漏极连接的风险。钨电极与漏极连接不能连接就会进而导致器件不可用。因此目前在制作钨电极时往往需要采用具有较高精度的较为昂贵的光刻机(例如Immersion光刻机)。
因此有必要提供一种具有在水平方向上尺寸较大的漏极的三维存储器及其制备方法。
发明内容
本发明要解决的技术问题包括一种具有在水平方向上尺寸较大的漏极的三维存储器及其制备方法。
为解决上述技术问题中的至少一部分，本发明提供了一种三维存储器的制备方法，包括以下步骤：
提供半导体结构，该半导体结构包括衬底、位于该衬底上的堆叠层，该堆叠层包括沿垂直于该衬底的方向间隔排列的若干层栅极层；
形成穿过该堆叠层的沟道孔；
形成位于该沟道孔内的沟道层，该沟道层的顶表面低于该沟道孔的开口；
形成位于该沟道孔内的漏极，该漏极位于该沟道层之上，并沿该沟道孔的径向向外的方向突出于该沟道层。
根据本发明的至少一个实施例，三维存储器的制备方法还包括：
形成位于该沟道孔内且至少部位位于该沟道层外围的存储器膜，该存储器膜的顶表面不高于该沟道层的顶表面；
该漏极的至少一部分位于该存储器膜的上方。
根据本发明的至少一个实施例，形成该存储器膜和沟道层的方法包括：
形成位于该沟道孔内的存储器膜材料层，该存储器膜材料层至少覆盖该沟道孔的侧壁；
形成位于该沟道孔内的沟道材料层，至少部分该存储器膜材料层位于该沟道材料层的外围；
去除该沟道材料层的顶部，以形成该沟道层；
去除该存储器膜材料层的顶部，以形成该存储器膜。
根据本发明的至少一个实施例，在同一步骤中去除该存储器膜材料层的顶部和该沟道材料层的顶部。
根据本发明的至少一个实施例，该堆叠层包括位于顶层的硬掩膜层；
形成该沟道材料层之后、去除该存储器膜材料层的顶部以及该沟道材料层的顶部之前，还包括：
形成位于该沟道孔内的绝缘芯膜材料层，至少部分该沟道材料层位于该绝缘芯膜材料层的外围；
去除该绝缘芯膜材料层的顶部，以露出该沟道材料层的顶部；
首次去除该沟道材料层的顶部；
去除该存储器膜材料层的顶部，并同时再次去除该沟道材料层的顶部。
根据本发明的至少一个实施例，在去除该存储器膜材料层的顶部，再次去除该沟道材料层的顶部的同时，去除该硬掩膜层，并再次去除该绝缘芯膜材料层的顶部以形成绝缘芯膜。
根据本发明的至少一个实施例，以湿法刻蚀首次去除该沟道材料层的顶部；
以选择性干法刻蚀去除该存储器膜材料层的顶部，并同时再次去除该沟道材料层的顶部。
根据本发明的至少一个实施例，该选择性干法刻蚀对该存储器膜材料层的刻蚀速率大于或者等于对该沟道材料层的刻蚀速率。
根据本发明的至少一个实施例，该存储器膜材料层包括沿该沟道孔的径向向内的方向依次形成的阻挡氧化层、电荷捕获层和隧穿氧化层；
该硬掩膜层和该电荷捕获层的材料相同；
该阻挡氧化层、该隧穿氧化层和该绝缘芯膜材料层的材料相同。
根据本发明的至少一个实施例，该硬掩膜层和该电荷捕获层中的任一层与该阻挡氧化层、该隧穿氧化层和绝缘芯膜材料层的任一层之间的刻蚀选择比等于1。
根据本发明的至少一个实施例，该硬掩膜层和该电荷捕获层的材料为氮化硅，该阻挡氧化层、该隧穿氧化层和该绝缘芯膜材料层的材料为氧化硅。
根据本发明的至少一个实施例，该漏极在垂直于该衬底的方向上的高度的范围是50纳米至500纳米。
根据本发明的至少一个实施例，三维存储器的制备方法还包括以下步骤：
形成覆盖该半导体结构和该漏极的盖层，该盖层内形成有与该漏极对准的通孔；
对该通孔进行金属填充以形成导电接触孔。
根据本发明的至少一个实施例，该漏极的材料包括多晶硅。
为解决本发明的至少一部分技术问题，本发明的至少一个实施例提供一种在凹陷结构上制作漏极的方法，包括以下步骤：
提供具有凹陷结构的半导体结构；
形成位于该凹陷结构内的沟道层，该沟道层的顶表面低于该凹陷结构的开口；
形成位于该凹陷结构内的漏极，该漏极位于该沟道层之上，该漏极沿该凹陷结构的径向向外的方向突出于该沟道层。
根据本发明的至少一个实施例，制作漏极的方法还包括：
形成位于该凹陷结构内的存储器膜材料层；
形成位于该存储器膜材料层内的沟道材料层，至少部分该存储器膜材料层位于该沟道材料层的外围；
形成位于该凹陷结构的绝缘芯膜材料层，至少部分该沟道材料层位于该绝缘芯膜材料层的外围；
去除该绝缘芯膜材料层的顶部，以露出该沟道材料层的顶部；
首次去除该沟道材料层的顶部；
去除该存储器膜材料层的顶部，并同时再次去除该沟道材料层的顶部。
为解决本发明的至少一部分技术问题，本发明的至少一个实施例提供一种三维存储器，包括：
衬底；
位于该衬底上的堆叠层，该堆叠层包括沿垂直于该衬底的方向间隔排列的若干层栅极层；
穿过该堆叠层的沟道孔；
位于该沟道孔内的沟道层和漏极；
该漏极位于该沟道层之上，该漏极沿该沟道孔的径向向外的方向突出于该沟道层。
根据本发明的至少一个实施例，三维存储器还包括：位于该沟道孔内的存储器膜，该存储器膜的至少一部分环绕该沟道层，该漏极的至少一部分位于该存储器膜上。
根据本发明的至少一个实施例，该漏极在垂直于该衬底的方向上的高度的范围50纳米至500纳米。
根据本发明的至少一个实施例，该存储器膜层包括沿该沟道孔的径向向内的方向依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层；
其中该电荷捕获层的材料为氮化硅，该阻挡氧化层和该隧穿氧化层的材料为氧化硅。
根据本发明的至少一个实施例，还包括位于该沟道孔底部的硅层，该硅层与该沟道层电性接触。
根据本发明的至少一个实施例，该漏极的材料包括多晶硅。
根据本发明的至少一个实施例，该沟道层的材料包括多晶硅。
本发明的三维存储器及其制备方法，由于能够使三维存储器的漏极在沿沟道孔的径向方向上向外突出于沟道层。所以本发明的三维存储器及其制备方法能使漏极在沿沟道孔的径向方向上(以下简称为水平方向)的尺寸较大。在后续的钨填充工艺中形成的导电接触孔需要与漏极对准。水平方向上尺寸较大的漏极能够降低导电接触孔与漏极对准失败的风险，进而能够提高三维存储器的生产良率。
附图说明
图1是根据本发明的一个实施例的三维存储器的制备方法流程图；
图2是根据本发明的另一个实施例的三维存储器的制备方法流程图；
图3A-3I是本发明的一个实施例的三维存储器的制备工艺步骤示意图。
附图标记说明
1-衬底：
2-沟道孔；
3-第一绝缘层；
4-栅极层；
5-堆叠层；
6-硬掩膜层；
7-第一硬掩膜层材料层；
8-第二硬掩膜层材料层；
9-硅层；
10-存储器膜材料层；
110-存储器膜；
12-沟道材料层；
120沟道层；
121-沟道材料层的顶部；
13-绝缘芯膜材料层；
130-绝缘芯膜；
14-第一凹槽；
140-第二凹槽；
16-漏极材料层；
160-漏极；
17-盖层；
171-通孔；
18-导电接触孔。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
下面参考图1和图3A、3F和3H来对本发明的一个实施例中三维存储器的制备方法进行说明。在该实施例中，三维存储器的制备方法主要包括以下步骤：
参考图3A，在步骤100中，提供半导体结构。该半导体结构包括衬底1和位于所述衬底上的堆叠层5。该堆叠层5包括沿垂直于衬底1的方向(即图3A中的竖直方向)以相互间隔的形式排列的若干层栅极层4。在当前的实施例中衬底1以单晶硅制成。在其他的实施例中，衬底1是由其他适合的材料制成的，这些适合的材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)。在一些实施例中，衬底1上还形成有掺杂区(图中未示出)。
继续参考图3A，在步骤200中，形成穿过堆叠层5的沟道孔2。
参考图3F，在步骤300中，形成位于沟道孔2内的沟道层120。形成的沟道层120的顶表面低于沟道孔2的开口。
参考图3H，形成位于沟道孔2内的漏极160。该漏极160位于沟道层120之上，且该漏极160在沟道孔2的径向方向上(即图3H中的水平方向上)向外突出于沟道层120。
虽然本发明的一个实施例中三维存储器的制备方法如上所述，但是在本发明的其他实施例中，三维存储器的制备方法相对于上述实施例在许多方面都可以多样的变化。下面以一些实施例对这些变化中的至少一部分进行说明。
下面参考图2和图3A至图3I来对本发明的另一个实施例的三维存储器的制备方法进行说明。在该实施例中，三维存储器的制备方法主要包括以下步骤：
参考图3A，在步骤100中，提供半导体结构。该半导体结构包括衬底1和位于所述衬底上的堆叠层5。该堆叠层5包括沿垂直于衬底1的方向(即图3A中的竖直方向)以相互间隔的形式排列的若干层栅极层4。在当前的实施例中，栅极层4之间设置有第一绝缘层3。换言之，在堆叠层5中，多个第一绝缘层3和多个栅极层4以两两间隔的方式设置，使得若干层栅极层4相互间隔。
继续参考图3A，在步骤200中，形成穿过堆叠层5的沟道孔2。该沟道孔2可以是一刻蚀等方法形成的。
参考图3B，在步骤301中，形成位于沟道孔2内的存储器膜材料层10。该存储器膜材料层10至少覆盖沟道孔2的侧壁。在当前的实施例中，该存储器膜材料层10还覆盖沟道孔2的底部。该存储器膜材料层10在后续的步骤中可以被制作成为存储器膜110。
存储器膜材料层10的结构可以是多样的。在一些实施例中，存储器膜材料层10包括但不限于内至外依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层(由于存储器膜110的厚度很小，为避免附图过于复杂不再对阻挡氧化层、电荷捕获层、隧穿氧化层进行一一标注)。
在一些实施例中，隧穿氧化层可以是以绝缘材料制成的，该绝缘材料包括但不限于氧化硅、氮化硅或氮氧化硅或者上述材料的组合。在一些实施例中，隧穿氧化层的厚度为5-15nm。在一些实施例中，电荷捕获层可以用于存储电荷，电荷捕获层中的电荷的存储或是移除决定了半导体通道的开关状态。电荷捕获层的材料包括但不限于氮化硅、氮氧化硅、硅或者以上材料的组合。在一些实施例中，电荷捕获层的厚度为3-15nm。在一些实施例中，阻挡层材料为氧化硅、氮化硅、高介电常数绝缘材料或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻挡层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。
参考图3C，在步骤302中，形成位于沟道孔2内的沟道材料层12。其中，至少一部分的该存储器膜材料层10位于沟道材料层12的外围。沟道材料层12的材料可以在非结晶、多结晶、单晶硅等材料中进行选择。形成沟道材料层12的工艺可以使用薄膜沉淀工艺。该薄膜沉淀工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，或者其他合适的方法。
继续参考图3C，在步骤303中，形成绝缘芯膜材料层13。该绝缘芯膜材料层13的材料可以选择氧化硅等各种适于作为绝缘芯膜的材料。另一方面，形成该绝缘芯膜材料层13的具体方法可以是原子层沉积法(ALD)、旋涂绝缘介质法(Spin-on dielectric，SOD)或者上述工艺的组合，或者其他合适的方法。
参考图3D，在步骤304中，去除绝缘芯膜材料层130的顶部。形成一个第一凹槽14。该第一凹槽暴露沟道材料层12的顶部121的侧壁。
参考图3E，在步骤305中首次去除沟道材料层12的顶部。可选的，在这一步骤中，去除的是在步骤304中暴露出来的沟道材料层12的顶部121。在其他的实施例中，去除沟道材料层的顶部还可以包括暴露出来的道材料层12的顶部121以下的一部分沟道材料层12。可选的，在这一步骤中，以湿法刻蚀去除沟道材料层12的顶部。
参考图3F，在步骤306中，去除存储器膜材料层10的顶部形成存储器膜110。在这一步骤中，还再次去除沟道材料层12的顶部形成沟道层120。这一步骤完成后会形成第二凹槽140。该第二凹槽140的至少一部分位于存储器膜110顶表面的上方。这样的设置使得后续步骤中形成的漏极160的至少一部分能够位于该存储器膜110的上方。可选的，在这一步骤中还再次去除绝缘芯膜材料层13的顶部形成绝缘芯膜130。
继续参考图3F，在当前的实施例中，这一步骤中对存储器膜材料层10的顶部、绝缘芯膜材料层13的顶部的去除量较大，对除沟道材料层12的顶部的去除量较小。这是因为在本实施例中，该步骤中虽然是以同一步骤实现对存储器膜材料层10的顶部和绝缘芯膜材料层13的顶部，并且这一步骤也导致对除沟道材料层12的顶部的去除，但在这一步骤中，沟道材料层12的顶部在竖直方向上的去除量不一定和到绝缘芯膜材料层13和存储器膜材料层10的顶部在竖直方向上的去除量相同或者接近。换言之，在一些实施例中，该选择性干法刻蚀对存储器膜材料层10的刻蚀速率以及对绝缘芯膜材料层13的刻蚀速率可以被设置为大于或者等于对沟道材料层12的刻蚀速率。
值得注意的是，对存储器膜材料层10的顶部、绝缘芯膜材料层13的顶部的去除量较大，对除沟道材料层12的顶部的去除量较小的这一刻蚀结果只是对步骤306的去除结果的举例，并不代表在完成本步骤之后，必须使得沟道层120的顶部高于存储器膜110顶表面。事实上，在其他的实施例中，可以选择以干法刻蚀等其他方式对存储器膜材料层10的顶部、除沟道材料层12的顶部和绝缘芯膜材料层13的顶部进行去除，并且对存储器膜材料层10的顶部、除沟道材料层12的顶部和绝缘芯膜材料层13的顶部进行去除的步骤也可以是通过多次去除(例如多次刻蚀)来实现的。另一方面，在这一步骤之后，沟道层120的顶部和存储器膜110顶表面也可以是齐平的。
在步骤400中，形成漏极160。该形成漏极160的步骤可以是一次性形成的也可以是分为多个子步骤来进行。下面以图3G和图3H来说明一种可选的形成漏极160的方法。
参考图3G，在一个形成漏极160的可选方法中，先在整个用于制作三维存储器的半导体结构的上部形成漏极材料层16。这一形成步骤的具体形式可以多样的。例如，该漏极材料层16的材料可以是多晶硅、单晶硅等。形成该漏极材料层16的具体方法可以是学气相沉积法(Chemical Vapor Deposition，CVD)、物理气相沉积法(Physical Vapor Deposition，PVD)或原子层沉积法(Atomic Layer Deposition，ALD)等方法。形成的形成漏极材料层16的顶部可以不是光滑的，例如在当前的实施例中，形成的漏极材料层16的顶部具有与沟道材料层12对应的凸起。
参考图3H，在形成漏极材料层16之后，对漏极材料层16进行平坦化，该平坦化过程可以是以化学机械研磨(Chemical-Mechanical planarization，CMP)的方式实现的，也可以以其他平坦化方式实现的。该平坦化步骤去除位于第二凹槽以外的漏极材料层16，进而形成漏极160。
本实施例的三维存储器的制备方法，由于能够使三维存储器的漏极160在沿沟道孔2的径向方向上，向外突出于沟道层120。所以本实施例的三维存储器的制备方法使得漏极160在沟道孔2的径向方向上(即图3A至图3H的水平方向上)的尺寸较大。水平尺寸较大的漏极160能够降低在后续的钨填充工艺中形成的钨电极不能与漏极160连接的风险，进而能够提高三维存储器的生产良率。
虽然上述实施例给出了三维存储器的制备方法的一些变化。但在其他的实施例中，三维存储器的制备方法的多个方面还具有更多的变化。下面以一些更多的实施例继续对三维存储器的制备方法的可选的变化中的至少一部分进行说明。
参考图3A，在一些实施例中，堆叠层5除了包括栅极层4和第一绝缘层3之外，还包括位于堆叠层5的顶层的硬掩膜层6。该硬掩膜层6可以是单层结构也可以是多层结构。继续参考图3A，在一个实施例中，该硬掩膜层6进一步包括第一硬掩膜层材料层7和位于该第一硬掩膜层材料层7上方的第二硬掩膜层材料层8。其中该第一硬掩膜层材料层7和第二硬掩膜层材料层8的材料不同，并且该第一硬掩膜层材料层7和第二硬掩膜层材料层8的材料包括但不限于氧化硅、氮化硅或氮氧化硅，或多种以上材料的组合。
可选的，在一些实施例中，该硬掩膜层6在后续的步骤中去除。参考图3E和图3F，在一些实施例中，在去除存储器膜材料层10的顶部形成存储器膜110的步骤中，不但再次去除沟道材料层12的顶部形成沟道层120，再次去除绝缘芯膜材料层13的顶部形成绝缘芯膜130，还一并将硬掩膜层6去除。
硬掩膜层6、电荷捕获层、阻挡氧化层、隧穿氧化层和绝缘芯膜材料层13的材料可以根据需要进行选择。在一些实施例中，硬掩膜层6的至少一部分的材料和电荷捕获层的材料相同，阻挡氧化层、隧穿氧化层、绝缘芯膜材料层13的材料相同。
在一些实施例中，硬掩膜层6、电荷捕获层的任一层为第一材料制成，阻挡氧化层、隧穿氧化层、绝缘芯膜材料层13中的任一层为第二材料制成。其中该第一材料和第二材料之间的刻蚀选择比等于1。该些材料的具体选择情况可以是多样的，例如在一个实施例中，硬掩膜层6和电荷捕获层的材料为氮化硅。阻挡氧化层、隧穿氧化层和绝缘芯膜材料层13的材料则为氧化硅。
漏极160在垂直于衬底的方向上的尺寸被定义为漏极160的高度。该漏极160的高度是可以在一定范围内选择的。参考图3H，在一些实施例中，漏极160的高度的范围是50纳米至500纳米。
虽然在前述的实施例中没有描述在形成漏极160之后的步骤。但事实上，在本发明的一些实施例中，形成漏极160之后还可以具有更多的步骤。下面参考图3I对本发明的一些是实施例进行说明。在这些实施例中，除包含前述任意一个实施例中的形成漏极160之前的全部或者部分步骤之外，还包含以下步骤：
步骤500，形成覆盖半导体结构和漏极160的盖层17。该盖层17内形成有与漏极160对准的通孔171。该通孔171的形状既可以是如图3I中所示的漏斗形的，也可以是柱状等其他形状的。
步骤600，对通孔171进行金属填充，使得填充的金属与漏极160形成导电接触孔。其中对通孔171进行填充所用的金属可以是钨或者其他导电金属。
虽然前述实施例都是关于三维存储器的制备方法的，但这些实施例只是以三维存储器为例说明本发明的精神。本发明事实上不限于三维存储器的制备方法领域。本发明的一些实施例是关于在凹陷结构上制作漏极的方法，为方便叙述并减少附图数量，下面仍以附图3A、图3F和图3H对本发明的一些实施例中的在凹陷结构上制作漏极的方法进行说明。值得注意的是，使用这些附图仅是为了便叙述并减少附图数量，并不代表这些附图中的全部标记都是必要的。
在这些实施例中，制作漏极的方法主要包括以下步骤：
首先参考图3A，提供具有凹陷结构2的半导体结构。该半导体结构可以是被用于制作三维存储器的半导体结构，也可以是被用于制作其他芯片、存储器的半导体结构。该凹陷结构2既可以是沟道孔，也可以是凹槽等其他凹陷结构。
参考图3F，形成位于该凹陷结构2内的沟道层120。该沟道层120的顶表面低于凹陷结构2的开口。
参考图3H，形成位于凹陷结构2内的漏极160。该漏极160位于所述沟道层之上，并沿所述凹陷结构的径向向外的方向突出于所述沟道层。
虽然制作漏极的方法的一个实施例如上所述，但在一些其他的实施例中，制作漏极的方法还包括更多的步骤。下面参考图3B至图3F来对这些更多的步骤进行说明。这些更多的步骤主要包括：
参考图3B，形成位于凹陷结构2内的存储器膜材料层10。
参考图3C形成位于存储器膜材料层10内的沟道材料层12。其中至少一部分存储器膜材料层10位于沟道材料层12的外围。
继续参考图3C，形成位于凹陷结构2内部的绝缘芯膜材料层13。其中至少部分的沟道材料层12位于绝缘芯膜材料层13的外围。
参考图3D，去除绝缘芯膜材料层13的顶部。这一步骤完成后会露出沟道材料层12的顶部。
参考图3E，首次去除沟道材料层12的顶部。
参考图3F，去除存储器膜材料层10的顶部，并同时再次去除沟道材料层12的顶部。
本发明的一些更多的实施例是关于三维存储器的，下面参考图3I对本发明的一些实施例的三维存储器进行说明。在这些实施例中，三维存储器包括：衬底1、沟道孔2和堆叠层5。其中堆叠层5位于衬底1的上方，沟道孔2则穿过堆叠层5。其中堆叠层5进一步包括沿垂直于衬底的方向间隔排列的多层栅极层4。在一些实施例中，堆叠成5还包括多层第一绝缘层3，该多层第一绝缘层3和多层栅极层4交替设置使得多层栅极层4之间第一绝缘层3被隔开。
本实施例的三维存储器还具有沟道层120和漏极160。其中沟道层102和漏极160都位于沟道孔2的内部，且漏极160位于沟道层120的上方。在沟道孔2的径向方向上，漏极160相对于沟道层120向外突出于沟道层120。
在一些实施例中，三维存储器还包括位于沟道孔2内的存储器膜110。其中存储器膜110位于沟道层120的外部并环绕沟道层120，漏极160至少一部分位于存储器膜110的上方。
在一些实施例中，三维存储器的漏极160在垂直于衬底1的方向上的尺寸被定义为漏极160的高度。该漏极160的高度是可以在一定范围内选择的。参考图3H，在一些实施例中，漏极160的高度的范围是50纳米至500纳米。
在一些实施例中，三维存储器的存储器膜110包括沿所述沟道孔2的径向向内的方向依次形成的阻挡氧化层、电荷捕获层和隧穿氧化层。其中该阻挡氧化层、电荷捕获层和隧穿氧化层的材料可以是多样的。在一些实施例中，电荷捕获层的材料为氮化硅，阻挡氧化层和隧穿氧化层的材料为氧化硅。
三维存储器的其他部位也可以具有多样的变化。在一些实施例中，三维存储器还包括硅层9。该硅层9位于沟道孔2的底部，并且该硅层9与沟道层120电性接触。另一方面，三维存储器的漏极160的材料可以是多变的，在一些实施例中，该三维存储器的漏极160的材料包括多晶硅。类似的，该三维存储器的沟道层120的材料也可以是多样的。在一些实施例中，该三维存储器的沟道层12的材料包括多晶硅。
虽然本发明已参照当前的多个具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明的，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换。因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (23)
1.一种三维存储器的制备方法，其特征在于：包括以下步骤：
提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的堆叠层，所述堆叠层包括沿垂直于所述衬底的方向间隔排列的若干层栅极层；
形成穿过所述堆叠层的沟道孔；
形成位于所述沟道孔内的沟道层，所述沟道层的顶表面低于所述沟道孔的开口；
形成位于所述沟道孔内的漏极，所述漏极位于所述沟道层之上，并沿所述沟道孔的径向向外的方向突出于所述沟道层。
2.如权利要求1所述的制备方法，其特征在于，还包括：
形成位于所述沟道孔内且至少部位位于所述沟道层外围的存储器膜，所述存储器膜的顶表面不高于所述沟道层的顶表面；
所述漏极的至少一部分位于所述存储器膜的上方。
3.如权利要求2所述的制备方法，其特征在于，形成所述存储器膜和沟道层的方法包括：
形成位于所述沟道孔内的存储器膜材料层，所述存储器膜材料层至少覆盖所述沟道孔的侧壁；
形成位于所述沟道孔内的沟道材料层，至少部分所述存储器膜材料层位于所述沟道材料层的外围；
去除所述沟道材料层的顶部，以形成所述沟道层；
去除所述存储器膜材料层的顶部，以形成所述存储器膜。
4.如权利要求3所述的制备方法，其特征在于，在同一步骤中去除所述存储器膜材料层的顶部和所述沟道材料层的顶部。
5.如权利要求4所述的制备方法，其特征在于，所述堆叠层包括位于顶层的硬掩膜层；
形成所述沟道材料层之后、去除所述存储器膜材料层的顶部以及所述沟道材料层的顶部之前，还包括：
形成位于所述沟道孔内的绝缘芯膜材料层，至少部分所述沟道材料层位于所述绝缘芯膜材料层的外围；
去除所述绝缘芯膜材料层的顶部，以露出所述沟道材料层的顶部；
首次去除所述沟道材料层的顶部；
去除所述存储器膜材料层的顶部，并同时再次去除所述沟道材料层的顶部。
6.如权利要求5所述的制备方法，其特征在于，在去除所述存储器膜材料层的顶部，再次去除所述沟道材料层的顶部的同时，去除所述硬掩膜层，并再次去除所述绝缘芯膜材料层的顶部以形成绝缘芯膜。
7.如权利要求5所述的制备方法，其特征在于，以湿法刻蚀首次去除所述沟道材料层的顶部；
以选择性干法刻蚀去除所述存储器膜材料层的顶部，并同时再次去除所述沟道材料层的顶部。
8.如权利要求7所述的制备方法，其特征在于，所述选择性干法刻蚀对所述存储器膜材料层的刻蚀速率大于或者等于对所述沟道材料层的刻蚀速率。
9.如权利要求5所述的制备方法，其特征在于，所述存储器膜材料层包括沿所述沟道孔的径向向内的方向依次形成的阻挡氧化层、电荷捕获层和隧穿氧化层；
所述硬掩膜层和所述电荷捕获层的材料相同；
所述阻挡氧化层、所述隧穿氧化层和所述绝缘芯膜材料层的材料相同。
10.如权利要求9所述的制备方法，其特征在于，所述硬掩膜层和所述电荷捕获层中的任一层与所述阻挡氧化层、所述隧穿氧化层和绝缘芯膜材料层的任一层之间的刻蚀选择比等于1。
11.如权利要求10所述的制备方法，其特征在于，所述硬掩膜层和所述电荷捕获层的材料为氮化硅，所述阻挡氧化层、所述隧穿氧化层和所述绝缘芯膜材料层的材料为氧化硅。
12.如权利要求1至11任一项所述的制备方法，其特征在于，所述漏极在垂直于所述衬底的方向上的高度的范围是50纳米至500纳米。
13.如权利要求1至11任一项所述的制备方法，其特征在于，还包括以下步骤：
形成覆盖所述半导体结构和所述漏极的盖层，所述盖层内形成有与所述漏极对准的通孔；
对所述通孔进行金属填充以形成导电接触孔。
14.如权利要求1至11任一项所述的制备方法，其特征在于，所述漏极的材料包括多晶硅。
15.一种在凹陷结构上制作漏极的方法，包括以下步骤：
提供具有凹陷结构的半导体结构；
形成位于所述凹陷结构内的沟道层，所述沟道层的顶表面低于所述凹陷结构的开口；
形成位于所述凹陷结构内的漏极，所述漏极位于所述沟道层之上，所述漏极沿所述凹陷结构的径向向外的方向突出于所述沟道层。
16.根据权利要求15所述的制作漏极的方法，其特征在于，还包括：
形成位于所述凹陷结构内的存储器膜材料层；
形成位于所述存储器膜材料层内的沟道材料层，至少部分所述存储器膜材料层位于所述沟道材料层的外围；
形成位于所述凹陷结构内的绝缘芯膜材料层，至少部分所述沟道材料层位于所述绝缘芯膜材料层的外围；
去除所述绝缘芯膜材料层的顶部，以露出所述沟道材料层的顶部；
首次去除所述沟道材料层的顶部；
去除所述存储器膜材料层的顶部，并同时再次去除所述沟道材料层的顶部。
17.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠层，所述堆叠层包括沿垂直于所述衬底的方向间隔排列的若干层栅极层；
穿过所述堆叠层的沟道孔；
位于所述沟道孔内的沟道层和漏极；
所述漏极位于所述沟道层之上，所述漏极沿所述沟道孔的径向向外的方向突出于所述沟道层。
18.如权利要求17所述的三维存储器，其特征在于，还包括：位于所述沟道孔内的存储器膜，所述存储器膜的至少一部分环绕所述沟道层，所述漏极的至少一部分位于所述存储器膜上。
19.根据权利要求17所述的三维存储器，其特征在于：所述漏极在垂直于所述衬底的方向上的高度的范围50纳米至500纳米。
20.根据权利要求17所述的三维存储器，其特征在于：所述存储器膜层包括沿所述沟道孔的径向向内的方向依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层；
其中所述电荷捕获层的材料为氮化硅，所述阻挡氧化层和所述隧穿氧化层的材料为氧化硅。
21.根据权利要求17所述的三维存储器，其特征在于：还包括位于所述沟道孔底部的硅层，所述硅层与所述沟道层电性接触。
22.根据权利要求17至21任一项所述的三维存储器，其特征在于：所述漏极的材料包括多晶硅。
23.如权利要求17至21任一项所述的三维存储器，其特征在于，所述沟道层的材料包括多晶硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180928 |