CN109411481A

CN109411481A - 一种半导体器件及其制造方法

Info

Publication number: CN109411481A
Application number: CN201811320160.9A
Authority: CN
Inventors: 刘峻
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2018-11-07
Filing date: 2018-11-07
Publication date: 2019-03-01

Abstract

本申请公开了一种半导体器件及其制造方法，在该半导体器件中，仅在存储核心区设置有沟道孔，而在阶梯区设置有第一接触孔，该第一接触孔内填满金属，该第一接触孔的结构与沟道孔的结构不同，其内部不设置有外延结构以及存储器功能层，因此，能够避免阶梯区不均一的外延结构给半导体器件带来的不良影响，例如，与半导体器件内部的底部选择栅或虚字线发生短路，降低产品良率。

Description

一种半导体器件及其制造方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和层间绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。

在现有的3D NAND存储器的制造方法中，为了能够在栅线牺牲层去除和字线形成过程提供结构支撑，在存储核心区和阶梯区会同时形成沟道孔，并在沟道孔内形成存储器件的各功能层。其中，每个沟道孔底部形成有外延结构(selective epitaxy growth，SEG)位于阶梯区的沟道孔可以作为支撑结构。

然而，由于阶梯区的图形密度不同，很难在阶梯区的不同沟道孔内形成结构均一的外延结构。该结构不均一的外延结构，会导致阶梯区的外延结构要么与底部选择栅发生短路，要么与虚字线发生短路，进而导致产品良率下降。

发明内容

有鉴于此，本申请提供了一种半导体器件及其制造方法，以避免阶梯区不均一的外延结构给半导体器件带来的不良影响。

为了解决上述技术问题，本申请采用了如下技术方案：

一种半导体器件，包括：

衬底；

位于所述衬底之上的堆叠结构，所述堆叠结构由栅线层和层间介质层交替层叠形成，所述堆叠结构包括阶梯区和存储核心区；

其中，所述存储核心区包括贯穿所述存储核心区的沟道孔，所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的内壁上形成有存储器功能层；

所述阶梯区包括贯穿所述阶梯区的第一接触孔；所述第一接触孔与所述栅线层之间设置有绝缘侧墙。

可选地，所述绝缘侧墙为覆盖所述第一接触孔侧壁的绝缘层。

可选地，所述绝缘侧墙为自所述第一接触孔的侧壁向各层所述栅线层突出的绝缘层。

可选地，所述半导体器件还包括：位于所述衬底之上的外围电路。

可选地，所述半导体器件还包括：与所述外围电路电连接的第二接触孔。

可选地，所述半导体器件为3D NAND存储器。

可选地，所述存储器功能层沿着所述沟道孔的径向由外向内依次包括：存储器层和沟道层。

可选地，所述存储器层沿着所述沟道孔的径向由外向内依次包括：电荷阻挡层、电荷存储层和电荷遂穿层。

一种半导体器件的制造方法，所述方法包括：

提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构由牺牲层和层间介质层交替层叠形成；所述堆叠结构包括阶梯区和存储核心区；

在所述存储核心区内形成贯穿所述存储核心区的沟道孔；所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的内壁上形成有存储器功能层；

在所述阶梯区形成贯穿所述阶梯区的第一接触孔；

形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙；

将所述牺牲层替换为栅线层；

向所述第一接触孔内填充导电材料，以在所述第一接触孔的径向内侧形成导电材料层。

可选地，所述形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙，具体包括：

在所述第一接触孔的侧壁上形成绝缘层。

沿着所述第一接触孔，去除每层所述牺牲层中靠近所述第一接触孔的部分牺牲层，以在所述第一接触孔和残留的各层牺牲层之间形成空隙；

向所述空隙内填充绝缘材料，以形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙。

可选地，所述将所述牺牲层替换为栅线层，具体包括：

在所述存储核心区和阶梯区分别形成栅极隔槽；

利用所述栅极隔槽去除各层所述牺牲层，从而在所述层间介质层之间形成间隙；

向所述间隙内填充导电材料，以形成各层栅线层。

可选地，所述衬底上还形成有外围电路，所述方法还包括：

形成与所述外围电路电连接的第二接触孔。

可选地，所述第一接触孔与所述第二接触孔同步形成。

可选地，同步执行所述向所述第一接触孔内填充导电材料和所述向所述间隙内填充导电材料，以形成各层栅线层。

相较于现有技术，本申请具有以下有益效果：

基于以上技术方案可知，本申请提供的半导体器件中，仅在存储核心区设置有沟道孔，而在阶梯区设置有第一接触孔，该第一接触孔内填满金属，该第一接触孔的结构与沟道孔的结构不同，其内部不设置有外延结构以及存储器功能层，因此，能够避免阶梯区不均一的外延结构给半导体器件带来的不良影响，例如，与半导体器件内部的底部选择栅或虚字线发生短路，降低产品良率。

附图说明

为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。

图1是本申请实施例提供的一种半导体器件结构示意图；

图2是本申请实施例提供的一种半导体器件制造方法流程示意图；

图3(1)至图3(4)是本申请实施例提供的一种半导体器件制造方法一系列流程对应的结构示意图；

图4是本申请实施例提供的另一种半导体器件结构示意图；

图5是本申请实施例提供的另一种半导体器件制造方法流程示意图；

图6(1)至图6(2)是本申请实施例提供的另一种半导体器件制造方法一系列流程对应的结构示意图；

图7是本申请实施例提供的又一种半导体器件结构示意图；

图8是本申请实施例提供的又一种半导体器件制造方法流程示意图；

图9(1)至图9(4)是本申请实施例提供的又一种半导体器件制造方法一系列流程对应的结构示意图。

具体实施方式

基于背景技术部分可知，现有的3D NAND存储器中，阶梯区与存储核心区内均设置有沟道孔，但是由于阶梯区的图形密度不同，如此，形成于阶梯区的不同沟道孔内的外延结构不均一，从而给半导体器件带来不良影响，降低了产品良率。

为了解决上述技术问题，本申请提供了一种半导体器件，在该半导体器件中，仅在存储核心区设置有沟道孔，而在阶梯区设置有第一接触孔，该第一接触孔内填满金属，该第一接触孔的结构与沟道孔的结构不同，其内部不设置有外延结构以及存储器功能层，因此，能够避免阶梯区不均一的外延结构给半导体器件带来的不良影响，例如，与半导体器件内部的底部选择栅或虚字线发生短路，降低产品良率。

为了清楚地理解本申请的具体实施方式，下面结合附图对本申请提供的半导体器件的具体实施方式进行详细描述。

请参见图1，本申请实施例提供的半导体器件包括：

衬底101；

位于衬底101之上的堆叠结构102，堆叠结构102由栅线层1021和层间介质层1022交替层叠形成，堆叠结构102包括阶梯区I和存储核心区II；

其中，存储核心区II包括贯穿存储核心区II的沟道孔103，沟道孔103的底部形成有自衬底101外延生长的外延结构104，沟道孔103的内壁上形成有存储器功能层105；

阶梯区I包括贯穿阶梯区I的第一接触孔106；其中，第一接触孔106的侧壁上形成有绝缘层1061，并且在第一接触孔106的内部沿着第一接触孔106的径向内侧形成有覆盖绝缘层1061的导电材料层1062。

其中，绝缘层1061可以作为用于隔离第一接触孔106和栅线层1021的绝缘侧墙。此外，在本申请实施例中，绝缘侧墙除了可以起到隔离第一接触孔106和各层栅线层1021外，还可以在半导体器件制造过程中，起到支撑结构的作用。

作为一示例，该绝缘层1061的材料可以为二氧化硅。另外，为了提高绝缘层1061的性能，该绝缘层1061可以采用原子层沉积工艺形成。更具体地，该绝缘层1061是在阶梯区I内刻蚀出用于形成第一接触孔106的通孔后，再向该通孔内沉积薄膜层而形成，如此，可以减小第一接触孔106内的导电材料层1062的填充空间，而导电材料层1062是真正起到电连接的作用，第一接触孔106填充有导电材料层1062的区域才相当于接触孔的作用，因此，通过绝缘层1061形成，有利于减小实际接触孔的尺寸。

需要说明，在本申请实施例中，之所以要在第一接触孔106与栅线层1021之间形成绝缘侧墙，是因为半导体器件工作时，阶梯区I内的第一接触孔106与栅线层1021内的信号不同，第一接触孔106内的信号是传输至衬底101的信号，栅线层1021内的信号是实现半导体器件存储功能的栅极控制信号，所以，两者之间不能形成电连接，否则会出现信号串扰现象。

在本申请实施例中，为了形成较好的电连接性能，导电材料层1062可以填满整个第一接触孔106。

另外，需要说明，形成于阶梯区I内的第一接触孔106除了可以向衬底传输信号外，还可以在半导体器件制造过程中起到支撑结构的作用。

阶梯区I可以包括多层台阶，在本申请实施例中，将层间介质层1022和与其下相邻的栅线层1021组成的结构称为一层台阶。作为示例，本申请提供的半导体器件中可以包括32层、64层或128层台阶。

作为一示例，沟道孔103内的外延结构104可以采用常规外延工艺自衬底101外延生长形成。作为更具体示例，该外延结构104的材质可以与衬底101的材质相同。

需要说明，本申请实施例提供的半导体器件可以为3D NAND存储器。更具体地，该3D NAND存储器可以为电荷捕获型存储器，也可以为电荷存储型存储器。当3D NAND存储器为电荷捕获型存储器时，形成于沟道孔103内的存储器功能层105可以沿着沟道孔103的径向由外向内依次包括电荷阻挡层、电荷捕获层和电荷遂穿层和沟道层。其中，沟道层穿过电荷遂穿层、电荷捕获层和电荷阻挡层与外延结构104接触。电荷阻挡层、电荷捕获层和电荷遂穿层的材料可以分别依次为二氧化硅、氮化硅和二氧化硅，如此，形成ONO结构。

当3D NAND存储器为电荷捕获型存储器时，形成于沟道孔103内的存储器功能层105可以沿着沟道孔103的径向由外向内依次包括电荷阻挡层、电荷存储层和电荷遂穿层和沟道层。

另外，该沟道孔103内还可以包括沿着沟道层径向内侧的绝缘芯层。该绝缘芯层的材料可以为二氧化硅。

以上为本申请实施例提供的半导体器件的一种实现方式。在该实现方式中，仅在存储核心区设置有沟道孔，而在阶梯区设置有第一接触孔，该第一接触孔内填满金属，该第一接触孔的结构与沟道孔的结构不同，其内部不设置有外延结构以及存储器功能层，因此，能够避免阶梯区不均一的外延结构给半导体器件带来的不良影响，例如，与半导体器件内部的底部选择栅或虚字线发生短路，降低产品良率。

基于上述实施例提供的半导体器件的具体实现方式，相应地，本申请还提供了该半导体器件制造方法的具体实现方式。

请参见图2至图3(4)，本申请实施例提供的一种半导体器件制造方法包括以下步骤：

S201：提供衬底，衬底上形成有堆叠结构，堆叠结构由牺牲层和层间介质层交替层叠形成；堆叠结构包括阶梯区和存储核心区。

如图3(1)所示，衬底101上形成有堆叠结构301，该堆叠结构301由牺牲层3011和层间介质层3012形成。该堆叠结构301包括阶梯区I和存储核心区II。

作为示例，在本申请实施例中，牺牲层3011的材料可以为氮化硅，层间介质层3012可以为二氧化硅层。如此，堆叠结构301可以包括多个重复的ON结构。

作为一示例，堆叠结构301可以采用本领域惯用的薄膜沉积工艺在衬底301上形成，然后再刻蚀沉积形成的牺牲层和层间介质层交替层叠结构，然后通过平坦化工艺，从而形成堆叠结构301。

需要说明，为了形成平整的结构，在阶梯区I的上方覆盖有氧化层，从而使得阶梯区I的表面与存储核心区II的表面相平。

S202：在存储核心区内形成贯穿存储核心区的沟道孔；沟道孔的底部形成有自衬底外延生长的外延结构，沟道孔的内壁上形成有存储器功能层。

本步骤可以具体包括以下步骤：

S2021：采用反应等离子体干法刻蚀工艺在存储核心区II内形成贯穿存储核心区II的沟道孔103，直至露出衬底101表面，或者也同时对衬底101进行部分刻蚀。

S2022：在沟道孔103的底部形成外延结构104。

本步骤可以具体为：采用外延生长工艺在沟道孔103的底部外延生长一层自衬底101外延生长的外延结构104。

作为示例，该外延结构104的高度高于最底层层间介质层3012的高度。

S2023：沿着沟道孔103的径向内侧形成存储器功能层105。

需要说明，本申请实施例提供的半导体器件可以为3D NAND存储器。更具体地，该3D NAND存储器可以为电荷捕获型存储器，也可以为电荷存储型存储器。当3D NAND存储器为电荷捕获型存储器时，形成于沟道孔103内的存储器功能层105可以沿着沟道孔103的径向由外向内依次包括电荷阻挡层、电荷捕获层和电荷遂穿层和沟道层。其中，电荷阻挡层、电荷捕获层和电荷遂穿层的材料可以分别依次为二氧化硅、氮化硅和二氧化硅，如此，形成ONO结构。

S202执行完后，对应的剖面结构示意图如图3(2)所示。

S203：在阶梯区形成贯穿阶梯区的第一接触孔。

本步骤可以具体为：采用反应等离子体干法刻蚀工艺在阶梯区I内形成贯穿堆叠结构的第一接触孔106，直至露出衬底101表面。

本步骤执行完后对应的结构示意图如图3(3)所示。

S204：在第一接触孔的侧壁上形成绝缘层。

为了使得第一接触孔106与后续形成的栅线层之间绝缘，本申请实施例可以在第一接触孔106的侧壁上形成绝缘层1061，该绝缘层1061覆盖第一接触孔106的侧壁。

作为示例，该绝缘层1061的材料可以为二氧化硅。

作为另一示例，该绝缘层1061可以采用原子层沉积工艺(atomic layerdeposition，ALD)沿着第一接触孔106的侧壁形成二氧化硅绝缘层。

该步骤执行完对应的剖面结构示意图如图3(4)所示。

S205：将牺牲层替换为栅线层，同时向第一接触孔内填充导电材料。

本步骤可以具体包括以下步骤：

S2051：在阶梯区I和存储核心区II形成贯穿堆叠结构的栅极隔槽(图中未示出)，直至露出衬底101表面。

S2052：采用湿法腐蚀工艺，通过栅极隔槽去除牺牲层3011。

本步骤可以具体为：将上述形成的结构浸没在湿法腐蚀溶液内，湿法腐蚀溶液会通过栅极隔槽与牺牲层3011发生化学反应，如此，去除掉牺牲层3011。

需要说明，为了使得在湿法腐蚀过程中，湿法腐蚀溶液仅腐蚀牺牲层，而对层间介质层的腐蚀作用不大，因此，在本申请实施例中，选用的湿法腐蚀溶液可以为牺牲层和层间介质层的选择比大于1的湿法腐蚀溶液。作为示例，当牺牲层3011的材料为氮化硅时，上述采用的湿法腐蚀溶液可以为磷酸溶液。

S2053：通过栅极隔槽在先前牺牲层3011的位置填充上导电材料，从而形成各层栅线层1021，同时，向第一接触孔106内填充导电材料，从而在第一沟道孔沿着绝缘层1061的径向内侧形成导电材料层1062。

作为示例，该导电材料可以为金属材料，更具体地，该金属材料可以为金属钨。

需要说明，在图1中，层间介质层1022与图3(1)至图3(4)中的层间介质层3012为相同层结构。如此，经过S2053之后，各层栅线层1021与层间介质层3012构成了堆叠结构102。

该步骤执行完对应的结构示意图如图1所示。

以上为本申请实施例提供的一种半导体器件制造方法的具体实现方式。在该具体实现方式中，栅线层1021和第一接触孔106内的导电材料层1062同时形成，如此降低制造成本。

在上述半导体器件及其制造方法的实现方式中，设置在第一接触孔与栅线层之间的绝缘侧墙是以形成于第一接触孔侧壁上的绝缘层为例进行说明的。实际上，该绝缘侧墙还可以采用其它结构，例如其可以为自所述第一接触孔的侧面向各层所述栅线层突出的绝缘层。具体参见以下实施例。

图4示出了本申请实施例提供的另一种半导体器件的剖面结构。需要说明，图4所示的半导体器件结构与图1所示的半导体器件结构存在诸多相似之处，其不同之处仅在于隔离侧墙的不同。为了简要起见，本申请实施例仅描述其不同之处，其相似之处请参见上述图1所示的实施例描述。

在图4中，用于隔离第一接触孔106和各层栅线层1021之间的绝缘侧墙为自第一接触孔106的侧壁向各层栅线层1021突出的绝缘层401。

该绝缘层401的层数与栅线层1021的层数相同，各层绝缘层401均位于相邻两层层间介质层1022之间。也可以按照以下方式理解本申请实施例中的绝缘层401的结构：该绝缘层401替换掉图1中的靠近第一接触孔106侧壁的部分栅线层1021，从而形成了图4所示的半导体器件结构。

作为具体示例，每层绝缘层401可以与其同层的栅线层1021对接。

以上为本申请实施例提供的另一种半导体器件的具体实现方式。

基于上述图4所示的半导体器件，相应地，本申请实施例还提供了另一种半导体器件制造方法的具体实现方式。

请参见图5至图6(2)，本申请实施例提供的另一种半导体器件制造方法包括：

S501至S503与上述S201至S203相同，为了简要起见，在此不再详细描述。

S504：沿着所述第一接触孔，去除每层所述牺牲层中靠近所述第一接触孔的部分牺牲层，以在所述第一接触孔和残留的各层牺牲层之间形成空隙。

本步骤可以具体为：采用湿法腐蚀工艺，通过第一接触孔106去除牺牲层3011中靠近所述第一接触孔106的部分牺牲层3011，以在所述第一接触孔106和残留的各层牺牲层3011之间形成空隙61。

该步骤执行完对应的剖面结构示意图如图6(1)所示。

S505：向所述空隙内填充绝缘材料，以形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙。

本步骤可以具体为：采用薄膜沉积工艺通过第一接触孔106向空隙61内填充绝缘材料，以形成自第一接触孔106的侧壁向各层栅线层1021突出的绝缘层401。该绝缘层401可以用于隔离第一接触孔106与牺牲层3011的绝缘侧墙。

该步骤执行完对应的剖面结构示意图如图6(2)所示。

S506：将剩余的牺牲层替换为栅线层，同时向第一接触孔内填充导电材料。

该步骤的具体实现方式与上述S205相同，为了简要起见，在此不再详细描述。

该步骤执行完对应的剖面结构示意图如图4所示。

以上为本申请实施例提供的另一种半导体器件制造方法的具体实现方式。

需要说明，在3D NAND存储器中，其除了包括具有存储功能的结构外，还可以包括用于为存储功能的结构提供控制信号的外围电路。基于此，在上述图1或图4所示的半导体器件中，还可以包括外围电路。

作为示例，图7示出了包括外围电路的半导体器件的结构示意图。需要说明，图7所示的半导体器件是在图1所示的半导体器件的结构基础上进行改进得到的。如图7所示，该半导体器件除了包括图4所示的各个结构外，还可以包括：

位于衬底101之上的外围电路701；

以及与外围电路701电连接的导电接触702。

作为示例，外围电路701通常为CMOS结构，CMOS结构包括栅极、源极和漏极。如此，在该示例下，导电接触702可以与CMOS结构中的源极和漏极接触连接。

作为具体示例，本申请实施例所述的外围电路701可以为本领域常规的外围电路，也可以为PUC(periphery under cell)电路结构。

其中，本领域常规的外围电路位于存储芯片的旁侧，如此，外围电路会占用不能被存储芯片所使用的衬底面积。

PUC电路结构是指位于存储芯片下方的外围电路，在该结构中，存储芯片可以占用衬底整个面积。

基于图7所示的半导体器件，相应地，本申请还提供了该半导体器件制造方法的具体实现方式。

请参见图8至图9(4)，本申请实施例提供的半导体器件制造方法包括：

S801：提供衬底，衬底上形成有堆叠结构和外围电路，堆叠结构由牺牲层和层间介质层交替层叠形成；堆叠结构包括阶梯区和存储核心区。

请参见图9(1)，衬底101上形成有外围电路701和堆叠结构301，堆叠结构301与上述实施例中的堆叠结构301相同，为了简要起见，在此不再详细描述。

外围电路701可以具体为CMOS电路。

S802：在存储核心区内形成贯穿存储核心区的沟道孔；沟道孔的底部形成有自衬底外延生长的外延结构，沟道孔的内壁上形成有存储器功能层。

本步骤的具体实现方式与上述S202相同，为了简要起见，在此不再详细描述，详细信息参见S202的相关描述。

该步骤执行完对应的结构示意图如图9(2)所示。

S803：在阶梯区形成贯穿阶梯区的第一接触孔，在外围电路上方形成电连接外围电路的第二接触孔。

本步骤可以具体为：采用反应等离子体干法刻蚀工艺在阶梯区I内形成贯穿堆叠结构的第一接触孔106，直至露出衬底101表面。，在外围电路701上方形成用于形成外围电路导电接触的第二接触孔91，直至露出衬底101表面。

本步骤执行完后对应的结构示意图如图9(3)所示。

S804：在第一接触孔的侧壁上形成绝缘层。

该步骤的具体实现方式与上述实施例S204的具体实现方式相同，为了简要起见，在此不再详细描述，详细信息参见S204的相关描述。

本步骤执行完后对应的结构示意图如图9(4)所示。

S805：将牺牲层替换为栅线层，同时向第一接触孔和第二接触孔内填充导电材料。

该步骤的具体实现方式与上述实施例S205的具体实现方式基本相同，其不同之处在于，再将牺牲层替换为栅线层，同时向第一接触孔内填充导电材料时，还同时向第二接触孔内填充导电材料。

本步骤执行完后对应的结构示意图如图7所示。

以上为本申请实施例提供的另一种半导体器件制造方法的具体实现方式。在该具体实现方式中，栅线层1021、第一接触孔106内的导电材料层1062、第二接触孔91内的导电接触702同时形成，可以降低制造成本。

以上为本申请是实施例提供的半导体器件及其制造方法的具体实现方式。

Claims

1.一种半导体器件，其特征在于，包括：

衬底；

2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘侧墙为覆盖所述第一接触孔侧壁的绝缘层。

3.根据权利要求1所述的半导体器件，其特征在于，所述绝缘侧墙为自所述第一接触孔的侧壁向各层所述栅线层突出的绝缘层。

4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述衬底之上的外围电路。

5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：与所述外围电路电连接的第二接触孔。

6.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述半导体器件为3DNAND存储器。

7.根据权利要求6所述的半导体器件，其特征在于，所述存储器功能层沿着所述沟道孔的径向由外向内依次包括：存储器层和沟道层。

8.根据权利要求7所述的半导体器件，其特征在于，所述存储器层沿着所述沟道孔的径向由外向内依次包括：电荷阻挡层、电荷存储层和电荷遂穿层。

9.一种半导体器件的制造方法，其特征在于，所述方法包括：

在所述阶梯区形成贯穿所述阶梯区的第一接触孔；

形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙；

将所述牺牲层替换为栅线层；

10.根据权利要求9所述的方法，其特征在于，所述形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙，具体包括：

在所述第一接触孔的侧壁上形成绝缘层。

11.根据权利要求9所述的方法，其特征在于，所述形成用于隔离所述第一接触孔与所述牺牲层的绝缘侧墙，具体包括：

12.根据权利要求9所述的方法，其特征在于，所述将所述牺牲层替换为栅线层，具体包括：

在所述存储核心区和阶梯区分别形成栅极隔槽；

向所述间隙内填充导电材料，以形成各层栅线层。

13.根据权利要求9-12任一项所述的方法，其特征在于，所述衬底上还形成有外围电路，所述方法还包括：

形成与所述外围电路电连接的第二接触孔。

14.根据权利要求13所述的方法，其特征在于，所述第一接触孔与所述第二接触孔同步形成。

15.根据权利要求11所述的方法，其特征在于，同步执行所述向所述第一接触孔内填充导电材料和所述向所述间隙内填充导电材料，以形成各层栅线层。