CN109742081B - 存储器及其形成方法 - Google Patents
存储器及其形成方法 Download PDFInfo
- Publication number
- CN109742081B CN109742081B CN201910002295.9A CN201910002295A CN109742081B CN 109742081 B CN109742081 B CN 109742081B CN 201910002295 A CN201910002295 A CN 201910002295A CN 109742081 B CN109742081 B CN 109742081B
- Authority
- CN
- China
- Prior art keywords
- substrate
- memory
- common source
- layer
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 163
- 238000000926 separation method Methods 0.000 claims abstract description 26
- 230000000149 penetrating effect Effects 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- 238000009413 insulation Methods 0.000 claims 1
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000005192 partition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明涉及一种存储器及其形成方法，所述存储器的形成方法包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。上述方法有利于提高存储器的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
3D NAND存储器，包括衬底及形成与衬底表面的存储器堆叠结构，所述存储堆叠结构内形成有贯穿至衬底表面的沟道柱结构，形成竖直排列的存储串，存储串底部为底部选择晶体管(BSG)，存储堆叠结构内还形成有贯穿至衬底的共源极接触部，所述共源极接触部底部衬底内形成有共源极掺杂区，底部选择晶体管(BSG)通过所述共源极掺杂区连接至后端互连电路。
共源极接触部(ACS)通常使用全钨填充、或者多晶硅和钨填充。但是，目前存在如下问题：全钨填充的应力太高，会导致后续制程受到很大影响；而多晶硅和钨填充虽然能够降低应力，但是由于多晶硅电阻较大，会使得共源极接触部(ACS)的电阻偏高，影响存储器性能。
发明内容
本发明所要解决的技术问题是，提供一种存储器及其形成方法，可以降低共源极接触部的应力。
本发明提供一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。
本发明的技术方案还提供一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄暴露出形成在衬底内的介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。
可选的，所述衬底包括体硅层、介质层、薄硅层组层，所述介质层形成在体硅层和薄硅层之间。
可选的，所述对所述衬底背面进行减薄暴露出形成在衬底内的介质层包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。
可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
可选的，所述存储基底的形成方法包括：提供一衬底，在所述衬底正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述初始堆叠结构至衬底表面的沟道柱结构；形成贯穿所述初始堆叠结构至衬底表面的栅线隔槽；对所述栅线隔槽底部的衬底进行掺杂，形成共源极掺杂区；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层之间形成控制栅层；填充所述栅线隔槽，形成隔离墙。
可选的，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。
可选的，所述开口的宽度小于或等于所述共源极掺杂区的宽度。
可选的，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线。
本发明的技术方案还提供一种存储器，包括：存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；位于衬底背面的介质层；位于所述介质层内连接至所述共源极掺杂区的导电层，所述导电层作为共源极接触部。
可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
可选的，还包括：电路基底，所述存储基底正面与所述电路基底正面键合连接。
可选的，所述导电层的宽度小于或等于所述共源极掺杂区的宽度。
可选的，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构顶部的位线。
本发明的存储器的形成方法，在衬底的背面形成导电层连接共源极掺杂区，与存储堆叠结构位于衬底的两侧，提高了存储堆叠结构中的控制栅层与所述导电层之间的隔离性能，避免出现控制栅层与共源极接触部之间发生漏电问题。
进一步的，由于衬底背面的介质层的厚度较小，所述导电层的厚度自然也较低，从而有利于降低所述导电层的电阻，减小对共源极掺杂区施加源极电压时的功耗。且当所述导电层采用钨等金属材料时，由于导电层厚度较低，对存储基底产生的应力也较少，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述导电层在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对导电层产生的应力进行调整。
附图说明
图1至图5为本发明一具体实施方式的存储器的形成过程的结构示意图；
图6A至图6B为本发明一具体实施方式的存储器的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的存储器及其形成方法的具体实施方式做详细说明。
请参考图1，提供一存储基底，所述存储基底包括：衬底100以及形成于所述衬底正面的存储堆叠结构；所述存储堆叠结构内还形成有贯穿至衬底表面的沟道柱结构130、贯穿所述初始堆叠结构至衬底表面的隔离墙140；所述隔离墙140底部的衬底100内形成有共源极掺杂区141。
所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底等，所述衬底100还可以为n型掺杂或p型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底100为绝缘体上硅衬底，包括体硅层111，介质层112以及位于介质层112表面的薄硅层113。所述薄硅层113的表面作为衬底100的正面。
所述存储堆叠结构包括交替堆叠的绝缘层121和控制栅层122，所述绝缘层121的材料为氧化硅，所述控制栅层122包括栅介质层以及控制栅极。所述存储堆叠结构包括核心区域，以及所述核心区域外围的台阶区域，所述沟道柱结构130形成于所述核心区域内。
所述沟道柱结构130包括位于底部衬底100的薄硅层113内的半导体外延层131、位于沟道孔侧壁的功能侧墙132、覆盖所述功能侧墙132并连接所述半导体外延层131的沟道层133、以及填充所述沟道孔的沟道介质层134。所述功能侧墙132包括电荷阻挡层、电荷隧穿层以及电荷捕获层，通常为O-N-O(氧化硅-氮化硅-氧化硅)结构，所述沟道层133的材料为多晶硅，所述沟道介质层134的材料为氧化硅等绝缘介质材料。
所述隔离墙140的长度方向沿y轴方向，将所述控制栅层122隔离。图1中仅示出一个隔离墙140，在实际的存储器结构中，存储堆叠结构内形成若干平行排列的隔离墙140，将控制栅层122分割为若干区域。所述隔离墙140底部的衬底100内还形成有共源极掺杂区141，形成于所述薄硅层113内。
所述沟道柱结构130顶部还形成有位线136沿y轴方向排列，通过接触部135连接y方向排列的同一列的沟道柱结构130顶部。
所述衬底100上还覆盖有绝缘介质层150，以使得所述衬底100的堆叠结构上保持平坦，以及便于在介质层内形成电连接结构，例如形成沟道柱结构130顶部的接触部135以及位线136等。在所述台阶区域上方的绝缘介质层150内还可以形成有贯穿至各控制栅层122台阶处的字线接触部(图中未示出)。
以上所述的存储基底形成有存储器结构的若干存储单元，以及连接存储单元的位线、字线接触部等电连接结构。且通过隔离墙140将若干存储器单元分割为多个存储块。
上述基底的形成方法主要包括：提供一衬底100，在所述衬底100正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层121和牺牲层；形成贯穿所述初始堆叠结构至衬底100表面的沟道柱结构130；形成贯穿所述初始堆叠结构至衬底100表面的栅线隔槽；对所述栅线隔槽底部的衬底进行掺杂，形成共源极掺杂区141；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层121之间去除牺牲层后形成的开口内形成控制栅层122；然后填充所述栅线隔槽，形成隔离墙140。其中，所述共源极掺杂区141在存储堆叠结构形成之前形成，可以避免掺杂工艺的高温过程，对存储堆叠结构造成影响。
请参考图2，提供电路基底200，将所述存储基底正面与所述电路基底200正面键合连接。
所述电路基底200内形成有CMOS控制电路，作为存储器的外围电路，所述电路基底200通过与所述存储基底100键合连接，实现所述外围电路与存储单元之间的电连接。
所述电路基底200与存储基底之间为混合键合，包括介质层-介质层、介质层-导电层以及导电层-导电层之间键合类型。
请参考图3，对所述衬底100背面进行减薄，暴露出所述衬底100内的介质层112。
通过湿法刻蚀工艺，对所述衬底100背面进行减薄。该具体实施方式中，所述衬底100为SOI，可以采用对体硅层111具有较高刻蚀选择性的湿法刻蚀工艺，对体硅层111进行刻蚀，直至暴露出所述介质层112。
在其他具体实施方式中，也可以通过化学机械研磨或干法刻蚀工艺对衬底100背面进行减薄。
在将存储基底与电路基底200键合之后，再对所述衬底100背面进行减薄，可以避免减薄过程中，对存储基底正面的存储堆叠结构造成损伤。
在另一具体实施方式中，请参考图6A，所述存储基底的衬底600为单晶硅衬底；请参考图6B，对所述衬底600背面进行减薄至一定厚度后停止，较佳的，暴露出共源极掺杂区141底部。所述衬底100减薄后的厚度为1μm～2μm。然后，再在减薄后的衬底600背面形成介质层601，所述介质层601可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。所述介质层601的厚度可以为1μm～4μm，在其他具体实施例中，所述介质层601的厚度还可以为其他值。
请参考图4，刻蚀所述介质层112，形成开口401，所述开口401暴露出所述薄硅层113内的共源极掺杂区141。
所述开口401的宽度小于或等于所述共源极掺杂区141的宽度。避免后续在所述开口401内形成的导电层与沟道柱结构130的半导体外延层131之间造成漏电或短路等问题。
在一个具体实施方式中，可以采用形成栅线隔槽的光罩，通过光刻-刻蚀工艺形成所述开口401，使得所述开口401的位置和尺寸，与所述共源极掺杂区141的位置和尺寸对应，无需增加额外的光罩成本。
所述开口401与所述共源极掺杂区141对应，长度方向沿y轴方向。
请参考图5，在所述开口401(请参考图4)内填充导电层501，所述导电层501连接所述共源极掺杂区141，所述导电层501作为共源极接触部，用于连接至源极电压。
所述导电层501的材料包括多晶硅、钨、铝或铜中的至少一种。在一个具体实施方式中，所述导电层501的材料为钨；在另一具体实施方式中，所述导电层501为多晶硅层和钨层的堆叠结构。
所述导电层501的形成方法包括：在所述介质层112表面沉积导电材料，所述导电材料填充满所述开口401；以所述介质层112为停止层，对所述导电材料进行平坦化，形成位于所述开口401内的导电层501。
由于所述介质层112的厚度较小，所述导电层501的厚度自然也较低，从而有利于降低所述导电层501的电阻，减小对共源极掺杂区141施加源极电压时的功耗。且当所述导电层501采用钨等金属材料时，由于导电层501厚度较低，对存储基底产生的应力也较少，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述导电层501在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对导电层501产生的应力进行调整。
进一步的，由于所述导电层501作为共源极接触部，形成于衬底的背面，与存储堆叠结构位于衬底的两侧，提高了存储堆叠结构中的控制栅层122与所述导电层501之间的隔离性能，避免出现控制栅层122与共源极接触部之间发生漏电问题。
本发明的具体实施方式还提供一种存储器。
请参考图5，为本发明一具体实施方式的存储器的结构示意图。
所述存储器包括：存储基底，所述存储基底包括薄硅层113、形成于所述薄硅层113正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至薄硅层113表面的沟道柱结构130和隔离墙400，所述隔离墙400底部的薄硅层113内形成有共源极掺杂区141；位于薄硅层113背面的介质层112；位于所述介质层112内连接至所述共源极掺杂区141的导电层501，所述导电层501作为共源极接触部。
该具体实施方式中，所述薄硅层113和介质层112为SOI衬底减薄后的结构，所述薄硅层113为SOI衬底表面的薄硅层，所述介质层112为SOI衬底中间的绝缘介质层。所述薄硅层113作为形成存储堆叠结构的衬底，在其他具体实施方式中，形成所述存储堆叠结构的衬底还可以为其他半导体衬底，例如单晶硅衬底减薄后剩余的部分；而所述介质层112为通过沉积工艺形成于衬底表面。所述减薄后的衬底厚度为1μm～2μm。
所述存储堆叠结构包括交替堆叠的绝缘层121和控制栅层122。所述绝缘层121的材料为氧化硅，所述控制栅层122包括栅介质层以及控制栅极。所述存储堆叠结构包括核心区域，以及所述核心区域外围的台阶区域，所述沟道柱结构130形成于所述核心区域内。
所述沟道柱结构130包括位于衬底113内的半导体外延层131、位于沟道孔侧壁的功能侧墙132、覆盖所述功能侧墙132并连接所述半导体外延层131的沟道层133、以及填充所述沟道孔的沟道介质层134。所述功能侧墙132包括电荷阻挡层、电荷隧穿层以及电荷捕获层，通常为O-N-O(氧化硅-氮化硅-氧化硅)结构，所述沟道层133的材料为多晶硅，所述沟道介质层134的材料为氧化硅等绝缘介质材料。
所述隔离墙140的长度方向沿y轴方向，将不同区域的所述控制栅层122隔离。图5中仅示出一个隔离墙140，在实际的存储器结构中，存储堆叠结构内形成若干平行排列的隔离墙140，将控制栅层122分割为若干区域。所述隔离墙140底部的衬底100内还形成有共源极掺杂区141，形成于所述薄硅层113内。
所述沟道柱结构130顶部还形成有位线136沿y轴方向排列，通过接触部135连接y方向排列的同一列的沟道柱结构130顶部。
所述衬底113上还覆盖有绝缘介质层150，以使得所述衬底113的堆叠结构上保持平坦，以及便于在介质层内形成电连接结构，例如形成沟道柱结构130顶部的接触部135以及位线136等。在所述台阶区域上方的绝缘介质层150内还可以形成有贯穿至各控制栅层122台阶处的字线接触部(图中未示出)。
以上所述的存储基底形成有存储器结构的若干存储单元，以及连接存储单元的位线、字线接触部等电连接结构。且通过隔离墙140将若干存储器单元分割为多个存储块。
所述存储器还包括：电路基底200，所述存储基底正面与所述电路基底200正面键合连接。所述电路基底200内形成有CMOS控制电路，作为存储器的外围电路，所述电路基底200通过与所述存储基底100键合连接，实现所述外围电路与存储单元之间的电连接。
所述介质层112可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。所述介质层112的厚度可以为1μm～4μm。
所述导电层501的宽度小于或等于所述共源极掺杂区141的宽度，避免与邻近的沟道柱结构130的半导体外延层131之间产生漏电或短路等问题。所述导电层501的材料包括多晶硅、钨、铝或铜中的至少一种。在一个具体实施方式中，所述导电层501的材料为钨；在另一具体实施方式中，所述导电层501为多晶硅层和钨层的堆叠结构。
由于所述介质层112的厚度较小，所述导电层501的厚度自然也较低，从而有利于降低所述导电层501的电阻，减小对共源极掺杂区141施加源极电压时的功耗。且当所述导电层501采用钨等金属材料时，由于导电层501厚度较低，对存储基底产生的应力也较少，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述导电层501在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对导电层501产生的应力进行调整。
进一步的，由于所述导电层501作为共源极接触部，形成于衬底113的背面，与存储堆叠结构位于衬底113的两侧，提高了存储堆叠结构中的控制栅层122与所述导电层501之间的隔离性能，避免出现控制栅层122与共源极接触部之间发生漏电问题。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (14)
1.一种存储器的形成方法，其特征在于，包括：
提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；
对所述衬底背面进行减薄；
在所述减薄后的衬底背面形成介质层；
刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；
在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。
2.一种存储器的形成方法，其特征在于，包括：
提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；
对所述衬底背面进行减薄暴露出形成在衬底内的介质层；
刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；
在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。
3.根据权利要求2所述的存储器的形成方法，其特征在于，所述衬底包括体硅层、介质层、薄硅层，所述介质层形成在体硅层和薄硅层之间。
4.根据权利要求2所述的存储器的形成方法，其特征在于，所述对所述衬底背面进行减薄暴露出形成在衬底内的介质层包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。
5.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
6.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储基底的形成方法包括：
提供一衬底，在所述衬底正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；
形成贯穿所述初始堆叠结构至衬底表面的沟道柱结构；
形成贯穿所述初始堆叠结构至衬底表面的栅线隔槽；
对所述栅线隔槽底部的衬底进行掺杂，形成共源极掺杂区；
沿所述栅线隔槽去除所述牺牲层；
在相邻的绝缘层之间形成控制栅层；
填充所述栅线隔槽，形成隔离墙。
7.根据权利要求1或2所述的存储器的形成方法，其特征在于，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。
8.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述开口的宽度小于或等于所述共源极掺杂区的宽度。
9.根据权利要求1或2所述的存储器的形成方法，其特征在于，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线。
10.一种存储器，其特征在于，包括：
存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；
位于衬底背面的介质层；
位于所述介质层内连接至所述共源极掺杂区的导电层，所述导电层作为共源极接触部。
11.根据权利要求10所述的存储器，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
12.根据权利要求10所述的存储器，其特征在于，还包括：电路基底，所述存储基底正面与所述电路基底正面键合连接。
13.根据权利要求10所述的存储器，其特征在于，所述导电层的宽度小于或等于所述共源极掺杂区的宽度。
14.根据权利要求10所述的存储器，其特征在于，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构顶部的位线。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910002295.9A CN109742081B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
| CN202111019363.6A CN113707665B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910002295.9A CN109742081B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111019363.6A Division CN113707665B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109742081A CN109742081A (zh) | 2019-05-10 |
| CN109742081B true CN109742081B (zh) | 2021-09-21 |
Family
ID=66363129
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910002295.9A Active CN109742081B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
| CN202111019363.6A Active CN113707665B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111019363.6A Active CN113707665B (zh) | 2019-01-02 | 2019-01-02 | 存储器及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN109742081B (zh) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817573B (zh) * | 2019-01-22 | 2022-06-03 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
| CN109860197B (zh) * | 2019-02-27 | 2020-04-21 | 长江存储科技有限责任公司 | 三维存储器及形成三维存储器的方法 |
| CN110246846A (zh) * | 2019-06-18 | 2019-09-17 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN111370423B (zh) * | 2020-03-16 | 2023-01-17 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| WO2021208268A1 (en) * | 2020-04-14 | 2021-10-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with backside interconnect structures |
| CN111758164B (zh) * | 2020-04-14 | 2021-08-31 | 长江存储科技有限责任公司 | 三维存储器件和用于形成其的方法 |
| CN111801802B (zh) | 2020-04-14 | 2021-08-27 | 长江存储科技有限责任公司 | 三维存储器件 |
| EP4401139A3 (en) * | 2020-04-14 | 2024-10-16 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with backside source contact |
| CN113506809B (zh) * | 2020-04-14 | 2023-05-19 | 长江存储科技有限责任公司 | 用于形成具有背面源极触点的三维存储器件的方法 |
| CN113366638B (zh) * | 2020-04-14 | 2023-07-21 | 长江存储科技有限责任公司 | 三维存储器器件和用于形成其的方法 |
| CN111788687B (zh) * | 2020-04-14 | 2021-09-14 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| WO2021208194A1 (en) * | 2020-04-14 | 2021-10-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| US11488977B2 (en) | 2020-04-14 | 2022-11-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
| CN114188333A (zh) * | 2020-05-07 | 2022-03-15 | 长江存储科技有限责任公司 | 一种半导体存储器及其制作方法、电子设备 |
| US11877448B2 (en) | 2020-05-27 | 2024-01-16 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| WO2021237880A1 (en) | 2020-05-27 | 2021-12-02 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| TWI756745B (zh) * | 2020-05-27 | 2022-03-01 | 大陸商長江存儲科技有限責任公司 | 用於形成三維（3d）記憶體裝置的方法 |
| CN111801799B (zh) | 2020-05-27 | 2021-03-23 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN114743985A (zh) | 2020-05-27 | 2022-07-12 | 长江存储科技有限责任公司 | 三维存储器件 |
| US11963349B2 (en) | 2020-05-27 | 2024-04-16 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices with backside source contacts |
| US11158622B1 (en) | 2020-05-27 | 2021-10-26 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| EP3942612B1 (en) | 2020-05-27 | 2024-01-03 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| CN112424934B (zh) * | 2020-05-27 | 2024-04-09 | 长江存储科技有限责任公司 | 三维存储器件 |
| US12048151B2 (en) | 2020-05-27 | 2024-07-23 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices with backside source contacts |
| CN111801798B (zh) | 2020-05-27 | 2021-04-16 | 长江存储科技有限责任公司 | 三维存储器件 |
| CN111769116B (zh) * | 2020-06-02 | 2021-08-13 | 长江存储科技有限责任公司 | 半导体结构及其制备方法 |
| CN111755457A (zh) * | 2020-07-09 | 2020-10-09 | 长江存储科技有限责任公司 | 三维存储器 |
| CN111933647B (zh) * | 2020-07-21 | 2021-07-06 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
| WO2022021175A1 (en) * | 2020-07-30 | 2022-02-03 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with hydrogen-rich semiconductor channels |
| KR20230023113A (ko) * | 2021-08-09 | 2023-02-17 | 삼성전자주식회사 | 반도체 장치 |
| CN113782538B (zh) * | 2021-09-07 | 2023-12-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108012567A (zh) * | 2015-09-21 | 2018-05-08 | 桑迪士克科技有限责任公司 | 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体 |
| US10103169B1 (en) * | 2017-08-21 | 2018-10-16 | Sandisk Technologies Llc | Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100133671A (ko) * | 2009-06-12 | 2010-12-22 | 주식회사 하이닉스반도체 | 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20140025864A (ko) * | 2012-08-23 | 2014-03-05 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법 |
| US9698153B2 (en) * | 2013-03-12 | 2017-07-04 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad |
| US9455263B2 (en) * | 2014-06-27 | 2016-09-27 | Sandisk Technologies Llc | Three dimensional NAND device with channel contacting conductive source line and method of making thereof |
| KR102285788B1 (ko) * | 2014-09-29 | 2021-08-04 | 삼성전자 주식회사 | 메모리 소자의 제조 방법 |
| KR102298605B1 (ko) * | 2015-01-14 | 2021-09-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| KR20160118114A (ko) * | 2015-03-31 | 2016-10-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| CN105261617B (zh) * | 2015-10-28 | 2018-03-30 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US9620512B1 (en) * | 2015-10-28 | 2017-04-11 | Sandisk Technologies Llc | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device |
| US10256248B2 (en) * | 2016-06-07 | 2019-04-09 | Sandisk Technologies Llc | Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof |
| CN106910746B (zh) * | 2017-03-08 | 2018-06-19 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法、封装方法 |
| KR102370618B1 (ko) * | 2017-06-21 | 2022-03-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN107644836A (zh) * | 2017-08-31 | 2018-01-30 | 长江存储科技有限责任公司 | 用于三维存储器的晶圆三维集成引线工艺及其结构 |
| CN107887395B (zh) * | 2017-11-30 | 2018-12-14 | 长江存储科技有限责任公司 | Nand存储器及其制备方法 |
| CN108493189B (zh) * | 2018-03-22 | 2019-03-01 | 长江存储科技有限责任公司 | 3d nand检测结构及其形成方法 |
| CN108511358B (zh) * | 2018-03-29 | 2019-03-29 | 长江存储科技有限责任公司 | 3d nand检测结构及其形成方法 |
| CN108565265B (zh) * | 2018-04-17 | 2019-05-24 | 长江存储科技有限责任公司 | 一种三维存储器及其数据操作方法 |
-
2019
- 2019-01-02 CN CN201910002295.9A patent/CN109742081B/zh active Active
- 2019-01-02 CN CN202111019363.6A patent/CN113707665B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108012567A (zh) * | 2015-09-21 | 2018-05-08 | 桑迪士克科技有限责任公司 | 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体 |
| US10103169B1 (en) * | 2017-08-21 | 2018-10-16 | Sandisk Technologies Llc | Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109742081A (zh) | 2019-05-10 |
| CN113707665B (zh) | 2024-05-07 |
| CN113707665A (zh) | 2021-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109742081B (zh) | 存储器及其形成方法 | |
| CN109786387B (zh) | 存储器及其形成方法、存储器的存储单元的选择方法 | |
| CN106876397B (zh) | 三维存储器及其形成方法 | |
| CN109524417B (zh) | 3d nand存储器及其形成方法 | |
| CN109768050B (zh) | 三维存储器及其制备方法 | |
| KR20170036878A (ko) | 3차원 반도체 메모리 장치 | |
| CN110600473B (zh) | 三维存储结构及其制作方法 | |
| CN111048518B (zh) | 立体存储器元件及其制作方法 | |
| CN111403398B (zh) | 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 | |
| US20130043521A1 (en) | 3-dimensional non-volatile memory device and method of manufacturing the same | |
| CN113540111B (zh) | 一种三维存储器件及其制造方法 | |
| CN112185977B (zh) | 一种三维存储器及其制作方法 | |
| US11315945B2 (en) | Memory device with lateral offset | |
| CN109273456B (zh) | 三维存储器的制造方法 | |
| TWI575714B (zh) | 三維記憶體 | |
| CN111403401B (zh) | 存储结构及其制备方法 | |
| CN112567515A (zh) | 存储器结构及其形成方法 | |
| CN110061008B (zh) | 3d nand闪存及其制备方法 | |
| CN111354734B (zh) | 立体存储器元件及其制作方法 | |
| CN111403400A (zh) | 存储器的阵列共源极及其形成方法 | |
| TWI791201B (zh) | 記憶體元件及其製作方法 | |
| TW202017113A (zh) | 立體記憶體元件及其製作方法 | |
| CN112542465B (zh) | 一种三维存储器及其制作方法 | |
| CN116097919A (zh) | 三维存储器的制备方法 | |
| CN112018128B (zh) | 存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |