CN113540111B

CN113540111B - 一种三维存储器件及其制造方法

Info

Publication number: CN113540111B
Application number: CN202110670551.9A
Authority: CN
Inventors: 吴林春; 张坤; 周文犀
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-07-21
Filing date: 2020-07-21
Publication date: 2023-05-12
Anticipated expiration: 2040-07-21
Also published as: CN111933647A; CN111933647B; CN113540111A

Abstract

本公开提供一种三维存储器件及其制造方法，其中，所述三维存储器件，包括：衬底；堆叠体，包括位于所述衬底正面上交错布置的导电层和电介质层；沟道结构，垂直穿过所述堆叠体，延伸至所述衬底内；栅极线狭缝，垂直穿过所述堆叠体，连接到所述衬底正面上；阵列公共源极，位于栅极线狭缝侧壁上与堆叠体接触；拾取区，位于衬底背面与所述阵列公共源极相对应的位置，所述拾取区内具有导电材料。本方案通过在晶圆背面形成阵列公共源极的拾取区，不但可以避免拾取区占用存储器的存储空间，还可以避免阵列公共源极字线暴露的风险。

Description

一种三维存储器件及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种三维(3D)存储器件及其制造方法。

背景技术

随着存储器技术的发展，存储器件的体积逐渐缩小，数据处理量越来越大，平面存储器工艺已经难以满足存储器件性能的需求，因此，三维存储器工艺逐渐被大家所关注，三维存储器工艺能够突破平面存储器工艺的限制，在相同面积的情况下，能够在垂直方向集成更多的存储单元，大幅度提高了存储器件的性能。

目前，常规的三维存储器件中采用从晶片正面形成阵列公共源极(ACS，ArrayCommon Source)，阵列公共源极的拾取区(ACS pick up region)会损失一部分存储面积，而且工艺上也较为复杂。

发明内容

本方案意在提供一种三维(3D)存储器件及其制造方法。

为实现上述目的，本方案采用如下技术方案：

第一个方面，本方案提供了一种三维存储器件，包括：

衬底；

堆叠体，包括位于所述衬底正面上交错布置的导电层和电介质层；

沟道结构，垂直穿过所述堆叠体，延伸至所述衬底内；

栅极线狭缝，垂直穿过所述堆叠体，连接到所述衬底正面上；

阵列公共源极，位于栅极线狭缝侧壁上，并与堆叠体接触；

拾取区，位于衬底背面，所述拾取区内具有导电材料。

在一种优选地实施例中，相邻两个栅极线狭缝之间的多个沟道结构呈阵列方式排布。

在一种优选地实施例中，所述沟道结构延伸至所述衬底内的部分，沿垂直于沟道结构的方向具有通道结构。

在一种优选地实施例中，所述沟道结构包括：存储层、半导体通道层和覆盖层。

在一种优选地实施例中，所述栅极线狭缝内填充有第一氧化物材料。

在一种优选地实施例中，所述衬底由下至上依次包括：P型硅衬底、N型硅外延层和N型多晶硅层；

所述沟道结构延伸至N型硅外延层；

所述拾取区垂直穿过P型硅衬底和N型硅外延层。

在一种优选地实施例中，所述导电材料穿过所述拾取区与衬底中的N型硅外延层接触。

在一种优选地实施例中，所述拾取区内位于所述导电材料周边填充有第二氧化物材料。

在一种优选地实施例中，所述拾取区的宽度小于栅极线狭缝的宽度。

第二个方面，本方案提供了一种三维半导体器件的制造方法，该方法的步骤包括：

提供衬底；

在所述衬底正面上形成堆叠体；

垂直穿过所述堆叠体，延伸至所述衬底内形成多个沟道结构；

垂直穿过所述堆叠体，连接到所述衬底正面上形成多个栅极线狭缝；

在所述沟道结构上位于所述衬底内的部分形成通道结构；

在所述栅极线狭缝内壁上形成阵列公共源极；

在所述衬底背面形成拾取区。

在一种优选地实施例中，所述衬底的形成步骤包括：

在P型硅衬底上形成N型硅外延层；

在N型硅外延层上形成沟槽；

在N型硅外延层上和沟槽内形成N型多晶硅层。

在一种优选地实施例中，所述形成穿过所述堆叠体的多个沟道结构的步骤包括：

垂直穿过所述堆叠体，延伸至所述衬底中的N型硅外延层内形成多个沟道孔；

在所述沟道孔内依次形成存储层、半导体通道层和覆盖层。

在一种优选地实施例中，所述垂直穿过所述堆叠体，连接到所述衬底正面上形成多个栅极线狭缝的步骤包括：

垂直于堆叠体，对准所述沟槽的位置，形成栅极线狭缝；所述栅极线狭缝延伸至所述沟槽内；

在栅极线狭缝表面形成电介质材料层；

去除栅极线狭缝底部的电介质材料层。

在一种优选地实施例中，在所述沟道结构上位于所述衬底内的部分形成通道结构的步骤包括：

去除所述衬底上的多晶硅层；

去除栅极线狭缝内的电介质材料；

去除所述沟道孔中位于所述衬底中多晶硅层内的沟道存储层，使沟道结构上形成通道结构。

在一种优选地实施例中，去除所述衬底上的多晶硅层的步骤之后包括：对与多晶硅层邻接的界面进行平整化处理。

在一种优选地实施例中，在所述沟道结构上位于所述衬底内的部分形成通道结构的步骤之后包括：

在栅极线狭缝的内壁、所述多晶硅层和沟槽的内壁沉积多晶硅；

去除栅极线狭缝侧壁、沟槽内和沟槽上方的多晶硅；

在沟槽内填充N型硅外延层，在沟槽上方的多晶硅层填充多晶硅。

在一种优选地实施例中，在所述栅极线狭缝内壁上形成阵列公共源极的步骤包括：

去除栅极线狭缝内壁上的氧化物；

在栅极线狭缝内壁上形成门结构；

在栅极线狭缝内填充第一氧化物材料。

在一种优选地实施例中，在所述衬底背面形成拾取区的步骤包括：

在所述衬底背面与所述阵列公共源极相对应的位置形成接触孔；

在接触孔的存储层上沉积第二氧化物材料；

去除接触孔的底部的第二氧化物材料，形成拾取区；

在拾取区内添加导电材料；所述导电材料与所述衬底的N型硅外延层接触。

有益效果

本方案通过在晶圆背面形成阵列公共源极的拾取区，不但可以避免拾取区占用存储器的存储空间，还可以避免阵列公共源极中源极字线外露的风险。

本方案在形成衬底时形成沟槽，能够更好的协助了器件中通道结构的加工，防止制造过程中出现的过刻问题，从而降低了器件的制造难度，提高制造成品率。

本方案将阵列公共源极的拾取区形成在晶圆背面，从而避免对栅极线狭缝中的氧化层进行蚀刻，从而避免对栅极线的损伤；与此同时，省去了为拾取区填充覆盖层的工艺步骤，从而简化制造工艺，减少器件内部的应力。

附图说明

图1示出利用现有技术形成阵列公共源极及其拾取区的存储器件的截面图；

图2示出利用现有技术形成阵列公共源极及其拾取区的存储器件的俯视图；

图3示出利用本方案形成阵列公共源极及其拾取区的存储器件的截面图；

图4示出本方案所述三维存储器件制造方法的流程图；

图5示出本方案所述三维存储器件制造过程中衬底形成过程的示意图；

图6示出本方案所述三维存储器件制造过程中堆叠体形成过程的示意图；

图7示出本方案所述三维存储器件制造过程中沟道结构形成过程的示意图；

图8示出本方案所述三维存储器件制造过程中栅极线狭缝形成过程的示意图；

图9示出本方案所述三维存储器件制造过程中通道结构形成过程的一个示例的示意图；

图10示出本方案所述三维存储器件制造过程中通道结构形成过程的另一个示例的示意图；

图11示出本方案所述三维存储器件制造过程中通道结构形成过程的再一个示例的示意图；

图12示出本方案所述三维存储器件制造过程中衬底填充过程的一个示例的示意图；

图13示出本方案所述三维存储器件制造过程中衬底填充过程的另一个示例的示意图；

图14示出本方案所述三维存储器件制造过程中衬底填充过程的再一个示例的示意图；

图15示出本方案所述三维存储器件制造过程中阵列公共源极形成过程的示意图；

图16示出本方案所述三维存储器件制造过程中拾取区形成过程的示意图。

标号说明

1、衬底；101、P型衬底成；102、N型外延层；103、N型多晶硅层；104、沟槽；

2、堆叠体；201、导电层；202、电介质层；

3、沟道结构；301、存储层；302、半导体通道层；303、覆盖层；304、通道结构；305、沟道塞；

4、栅极线狭缝；

5、阵列公共源极；501、门结构；502、拾取区；503、金属钨。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。因此，可以预见到例如因为制造技术和/或公差而导致示意图中的形状有所变化。因此，示例性实施例不应所述被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应所述理解到，当某一层被称为“位于其它层或基板上”时，所述层可以直接位于其它层或基板上，或者也可以存在中间层。

经研究和分析，如图1和图2所示，现有技术中的三维存储器件中，利用形成的栅极线缝隙以分开存储器串的阵列中的存储区域。源极结构形成在栅极线缝隙中，与堆叠体电连接形成阵列公共源极，与此同时，在栅极线狭缝的底部添加钨材料形成拾取区。沟道孔的宽度是存储器件的关键尺寸之一，也是影响存储器件性能的重要因素。上述方案中，阵列公共源极的拾取区(ACS pick up region)和栅极线狭缝宽度(GLS CD)会一定程度上侵占存储器件的存储面积，影响存储器件的性能，还容易造成阵列公共源极中源极字线外露的风险。此外，现有技术中，在栅极线狭缝的底部添加钨材料后，还需要在钨材料上填充覆盖层，通常覆盖层采用的是多晶硅材料，然而上述工艺需要先对栅极线狭缝进行氧化物填充，然后再对氧化物进行深槽蚀刻，从而在在栅极线狭缝的底部添加钨材料后，以及在钨材料上填充导电的多晶硅覆盖层，这种工艺中的对氧化物蚀刻以及填充多晶硅工艺，使得工艺复杂，且会增大存储器件内部应力，容易造成栅极线损伤，使得器件可靠性变差。

因此，本方案意在提供一种三维存储器件及其制造方法，通过在晶圆背面形成阵列公共源极的拾取区，不但可以避免拾取区占用存储器的存储面积，还可以避免阵列公共源极中源极字线暴露的风险。

为使本方案的上述目的、特征和优点能够更为明显易懂，下面结合图3至图16对本方案具体实施例做详细的说明。

本方案所述三维存储器件可以包括存储区域、栅极线狭缝4(GLS)、阵列公共源极5(ACS)和拾取区502(pick up region)。存储区域、栅极线狭缝4和阵列公共源极5均位于晶圆正面，拾取区502位于晶圆背面。如图3所示，为本方案所述三维存储器件的一个示例性的示意图。该三维存储器件可以包括衬底1；在衬底1正面形成有由导电层201和电介质层202交错布置组成的堆叠体2，多个沟道结构3穿过堆叠体2，并延伸至衬底1内；多个栅极线狭缝4垂直穿过堆叠体2，并连接到衬底1正面上；阵列公共源极5位于栅极线狭缝4的侧壁上，并与堆叠体2接触；拾取区502位于衬底1背面，与所述阵列公共源极5相对应的位置；也可以位于衬底1背面与多个沟道结构3所在区域相对应的位置；所述拾取区502内具有导电材料。

本方案中，多个栅极线狭缝4平行设置，并将多沟道结构3划分成不同的存储区域。每两个栅极线狭缝4之间的多个沟道结构3呈阵列方式排布。每两个栅极线狭缝4之间还具有TSG切口，栅极线狭缝4和TSG切口均沿存储器件字线方向横向延伸。

三维存储器件中的衬底1可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。衬底1可以是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合减薄的半导体层。在一种实施例中，衬底1由下至上依次包括：P型硅衬底101、N型硅外延层102和N型多晶硅层103。沟道结构3延伸至N型硅外延层102。拾取区502从衬底1背面垂直穿过P型硅衬底101和N型硅外延层102。

三维存储器件中的堆叠体2位于衬底1正面上，其包括交错布置的导电层201和电介质层202(即多对导体/电介质层202)。堆叠体2中的导体/电介质层202的数量(例如，32、64、96、或128)确定三维存储器件的存储单元的数量。堆叠体2至少在横向方向上的一侧，可以包括阶梯结构(图中未示出)。堆叠体2中的导电层201和电介质层202可以在垂直方向上交替。导电层201可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层202可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。在一些实施例中，堆叠体2中的导电层201可以用作三维存储器中存储串中的存储单元的栅极电极/栅导体/栅极线。导电层201可以包括多个存储单元的多个控制栅极，并且可以作为在堆叠体2的边缘处结束的字线横向延伸，如图3所示。

沟道结构3可以在垂直穿过堆叠体2的圆柱形沟道孔内形成，在沟道孔内填充半导体材料和电介质材料，从而形成存储串；其中的半导体材料可以作为半导体通道层302，电介质材料可以作为存储层301。在一种实施例中，半导体通道层302包括硅，诸如非晶硅、多晶硅或单晶硅。在一种实施例中，存储层301可以是复合层，该复合层包括：隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层。沟道结构3的沟道孔的其余空间可以部分或完全填充有覆盖层303，覆盖层303包括诸如氧化硅的电介质材料。在一种实施例中，覆盖层303、半导体通道层302、隧穿层、储存层和阻挡层以此顺序从中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在另一个示例中，存储层301还可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

在一些实施例中，存储串可以在上部增加沟道插塞，即在沟道结构3上部位于半导体通道层302的上端部，并与半导体通道层302接触的沟道插塞。沟道插塞可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。通过在三维存储器件的制造期间覆盖沟道结构3的上端部，沟道插塞可以用作蚀刻停止层以防止蚀刻填充在沟道结构3中的电介质，诸如氧化硅和氮化硅。在一些实施例中，沟道插塞还用作存储器串的漏极。

在沟道结构3延伸至衬底1内的部分的存储层301上，沿垂直于沟道孔的方向形成通道结构304。在一种实施例中，三维存储器件采用P阱(P-Well)擦除架构，在衬底1上的多晶硅施加电压，多晶硅上的电子通过通道结构304，流向沟道结构3中的存储层301，执行读的操作。在衬底1的P-well上施加电压，将通道结构304作为执行擦除的通道，对存储层301执行擦除的操作。

在栅极线狭缝4的侧壁上，通过蚀刻工艺，形成均匀的凹凸结构，即在栅极线狭缝4的边缘处堆叠体2中的每层导电层201的边缘横向均较电介质层202的边缘略短一些。继续在凹凸结构上沉积钨材料，从而形成阵列公共源极5。在形成有阵列公共源极5的栅极线狭缝4内填充不导电的第一氧化物材料。所述第一氧化物材料可以为金属硅化物和金属氧化物等。优选地，第一氧化物材料选择钨(W)、钴(Co)、铜(Cu)、铝(Al)等金属的氧化物。

本方案中，将阵列公共源极5的拾取区502转移到衬底1背面，这样更加容易形成拾取区502，且不会占用三维存储器件的存储面积。具体地，在衬底1背面形成接触孔，在接触孔内沉积一层第二氧化物材料，将接触孔底部的第二氧化物材料去除，并蚀刻出一个豁口，将导电材料插入豁口，导电材料的底部与衬底1的N型硅外延层102接触，从而完成拾取区502的制造。在一种实施例中，接触孔可以与所述阵列公共源极5的位置相对应。在另一种实施例中，接触孔可以与多个沟道结构3所在区域的相对应。

此外，导电材料周边均用第二氧化物材料填充。在一种实施例中，导电材料采用钨(W)，与阵列公共源极5中门结构501的材料相对应。本方案中，所述第二氧化物材料可以为绝缘材料。优选地，第二氧化物材料选择二氧化硅。

三维存储器件可以设计为单片三维存储器件的部分。所谓“单片”是指，三维存储器件的组件(例如，外围器件和存储器阵列器件)形成在单个衬底1上。对于单片三维存储器件，由于外围器件处理和存储器阵列器件处理的盘旋(convolution)，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在相同衬底1上的外围器件相关联的热预算的约束。因此，三维存储器件可以设计为非单片三维存储器件的部分，其中组件(例如，外围器件和存储器阵列器件)可分开形成在不同衬底1上，并且然后被键合，例如，以面对面的方式。在一些实施例中，存储器阵列器件衬底1保持为键合的非单片三维存储器件的衬底1，且外围器件(例如，可用于促进三维存储器件的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器，未示出)被翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底1被翻转并且面向下朝向外围器件用于混合键合，使得在键合的非单片三维存储器件中，存储器阵列器件在外围器件以上。存储器阵列器件衬底1可以是减薄的衬底1(其不是键合的非单片三维存储器件的衬底1)，并且非单片三维存储器件的后端工序(BEOL)互连，可以在减薄的存储器阵列器件衬底1的背面上形成。

相应的，本方案还提供了一些实施例的用于制造三维存储器件的示例性制造工艺。应当理解，下述操作不是穷举的并且也能够在任何示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者按照顺序不同的顺序执行。

如图4所示，该制造方法包括：

S1、提供衬底1；

S2、在所述衬底1正面上形成堆叠体2；

S3、垂直穿过所述堆叠体2，延伸至所述衬底1内形成多个沟道结构3；

S4、垂直穿过所述堆叠体2，连接到所述衬底1正面上形成多个栅极线狭缝4；

S5、在所述沟道结构3上位于所述衬底1内的部分形成通道结构304；

S6、在所述栅极线狭缝4内壁上形成阵列公共源极5；

S7、在所述衬底1背面形成拾取区502。

如图5所示，在步骤S1中，利用研磨、蚀刻、化学机械抛光(CMP)等工艺对晶圆进行加工，形成半导体层。将该半导体层作为三维存储器件的衬底1。在一种实施例中，衬底1的第一层采用硅衬底1进行P型掺杂，形成P型硅衬底101。进一步，在P型硅衬底101上，进行外延生长，并通过离子注入的方式对生长的外延层进行N型掺杂，形成N型硅外延层102。通过STI工艺在N型硅外延层102上形成沟槽104，沟槽104的宽度大于，栅极线狭缝4底部的宽度。最后，在N型硅外延层102和沟槽104内沉积多晶硅层，并对多晶硅进行N型掺杂，形成N型多晶硅层103。本方案中沟槽104的作用是，在后续加工过程中，使栅极线狭缝4下方的衬底1中形成深沟，利用深沟结构来避免后续加工过程中可能出现的过刻问题，从而更加便于器件的加工。

如图6所示，在步骤S2中，可以在衬底1正面之上形成由导电层201和电介质层202交错布置组成的堆叠体2，即一个导电层201和一个电介质层202组成一对导体/电介质层202，衬底1上形成多对导体/电介质层202。在一些实施例中，每一个电介质层202包括氧化硅层，并且每一个导电层201包括氮化硅层。堆叠体2可以通过一种或多种薄膜沉积工艺形成，所述一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

如图7所示，在步骤S3中，穿过所述堆叠体2，延伸至所述衬底1内形成多个沟道结构3。在一种实施例中，可以通过光刻、显影和蚀刻等工艺在堆叠体2上图案化蚀刻掩模。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模图案化的硬掩模。光刻掩模和/或蚀刻掩模可以在其上具有沟道结构3图案。蚀刻掩模包括用于形成沟道孔的开口阵列。可以使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)沿着开口阵列蚀刻穿过堆叠体2，形成由光刻掩模和/或蚀刻掩模限定的图案中的沟道孔。

在一些实施例中，穿过堆叠体2的蚀刻工艺可以不停止在衬底1的表面，并且可以继续蚀刻到衬底1中的N型硅外延层102，从而使沟道孔垂直延伸到衬底1中的N型硅外延层102中。

如图7所示，在沟道孔内依次形成存储层301、半导体通道层302和覆盖层303。在一种实施例中，首先，沿着沟道孔的侧壁和底表面沉积存储层301，然后在存储薄层上沉积半导体通道层302，然后在半导体通道层302上沉积覆盖层303。随后，在存储层301内侧继续沉积半导体通道层302填充覆盖层303上方的空间，最后，在半导体通道层302和存储层301上，形成沟道塞305，对沟道孔进行封堵。其中，存储层301中的阻挡层、储存层以及隧穿层可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺以此顺序依次沉积形成。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺，将半导体通道层302沉积在存储层301上。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺，将覆盖层303沉积在半导体通道层302上。

如图8所示，在步骤S4中，垂直穿过所述堆叠体2，连接到所述衬底1正面上形成多个栅极线狭缝4。在一种实施例中，可以通过光刻、显影和蚀刻等工艺在堆叠体2上图案化蚀刻掩模。可以使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)，对准衬底1中沟槽104的位置，蚀刻穿过堆叠体2，形成由光刻掩模和/或蚀刻掩模限定的图案中的栅极线狭缝4。本方案中，由于预先留有沟槽104，蚀刻过程不停留在衬底1表面，并且可以继续蚀刻到衬底1沟槽104中的N型外延层102内，无需担心过刻的问题，后续使用完沟槽104后，再进行多晶硅填充。进一步地，利用自对准接触工艺和Spacer工艺，在栅极线狭缝4的侧面和底面沉积电介质材料层，从而减少横向扩散形成的沟道效应。随后，利用蚀刻工艺去除栅极线狭缝4底部的电介质材料层。在一种实施例中，所述电介质材料为氧化硅。

在步骤S5中，在所述沟道结构3上位于所述衬底1内的部分形成通道结构304。在一种实施例中，首先，如图9所示，利用自对准接触工艺，去除衬底1中的多晶硅层中的多晶硅；然后，如图10所示，去除栅极线狭缝4内的电介质材料；最后，如图11所示，利用蚀刻工艺，去除沟道结构3中位于所述衬底1中多晶硅层内的存储层301，从而在沟道结构3上形成通道结构304。通过通道结构304，可以使得三维存储器件在采用P阱(P-Well)擦除架构的情况下，在衬底1上的多晶硅施加电压时，多晶硅上的电子通过通道结构304，流向沟道结构3中的存储层301，执行读的操作；在衬底1的P-well上施加电压时，将通道结构304作为执行擦除的通道，对存储层301执行擦除的操作。此外，为了保证多晶硅层与其他层接触面的平坦度，在去除衬底1上的多晶硅层的步骤之后，还需对与多晶硅层邻接的界面进行平整化处理。

在所述沟道结构3上位于所述衬底1内的部分形成通道结构304的步骤之后，还需要对空置位置的衬底1进行填充操作。在一种实施例中，首先，如图12所示，在栅极线狭缝4的内壁、所述多晶硅层和沟槽104的内壁沉积多晶硅；然后，如图13所示，去除栅极线狭缝4侧壁、沟槽104内和沟槽104上方的多晶硅；随后，如图14所示，在沟槽104内进行外延生长形成N型硅外延层102，在沟槽104上方的多晶硅层内沉积多晶硅，从而完成对衬底1的填充。在沟槽104发挥其作用后，增加了衬底1填充的操作并不影响整个器件的加工难度，而且利用沟槽104还更好的协助了器件中通道结构304的加工，从而降低了器件的制造难度，提高制造成品率。

如图15所示，所述步骤S6中，在所述栅极线狭缝4内壁上形成阵列公共源极5。在一种实施例中，首先，去除栅极线狭缝4内壁上的氧化物(氧化硅)；然后，利用蚀刻工艺，在栅极线狭缝4的边缘处，对堆叠体2中的每层导电层201的边缘进行处理，使导电层201的边缘横向均较电介质层202的边缘略短一些，形成凹凸结构；随后，继续在凹凸结构上沉积钨材料，从而形成阵列公共源极5。在完成阵列公共源极5的制造工艺后，继续在形成有阵列公共源极5的栅极线狭缝4内填充导电的第一氧化物材料。第一氧化物材料选择钨(W)、钴(Co)、铜(Cu)、铝(Al)等金属的氧化物。

在步骤S7中，在所述衬底1背面形成拾取区502。在一种实施例中，如图16所示，在所述衬底1背面与所述阵列公共源极5相对应的位置形成拾取区502。具体地，可以通过光刻、显影和蚀刻等工艺在衬底1背面上图案化蚀刻掩模。使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)，在衬底1背面与所述阵列公共源极5相对应的位置形成宽度小于栅极线狭缝4宽度的接触孔；利用沉积工艺在接触孔的存储层301上沉积第二氧化物材料，并预留出用于插入导电材料的插孔；利用蚀刻工艺去除接触孔底部的第二氧化物材料，并在N型硅外延层102内形成一个豁口；沿着所述插孔在豁口上沉积金属钨503，使金属钨503形成在拾取区502内，并与衬底1的N型硅外延层102接触。其中，第二氧化物材料为氧化硅，通过氧化硅隔绝拾取区502侧壁的Si与钨材料。此外，按照上述方法，还可以在与所述多个沟道结构3所在区域相对应的衬底1背面形成拾取区502。

通过上述方案形成的三维存储器件，能够避免拾取区占用存储器的存储空间，从而使存储芯片阵列的存储面积提高1％以上。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种三维存储器件，其特征在于，包括：

衬底，具有衬底正面和衬底背面，且所述衬底背面至所述衬底正面依次包括P型衬底、N型硅外延层和N型多晶硅层；

沟道结构，垂直穿过所述堆叠体，延伸至所述衬底内；

阵列公共源极，位于栅极线狭缝侧壁上；

拾取区，位于衬底背面，所述拾取区内具有导电材料，所述导电材料与所述N型硅外延层接触，并且所述拾取区内位于所述导电材料周边填充有绝缘材料层；以及

沟槽，形成于所述衬底的所述N型硅外延层内，所述沟槽的宽度大于所述栅极线狭缝底部的宽度。

2.根据权利要求1所述的三维存储器件，其特征在于，相邻两个栅极线狭缝之间的多个沟道结构呈阵列方式排布。

3.根据权利要求1所述的三维存储器件，其特征在于，所述沟道结构延伸至所述衬底内的部分，沿垂直于沟道结构的方向具有通道结构。

4.根据权利要求1或3所述的三维存储器件，其特征在于，所述沟道结构包括：存储层、半导体通道层和覆盖层。

5.根据权利要求1所述的三维存储器件，其特征在于，所述栅极线狭缝内填充有氧化物材料。

6.根据权利要求1所述的三维存储器件，其特征在于，

所述沟道结构延伸至N型硅外延层；

所述拾取区垂直穿过P型硅衬底和N型硅外延层。

7.根据权利要求1或6所述的三维存储器件，其特征在于，所述导电材料穿过所述拾取区与衬底中的N型硅外延层接触。

8.根据权利要求1所述的三维存储器件，其特征在于，位于所述导电材料周边的所述绝缘材料层为氧化物材料。

9.根据权利要求1所述的三维存储器件，其特征在于，所述拾取区的宽度小于栅极线狭缝的宽度。

10.根据权利要求1所述的三维存储器件，其特征在于，且所述沟槽内填充有N型硅外延层，所述沟槽的上方覆盖有N型多晶硅层，并且在所述堆叠体的堆叠方向上，所述栅极线狭缝与所述沟槽相对应，所述拾取区与所述沟槽相对应。

11.一种三维半导体器件的制造方法，其特征在于，该方法的步骤包括：

提供衬底，在所述衬底上形成沟槽；

在所述衬底正面上形成堆叠体；

垂直穿过所述堆叠体，连接到所述衬底正面上形成多个栅极线狭缝，所述栅极线狭缝底部的宽度小于所述沟槽的宽度；

去除所述沟道结构位于所述衬底内的存储层以形成通道结构；

在所述栅极线狭缝内壁上形成阵列公共源极；

在所述衬底背面与所述阵列公共源极相对应的位置形成拾取区：

在所述衬底背面形成接触孔；

在接触孔的存储层上沉积绝缘材料层；

去除接触孔的底部的绝缘材料层，形成拾取区；

在拾取区内添加导电材料，所述导电材料与所述衬底电连接。

12.根据权利要求11所述的制造方法，其特征在于，所述衬底的形成步骤包括：

在P型硅衬底上形成N型硅外延层；

在N型硅外延层上形成沟槽；

在N型硅外延层上和沟槽内形成N型多晶硅层，所述拾取区内的所述导电材料与所述N型硅外延层接触。

13.根据权利要求12所述的制造方法，其特征在于，所述垂直穿过所述堆叠体，延伸至所述衬底内形成多个沟道结构的步骤包括：

在所述沟道孔内依次形成存储层、半导体通道层和覆盖层。

14.根据权利要求12或13所述的制造方法，其特征在于，所述垂直穿过所述堆叠体，连接到所述衬底正面上形成多个栅极线狭缝的步骤包括：

在栅极线狭缝表面形成电介质材料层；

去除栅极线狭缝底部的电介质材料层。

15.根据权利要求14所述的制造方法，其特征在于，去除所述沟道结构位于所述衬底内的存储层以形成通道结构的步骤包括：

去除所述衬底中的多晶硅层；

去除栅极线狭缝内的电介质材料；

去除所述沟道结构中位于所述衬底中多晶硅层内的存储层，使沟道结构上形成通道结构。

16.根据权利要求15所述的制造方法，其特征在于，去除所述衬底上的多晶硅层的步骤之后包括：对与多晶硅层邻接的界面进行平整化处理。

17.根据权利要求15所述的制造方法，其特征在于，去除所述沟道结构位于所述衬底内的存储层以形成通道结构的步骤之后包括：

去除栅极线狭缝侧壁、沟槽内和沟槽上方的多晶硅；

18.根据权利要求11或17所述的制造方法，其特征在于，在所述栅极线狭缝内壁上形成阵列公共源极的步骤包括：

去除栅极线狭缝内壁上的氧化物；

在栅极线狭缝内壁上形成门结构；

在栅极线狭缝内填充氧化物材料。

19.根据权利要求11所述的制造方法，其特征在于，在接触孔的存储层上沉积的绝缘材料层为氧化物层。