CN111354730B - 三维存储器及其制备方法 - Google Patents

Abstract

本申请公开了一种三维存储器及其制备方法。三维存储器包括衬底及位于衬底上的堆叠层，堆叠层设有贯穿堆叠层的若干沟道孔及若干栅极线狭缝，若干沟道孔与若干栅极线狭缝间隔设置，且若干栅极线狭缝将若干沟道孔分隔成多个间隔设置的区域；若干沟道孔内形成有存储结构，存储结构沿若干沟道孔轴向设置，且与衬底电性连接，若干栅极线狭缝内的填充结构与衬底绝缘连接。本申请提供的三维存储器避免了堆叠层与若干栅极线狭缝内填充结构的电性连接而导致漏电的情况，从而提高了三维存储器的良率及可靠性。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

三维(3 Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，通常包括衬底、多层栅极层与介质层交替堆叠设置的堆栈层及栅极线狭缝。栅极线狭缝贯穿堆栈层，能够用于置换栅极层。

传统技术中，栅极线狭缝内填充导电通路及间隔导电通路与栅极层之间的绝缘层，且导电通路与衬底的电性连接。由于三维存储器在运行过程中，栅极层会存在高压，由于此绝缘层结构较薄，且在制备的绝缘层容易出现瑕疵，绝缘层可能破损导致栅极层与导电通路电性连接而引起三维存储器的漏电，从而导致三维存储器的失效。

发明内容

基于上述栅极线狭缝中绝缘层较薄可能导致三维存储器失效的问题，本申请提供了一种三维存储器及其制备方法，有效避免了栅极层与栅极线狭缝内的填充结构的电性连接。

第一方面，本申请提供了一种三维存储器。三维存储器包括衬底及位于所述衬底上的堆叠层，所述堆叠层设有贯穿所述堆叠层的若干沟道孔及若干栅极线狭缝，所述若干沟道孔与所述若干栅极线狭缝间隔设置，且若干所述栅极线狭缝将所述若干沟道孔分隔成多个间隔设置的区域；所述若干沟道孔内形成有存储结构，所述存储结构沿所述若干沟道孔轴向设置，且与所述衬底电性连接，所述若干栅极线狭缝内的填充结构与所述堆叠层绝缘，且与所述衬底绝缘。

在一种实施方式中，所述若干栅极线狭缝内填充绝缘材料以形成绝缘柱，且所述绝缘柱接触所述衬底。

在一种实施方式中，所述若干栅极线狭缝内的填充结构与所述衬底之间具有间隙。

在一种实施方式中，所述衬底为N型掺杂半导体结构，所述三维存储器还包括电流通路，所述电流通路沿垂直于所述衬底的方向延伸，且所述电流通路与所述衬底电性连接。

在一种实施方式中，所述堆叠层包括多层交替堆叠设置的栅极层及介质层，所述电流通路位于所述堆叠层的周边，且与所述栅极层及所述介质层间隔设置。

在一种实施方式中，所述三维存储器包括核心区及位于所述核心区的台阶区，所述堆叠层的周缘形成有台阶结构，所述台阶结构位于所述台阶区，所述电流通路位于所述台阶结构远离所述核心区的一侧。

在一种实施方式中，所述存储结构包括沿所述沟道孔轴向设置的介质层及存储通道，所述存储通道位于所述介质层远离所述栅极层的一侧，且所述存储通道与所述衬底电性连接。

在一种实施方式中，在所述堆叠层与所述衬底之间设有一层绝缘层，所述绝缘层的厚度大于一层所述栅极层与一层介质层的厚度之和。

第二方面，本申请还提供一种三维存储器的制备方法。三维存储器的制备方法包括：

提供衬底；

在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层；

刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干栅极线狭缝；

通过所述若干栅极线狭缝将多层所述牺牲层置换为栅极层；

采用绝缘介质填满所述若干栅极线狭缝，且所述若干栅极线狭缝内的填充结构与所述衬底绝缘连接。

在一种实施方式中，在所述“在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层”之前，所述制备方法还包括：

对所述衬底离子注入，以使所述衬底形成N型掺杂半导体结构。

在一种实施方式中，在所述“采用绝缘介质填满所述若干栅极线狭缝”之后，所述制备方法还包括：

沿垂直所述衬底的方向形成电流通路，所述电流通路位于所述堆栈层的周缘，且与所述衬底电性连接。

在一种实施方式中，在所述“刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干栅极线狭缝”之前，所述制备方法还包括：

刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干沟道孔；

沿所述若干沟道孔轴向形成存储结构，所述存储结构与所述衬底电性连接。

在一种实施方式中，所述三维存储器包括核心区及位于所述核心区的台阶区，其特征在于，在所述“在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层”之后，且在所述“刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干沟道孔”之前，所述制备方法还包括：

刻蚀所述堆栈层的侧边，以使所述堆栈层的侧边形成台阶结构，所述台阶结构位于所述台阶区，且所述电流通路位于所述台阶结构远离所述核心区的一侧。

在一种实施方式中，在所述“在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层”之前，所述制备方法还包括：

在所述衬底上形成一层绝缘层。

在本申请实施例中，在若干栅极线狭缝内的填充结构不仅与所述堆叠层绝缘连接，而且与所述衬底绝缘，可以理解的，在若干栅极线狭缝内不设导电结构，避免了堆叠层与若干栅极线狭缝内结构的电性连接而导致漏电，从而提高了三维存储器的良率及可靠性。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请实施例提供的三维存储器在第一实施例中的部分截面示意图；

图2是本申请实施例提供的三维存储器在第二实施例中的部分截面示意图；

图3是图1中A部分的放大结构示意图；

图4是本申请提供的三维存储器的制备方法的部分流程示意图；

图5A-图5G是图4所示制备三维存储器部分步骤对应的工艺截面示意图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

请参阅图1，图1是本申请实施例提供的三维存储器100在第一实施例中的部分截面图。三维存储器100的储存单元采用三维模式层层堆叠的结构，使得三维存储器100具有单位面积存储密度，高效存储单元性能的优点。三维存储器100包括衬底10及位于衬底10上的堆叠层30。堆叠层30内设有贯穿堆叠层30的若干沟道孔301(channel hole，CH)及若干栅极线狭缝302(gate line slit，GLS)。

若干沟道孔301与所述若干栅极线狭缝302间隔设置，且若干栅极线狭缝302将若干沟道孔301分隔成多个间隔设置的区域。可以理解的，若干栅极线狭缝302沿垂直于三维存储器100(竖直方向)的方向延伸以贯穿堆叠层30，且沿三维存储器100表面(水平方向)的方向延伸，以使栅极线狭缝302将若干沟道孔301间隔成不同的区域。其中，在一种实施方式中，若干栅极线狭缝302将若干沟道孔301区域等分成多个小区域。

请继续参阅图1，若干沟道孔301内形成有存储结构40。存储结构40沿若干沟道孔301轴向设置，且与衬底10电性连接。衬底10可以是但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(silicon on insulator，SOI)衬底或绝缘体上锗(germanium on insulator，GOI)衬底等。

堆叠层30包括多层交替堆叠设置的栅极层31及介质层32。任意两层栅极层31之间设有介质层32。其中，栅极层31与介质层32的层数为多层。图1所示堆叠层30中栅极层31与介质层32的层数仅为示例，并不以此为限制。堆叠层30的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，堆叠层30数越多，三维存储器100的集成度越高。介质层32的材料可以是但不限于氧化物材料，栅极层31的材料可以是但不限于金属，例如钨材料。

其中，三维存储器100的制备过程中，为了减低刻蚀堆叠层30形成若干沟道孔301的难度，先形成多层交替堆叠设置的牺牲层及介质层32，后续工艺中通过若干栅极线狭缝302再将牺牲层置换为栅极层31。牺牲层的材料可以是但不限于氮化物，例如氮化硅材料。可以理解的，采用氮化物的牺牲层相比采用金属的栅极层而言，采用氮化物的牺牲层的刻蚀更加的容易且可控性强。

在一种实施方式中，多层栅极层31(牺牲层)的厚度相同，多层介质层32的厚度相同。

在形成存储结构40的过程中需要先刻蚀贯穿堆叠层30的若干沟道孔301，再在若干沟道孔301内形成存储结构40。由于牺牲层与介质层32采用的材料不同，使得刻蚀牺牲层与介质层32采用的刻蚀介质不完全不同，从而使得刻蚀堆叠层30中多层交替堆叠的牺牲层与介质层302交替进行。由于等厚且规律堆叠的牺牲层与介质层32有助于若干沟道孔301工艺的可控性，多层牺牲层的厚度相同且多层介质层32的厚度相同，大大简化了刻蚀堆叠层30的工艺。

进一步地，若干栅极线狭缝302内的填充结构与堆叠层30(栅极层31)绝缘，且与衬底10绝缘连接。

在本申请实施例中，在若干栅极线狭缝302内的填充结构不仅与堆叠层30绝缘连接，而且与衬底10绝缘，可以理解的，在若干栅极线狭缝302内不设导电结构，避免了堆叠层30与若干栅极线狭缝内302内填充结构的电性连接而导致漏电，从而提高了三维存储器的良率及可靠性。

其中，若干栅极线狭缝302内填充绝缘介质，也即，填充若干栅极线狭缝302内的填充结构为绝缘介质，以使若干栅极线狭缝302内的填充结构与衬底10绝缘连接。绝缘介质可以为采用绝缘材料形成的绝缘柱，也可以是绝缘气体，例如空气。可以理解的，在制备三维存储器100的过程中，通过若干栅极线狭缝302将牺牲层置换为栅极层31后，在若干栅极线狭缝302内填充绝缘介质，以间隔若干栅极线狭缝302两侧的堆叠层30。若干栅极线狭缝302内仅填充绝缘介质，未形成导电结构。

在本申请实施例中，在若干栅极线狭缝302内填充绝缘介质，也即在若干栅极线狭缝302内不设导电结构，避免了栅极层31与若干栅极线狭缝302内结构的电性连接而导致漏电，从而提高了三维存储器100的良率及可靠性。与此同时，若干栅极线狭缝302内仅填充绝缘介质而不设导电结构，使得若干栅极线狭缝302的标准尺寸(CD)能够相应减小，不仅有效地增加栅极的边缘厚度，减少了接触电阻(RC)而导致的信号延迟(delay)，而且减小了三维存储器100在Y方向上的应力，改善翘曲度(wafer bow)。

如图1所示，在一种实施方式中，若干栅极线狭缝302内填充绝缘材料，形成绝缘柱70，且绝缘柱70接触衬底10。绝缘柱70不仅封堵栅极线狭缝302的开口，使得栅极线狭缝302内的填充结构(绝缘柱70)与衬底10绝缘连接，而且间隔了栅极线狭缝302两侧的堆叠层30，避免栅极线狭缝302两侧的栅极层31电性连接。

在本申请实施例中，若干栅极线狭缝302内填充绝缘材料形成的绝缘柱70，使得栅极线狭缝302内不设导电结构，不仅避免了栅极层31电性接触栅极线狭缝302内的导电层而导致三维存储器漏电的情况，而且起到绝缘作用间隔了栅极线狭缝302两侧的栅极层31。与此同时，栅极线狭缝302内填充绝缘材料形成的绝缘柱70也能够起到支撑堆叠层30的作用，以增强三维存储器100结构的稳固性。

请参阅图2，图2是本申请实施例提供的三维存储器100在第二实施例中的部分截面示意图。在另一种实施方式中，若干栅极线狭缝302内填充绝缘气体形成气隙结构80。绝缘气体可以是但不仅限于空气或惰性气体。也即，若干栅极线狭缝302内的填充结构与衬底10之间具有间隙。气隙结构80不仅与衬底10绝缘连接，也间隔了栅极线狭缝302两侧的堆叠层30，避免栅极线狭缝302两侧的栅极层31的电性连接。也即，栅极线狭缝302内不填充实物。

可以理解的，空气作为一种绝缘介质。在一种实施方式中，在制备三维存储器100的过程中，通过栅极线狭缝302将牺牲层置换为栅极层31后，无需在栅极线狭缝302内填充任何实物，通过空气间隔栅极线狭缝302两侧的堆叠层30。

在本申请实施例中，栅极线狭缝302内填充绝缘气体，使得栅极线狭缝302内不设导电结构，不仅避免了栅极层31电性接触栅极线狭缝302内的导电层而导致三维存储器漏电的情况，而且节省了制备三维存储器100的成本。

在一种实施方式中，如图2所示，三维存储器100还包括保护层90。保护层90位于堆叠层30的上方，且封盖栅极线狭缝302的开口。

在本申请实施方式中，当栅极线狭缝302内填充绝缘气体形成气隙结构80时，在堆叠层30上设有一层封盖栅极线狭缝302开口的保护层90，以使三维存储器100的表面平整，保证三维存储器100表面的完整性。

进一步地，请继续参阅图1及图2，衬底10为N(negative)型掺杂半导体结构。三维存储器100还包括电流通路50。电流通路50沿垂直于衬底10的方向延伸，且电流通路50与衬底10电性连接。可以理解的，三维存储器100读取操作中的电流可以依次通过存储结构40、衬底10及电流通路50。

在本申请实施例中，电流通路50实现了三维存储器100读取操作信号的传递，保证了三维存储器100的可靠性。

其中，N型半导体，以电子为多数载流子的半导材料，是通过引入杂质至施主而形成的。可以理解的，先形成采用半导体采用的衬底，例如Si后对形成的衬底进行离子注入，以使衬底10形成N型掺杂半导体结构。例如，在Si衬底中掺杂第五族元素(可提供电子)，例如氮、磷、砷，以使衬底10形成N型掺杂半导体结构。其中，在N型半导体中，自由电子为多子，空穴为少子，主要靠自由电子导电。掺入的杂质越多，多子(自由电子)的浓度就越高，导电性能就越强。

在一种实施方式中，电流通路50位于堆叠层30的周边，且与栅极层31及介质层32间隔设置。如图1所示，电流通路50位于堆叠层30的侧边。

在本实施方式中，电流通路50位于堆叠层30的周边，且与栅极层31间隔设置，避免电流通路50与栅极层31及位于堆叠层30内的其他结构电性连接，有效地保证三维存储器100读取操作中电流的流通，避免漏电，从而有效保证三维存储器100的可靠性。

进一步地，请继续参阅图1，三维存储器100包括核心区(core)以及围绕核心区(core)设置的台阶区(SS)。也即，台阶区(SS)设置于核心区(core)的周边。其中，核心区(core)用于信息的存储。台阶区(SS)位于三维存储器100的端部，用于向核心区(core)传输控制信息，以实现信息在核心区(core)的读写。如图1所示，左边区域表示核心区(core)，右边区域表示台阶区(SS)。堆叠层30的周缘形成有台阶结构303，且台阶结构303位于台阶区(SS)。可以理解的，台阶结构303位于堆叠层30的周缘，且台阶结构303位于台阶区(SS)。

在一种实施方式中，电流通路50位于台阶结构303远离核心区的一侧。可以理解的，电流通路50位于台阶结构303最后一个台阶的侧边。

在一种实施方式中，堆叠层30与衬底10之间设有绝缘层20。

由于衬底10为N型掺杂半导体结构，使得三维存储器100为栅致漏极泄漏(gateinduced drain leakage，GIDL)擦除。而在GIDL擦除的结构中，由于衬底10为N型掺杂半导体结构，在热作用下，衬底10内部的电子会向上扩散，影响三维存储器100的可靠性。而在本申请实施例中，在衬底10与堆叠层30最底部的栅极层31之间设置一层绝缘层20。绝缘层20间隔了衬底10与堆叠层30，避免衬底10内的电子在热作用下扩散至堆叠层30底部而导致部分三维存储器100失效，从而提高了三维存储器100的性能。

在一种实施方式中，绝缘层20采用氧化物材料。

如图1所示，沟道孔301不仅贯穿堆叠层30，也贯穿绝缘层20。绝缘层20采用的材料为刻蚀更加的容易且可控性强的氧化物，使得在形成沟道孔301的过程中更加可控，。

在本申请实施例中，绝缘层20不仅能够间隔衬底10与堆叠层30，避免衬底10内的电子在热作用下扩散至堆叠层30最底部的栅极层31，而且降低了刻蚀形成沟道孔301的难度，提高了形成沟道孔301的可控性，从而有利于提高三维存储器100的良率。

其中，绝缘层20的厚度大于一层栅极层31与一层介质层32的厚度之和。在一种实施方式中，绝缘层20的厚度在50nm至150nm的范围内。可以理解的，如果衬底10与堆叠层30之间的绝缘层20过薄，衬底10内的电子将会遂穿绝缘层20至堆叠层30底部的栅极层31，绝缘层20的厚度大于一层栅极层31与一层介质层32的厚度之和，使得绝缘层20较厚有效起到阻挡隔离作用。

在本申请实施例中，绝缘层20的厚度大于一层栅极层31与一层介质层32的厚度之和，使得绝缘层20较厚，有效地避免了衬底10内的电子在热作用下扩散至栅极层31，从而有效保证三维存储器100的可靠性。

在一种实施方式中，绝缘层20采用的材料与介质层32采用的材料相同。例如，绝缘层20与介质层32采用的材料均为氧化物。

在本实施方式中，绝缘层20与介质层32采用的材料相同，使得沉积绝缘层20与介质层32的工艺改动较小，例如改变沉积时间，无需改变沉积材料，从而简化了制备三维存储器100的工艺过程。

在一种实施方式中，绝缘层20的厚度大于或等于三层栅极层31与三层介质层32的厚度之和，且小于或等于八层牺牲层33与八层介质层32的厚度之和。可以理解的，绝缘层20的厚度不能过薄，否则无法达到阻隔衬底10内电子扩散至堆叠层30，绝缘层20不能过厚，否则不仅浪费原料，也会增加三维存储器100的厚度。

在此实施方式中，绝缘层20的厚度大于或等于三层牺牲层33与三层介质层32的厚度之和，且小于或等于八层牺牲层33与八层介质层32的厚度之和，使得绝缘层20不仅有效地阻隔衬底10内的电子扩散至堆叠层30，也避免了绝缘层20的厚度过厚，以降低三维存储器100整体厚度，有利于三维存储器100的小型化，并节省成本。

请一并参阅图1与图3，图3是图1中A部分的放大结构示意图。存储结构40与衬底10之间设有选择性外延生长结构60(selective epitaxy growth，SEG)。如图1所示，在衬底10与绝缘层20之间还设有一层底部选择栅极层12(bttom selective gate，BSG)。选择性外延生长结构60贯穿底部选择栅极层12。选择性外延生长结构60的一端接触衬底10，另一端接触存储结构40，以实现存储结构30与衬底10的电性连接。其中，选择性外延生长结构60采用外延工艺，在衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。

在本申请实施例中，选择性外延生长结构60位于堆叠层30的下方，沟道孔301贯穿多层交替堆叠设置的栅极层31及介质层32，以使形成于沟道孔201内的存储结构40的底部能够接触选择性外延生长结构60，从而使得存储结构40与衬底10电性连接。

在一种实施方式中，存储结构40包括沿沟道孔301轴向设置的介质层41及存储通道42。存储通道42位于介质层41远离栅极层31的一层，且存储通道41与衬底10电性连接。

如图1所示，介质层41的底部设有缺口，部分存储通道42位于缺口内，且接触选择性外延生长结构60。可以理解的，介质层41位于存储通道42与堆叠层30之间，且介质层41包括至少一层介电层，以隔离栅极层31与存储通道42。

在一种实施方式中，形成介质层41的步骤包括沿沟道孔301的轴向依次形成阻挡层、电荷储存层和隧道绝缘层。阻挡层可以包括硅氧化物或金属氧化物，例如铪氧化物或铝氧化物。隧道绝缘层可以包括氧化物，例如硅氧化物。电荷储存层可以包括氮化物，例如硅氮化物或金属氧化物。例如，介质层41可以具有氧化物-氮化物-氧化物(ONO)分层结构，该多层结构仅为示例，实际结构中可以存在其他多层结构，其结构排布与层数不受限制。

下面结合前面的三维存储器100对本申请提供的一种三维存储器100的制备方法进行详细介绍。在其他实施例中，采用本三维存储器100的制备方法获得的三维存储器100也可以不同于前述实施例的三维存储器100。

请参阅图4及图5A-图5G，图4是本申请提供的三维存储器100的制备方法的部分流程示意图；图5A-图5G是图4所示制备三维存储器100部分步骤对应的工艺截面示意图。

三维存储器100的制备方法，包括：

S110：提供衬底10。

可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是但不仅限于Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体22上锗)衬底等。

S120：对衬底10离子注入，以使衬底10形成N型掺杂半导体结构。

其中，N型半导体，以电子为多数载流子的半导材料，是通过引入杂质至施主而形成的。在本实施例中，对衬底10进行离子注入，增加衬底10的导电性，为三维存储器100提供电子。

在一种实施方式中，对衬底10注入的离子为第五族元素(可提供电子)，例如氮、磷或砷等。可以理解的，对衬底10掺入五价的氮、磷或砷杂质原子，杂质原子中四个价电子与周围的哥半导体原子中的价电子形成共价键，从而多出一个价电子，无共价键束缚而很容易形成自由电子。

在本申请实施例中，由于衬底10为N型掺杂半导体结构，使得制备的三维存储器100能够形成GIDL(gate induced drain leakage，栅致漏极泄漏)擦除。

S130：在衬底10上形成多层牺牲层33与介质层32交替堆叠设置的堆栈层300。

可以理解的，堆栈层300包括交替堆叠的多个介质层32及多个牺牲层33。任意两层牺牲层33之间设有介质层32。其中，堆栈层300的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，堆栈层300的层数越多，三维存储器100的集成度越高。介质层32的材料可以是但不限于氧化物材料，牺牲层33的材料可以是但不限于氮化物材料。其中，多个牺牲层33在后续工艺步骤中被置换为栅极层31。栅极层31的导电性能较高，例如采用金属钨等。堆栈层300中的牺牲层33被置换为栅极层31后形成前述堆叠层30。

如图5A所示，在一种实施方式中，在形成堆栈层300之前，在衬底10上形成绝缘层20。也即，堆栈层300形成于绝缘层20上。

绝缘层20能够采用沉积工艺沉积氧化物材料形成。本实施例中的绝缘层20结构及厚度仅为示例，并不以此为限制。

在本申请实施例中，由于衬底10为N型掺杂半导体结构，使得三维存储器100为GIDL(gate induced drain leakage，栅致漏极泄漏)擦除。而在GIDL擦除的结构中，由于衬底10为N型掺杂半导体结构，在热作用下，衬底10内部的电子会向上扩散，而绝缘层20作为中间层，有效避免衬底10内部的电子扩散至绝缘层20上具有导电性的层结构。

可以理解的，位于衬底10之上绝缘层20，间隔了衬底10与绝缘层20上具有导电性的层结构，以避免衬底10内的电子干扰绝缘层20上的导电层结构，保证制备的三维存储器的可靠性。

在一种实施方式中，绝缘层20的厚度在50nm至150nm的范围内。可以理解的，如果衬底10与堆栈层300之间的绝缘层20过薄，衬底10内的电子将会遂穿绝缘层20至堆栈层300底部，绝缘层20的厚度在50nm至150nm的范围内，使得绝缘层20较厚有效地起到阻挡隔离作用。

在一种实施方式中，沉积介质层32采用的材料与沉积绝缘层20采用的材料相同。例如，绝缘层20与介质层32采用的材料均为氧化物。

在本实施方式中，绝缘层20与介质层32采用的材料相同，使得沉积绝缘层20与介质层32的工艺改动较小，例如改变沉积时间，无需改变沉积材料，从而简化了制备三维存储器100的工艺过程。

在一种实施方式中，绝缘层20的厚度大于或等于三层牺牲层33与三层介质层32的厚度之和，且小于或等于八层牺牲层33与八层介质层32的厚度之和。可以理解的，绝缘层20的厚度不能过薄，否则无法达到阻隔衬底10内电子扩散至堆栈层300，绝缘层20不能过厚，否则不仅浪费原料，也会增加三维存储器100的厚度。

在此实施方式中，绝缘层20的厚度大于或等于三层牺牲层33与三层介质层32的厚度之和，且小于或等于八层牺牲层33与八层介质层32的厚度之和，使得绝缘层20不仅有效地阻隔衬底10内的电子扩散至堆栈层300，也避免了绝缘层20的厚度过厚，以降低三维存储器100整体厚度，有利于三维存储器100的小型化，并节省成本。

S140：刻蚀堆栈层300的侧边，以使堆栈层300的侧边形成台阶结构303。

其中，图5B所示堆栈层300的层数及台阶结构303的数量均仅为示例，并不以此为限。台阶结构303所在的区域位于三维存储器的台阶区。可以理解的，三维存储器100包括核心区(core)以及围绕核心区(core)设置的台阶区(SS)。也即，台阶区(SS)设置于核心区(core)的周边。其中，核心区(core)用于信息的存储。台阶区(SS)位于三维存储器100的端部，用于向核心区(core)传输控制信息，以实现信息在核心区(core)的读写。

S150：刻蚀堆栈层300，以形成贯穿堆栈层300的若干沟道孔301。

如图5C所示，若干沟道孔301的数量及形状仅为示例，并不以此为限。若干沟道孔301不仅贯穿堆栈层300，也贯穿绝缘层20。由于堆栈层300中牺牲层33与介质层32采用的材料不同，使得刻蚀牺牲层33与介质层32采用的刻蚀介质不完全不同，从而使得刻蚀堆栈层300中多层交替堆叠的牺牲层33与介质层302交替进行。而由于交替堆叠设置的牺牲层33(氮化物层)与介质层32(氧化物层)采用材料属性以及刻蚀特点的差异，牺牲层33相比介质层32而言，牺牲层33的刻蚀难度更大且可控性差。

其中，传统技术中，制备三维存储器的过程中并未设置厚度大于一层牺牲层33与一层介质层32厚度之和的绝缘层20，而是通过将堆栈层300底部的几层牺牲层33与介质层32作为虚拟(dummy)层，以避免衬底10内的电子在热作用下扩散至虚拟层的上层结构而一些三维存储器100的性能。但是，底部的虚拟层为多层交替堆叠设置的牺牲层33与介质层32时，由于虚拟层中设置的牺牲层33(氮化物层)刻蚀难度更大且可控性差，又由于沟道孔301的深度及标准尺寸(CD)孔径等的影响，使得刻蚀底部牺牲层33的速率以及可控性降低，不仅增加了刻蚀沟道孔301的难度，也导致形成沟道孔301均一性差的问题。

而在本申请实施例中，在衬底10与堆栈层300之间设置一层绝缘层20。绝缘层20采用的材料可以是但不仅限于刻蚀更加的容易且可控性强的氧化物。可以理解的，本申请实施例中，将传统技术中几层牺牲层33与介质层32交替堆叠的虚拟(dummy)层替换为绝缘层20，降低了刻蚀形成沟道孔301的难度，提高了形成沟道孔301的可控性。

可以理解的，本申请提供的绝缘层20不仅能够间隔衬底10与堆栈层300，避免衬底10内的电子在热作用下扩散至堆栈层300最底部，而且降低了刻蚀形成沟道孔301的难度，提高了形成沟道孔301的可控性，从而有利于提高三维存储器100的良率。

S160：沿沟道孔301的轴向方向形成存储结构40，存储结构40与衬底10电性连接。

其中，形成存储结构40的过程包括；沿沟道孔301的轴向依次形成介质层41及存储通道42。可以理解的，介质层41位于存储通道42与堆栈层300之间，且介质层41包括至少一层介电层。在一种实施方式中，形成介质层41的步骤包括沿沟道孔301的轴向依次形成阻挡层、电荷储存层和隧道绝缘层。阻挡层可以包括硅氧化物或金属氧化物，例如铪氧化物或铝氧化物。隧道绝缘层可以包括氧化物，例如硅氧化物。电荷储存层可以包括氮化物，例如硅氮化物或金属氧化物。例如，介质层41可以具有氧化物-氮化物-氧化物(ONO)分层结构，该多层结构仅为示例，实际结构中可以存在其他多层结构，其结构排布与层数不受限制。

如图5D所示，在形成存储结构40之前，沿衬底10采用外延工艺生长一层选择性外延生长结构60(selective epitaxy growth，SEG)。选择性外延生长结构60连接在衬底10与存储结构40之间，且选择性外延生长结构60与存储结构40中的存储通道42电性连接。

S170：刻蚀堆栈层300，以形成贯穿堆栈层300的若干栅极线狭缝302。

其中，在图5E所示，仅示例一个栅极线狭缝302的结构，实际结构中设有多个栅极线狭缝302。栅极线狭缝302的形状仅为示例，并不以此为限。形成贯穿堆栈层300的若干栅极线狭缝302的过程中，刻蚀到绝缘层20的表面截止，或者刻蚀掉绝缘层20，本申请并不限制。如图5E所示，本实施例仅以刻蚀到绝缘层20的表面作为示例。也即，栅极线狭缝302无需刻蚀绝缘层20。

在本实施方式中，由于绝缘层20与堆栈层300最底部的牺牲层33采用的材料属性不同，因此采用的刻蚀气体不完全相同，而在本实施方式中无需刻蚀绝缘层20，节省了制备三维存储器100的工序。

S180：通过若干栅极线狭缝302将堆栈层300中的多层牺牲层33置换为栅极层31。

其中，栅极层31采用材料的导电性大于牺牲层33采用材料的导电性。堆栈层300中的牺牲层33被置换为栅极层31。其中，栅极层31的导电性大于牺牲层33的导电性能。在一种实施方式中，栅极层31采用金属材料，牺牲层33采用氮化物或氮氧化物，例如，栅极层31采用导电性能较高的金属钨，牺牲层33采用导电性较差的氮化硅。将牺牲层33置换为栅极层31，避免先沉积栅极层31对在堆栈层300打孔及开槽造成困难。

S190：采用绝缘介质填满若干栅极线狭缝302，且若干栅极线狭缝302内的填充结构与衬底10绝缘连接。

其中，绝缘介质可以为采用绝缘材料形成的绝缘柱70，也可以是绝缘气体，例如空气形成的气隙结构80。可以理解的，在步骤S180通过若干栅极线狭缝302将牺牲层33置换为栅极层31后，在若干栅极线狭缝302内填充绝缘介质，以间隔栅极线狭缝302两侧的堆栈层300，避免栅极线狭缝302两侧的栅极层31电性连接。栅极线狭缝302内填充绝缘介质，也即，填充栅极线狭缝302内的填充结构为绝缘介质。可以理解的，栅极线狭缝302内仅填充绝缘介质，未形成导电结构，使得栅极线狭缝302内的填充结构与衬底10绝缘连接。

在本申请实施例中，在若干栅极线狭缝302内填充绝缘介质，也即在若干栅极线狭缝302内不设导电结构，避免了栅极层31与若干栅极线狭缝302内结构的电性连接而导致漏电，从而提高了制备三维存储器100的良率及可靠性。与此同时，若干栅极线狭缝302内仅填充绝缘介质而不设导电结构，使得若干栅极线狭缝302的标准尺寸(CD)能够相应减小，不仅有效地增加了栅极的边缘厚度，减少了接触电阻(RC)而导致的信号延迟(delay)，而且减小了三维存储器100在Y方向上的应力，改善翘曲度(wafer bow)。

如图5F所示，在一种实施方式中，栅极线狭缝302内填充绝缘材料形成绝缘柱70。绝缘柱70不仅封堵栅极线狭缝302的开口，使得栅极线狭缝302内的填充结构与衬底10绝缘连接，而且间隔了栅极线狭缝302两侧的堆栈层300，避免栅极线狭缝302两侧的栅极层31电性连接。

在本申请实施例中，栅极线狭缝302内填充绝缘材料形成的绝缘柱70，使得栅极线狭缝302内不设导电结构，不仅避免了栅极层31电性接触栅极线狭缝302内的导电层而导致三维存储器漏电的情况，而且起到绝缘作用间隔了栅极线狭缝302两侧的栅极层31。与此同时，栅极线狭缝302内填充绝缘材料形成的绝缘柱70也能够起到支撑堆栈层300的作用，以增强三维存储器100结构的稳固性。

如图5G所示，在其他实施方式中，栅极线狭缝302内填充绝缘气体形成气隙结构80。气隙结构80不仅与衬底10绝缘连接，也间隔了栅极线狭缝302两侧的堆栈层300，避免栅极线狭缝302两侧的栅极层31的电性连接。也即，栅极线狭缝302内不填充实物。可以理解的，空气也作为一种绝缘介质。在制备三维存储器100的过程中，通过栅极线狭缝302将牺牲层置换为栅极层31后，无需在栅极线狭缝302内填充任何实物，通过空气间隔栅极线狭缝302两侧的堆栈层300。

在本申请实施例中，栅极线狭缝302内填充绝缘气体，使得栅极线狭缝302内不设导电结构，不仅避免了栅极层31电性接触栅极线狭缝302内的导电层而导致三维存储器漏电的情况，而且节省了制备三维存储器100的成本。

S1100：沿垂直衬底10的方向形成电流通路50，电流通路50位于堆栈层300的周缘，且与衬底10电性连接。

可以理解的，三维存储器100中读取操作中的电流可以依次通过存储结构40、衬底10及电流通路50。在本申请实施例中，电流通路50实现了三维存储器100读取操作信号的传递，保证了三维存储器100的可靠性。

其中，步骤S1100也可以在步骤S190，本申请以步骤S1100在步骤S190之后为例来进行描写。

其中，三维存储器100包括核心区(core)以及围绕核心区(core)设置的台阶区(SS)，电流通路50位于台阶区(SS)的周缘。也即，台阶区(SS)设置于核心区(core)的周边。核心区(core)用于信息的存储。台阶区(SS)位于三维存储器100的端部，用于向核心区(core)传输控制信息，以实现信息在核心区(core)的读写。位于台阶区(SS)的堆叠层30形成台阶结构303。可以理解的，台阶结构303位于堆叠层30的周缘，且台阶结构303位于台阶区(SS)。

在一种实施方式中，电流通路50位于台阶结构303远离核心区(core)的一侧。可以理解的，电流通路50位于台阶结构303最后一个台阶的侧边。

在本实施方式中，电流通路50位于堆栈层300的周边，且与栅极层31间隔设置，避免电流通路50与栅极层31及位于堆栈层300内的其他结构电性连接，有效地保证三维存储器100读取操作中电流的流通，避免漏电，从而有效保证三维存储器100的可靠性。

如图5G所示，在一种实施方式中，当步骤S190采用绝缘其他填充沟槽302时，三维存储器的制备方法还包括：在堆栈层300上形成一层保护层90。

可以理解的，保护层90位于堆叠层30的上方，且封盖栅极线狭缝302的开口。

在本申请实施方式中，当栅极线狭缝302内填充绝缘气体形成气隙结构80时，在堆叠层30上设有一层封盖栅极线狭缝302开口的保护层90，以使三维存储器100的表面平整，保证三维存储器100表面的完整性。

以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种三维存储器，其特征在于，包括衬底及位于所述衬底上的堆叠层，所述堆叠层设有贯穿所述堆叠层的若干沟道孔及若干栅极线狭缝，所述若干沟道孔与所述若干栅极线狭缝间隔设置，且若干所述栅极线狭缝将所述若干沟道孔分隔成多个间隔设置的区域；

所述若干沟道孔内形成有存储结构，所述存储结构沿所述若干沟道孔轴向设置，且与所述衬底电性连接，所述若干栅极线狭缝内的填充结构与所述堆叠层绝缘，且与所述衬底绝缘；

所述衬底为N型掺杂半导体结构，以使所述三维存储器形成栅致漏极泄漏擦除，所述存储结构与所述衬底之间设有选择性外延生长结构，所述选择性外延生长结构插入所述衬底，以使所述存储结构与所述衬底电性连接，所述选择性外延生长结构的宽度大于所述存储结构的宽度，在所述堆叠层与所述衬底之间设有一层绝缘层。

2.如权利要求1所述的三维存储器，其特征在于，所述若干栅极线狭缝内填充绝缘材料以形成绝缘柱，且所述绝缘柱接触所述衬底。

3.如权利要求1所述的三维存储器，其特征在于，所述若干栅极线狭缝内的填充结构与所述衬底之间具有间隙。

4.如权利要求1至3中任一项所述的三维存储器，其特征在于，所述三维存储器还包括电流通路，所述电流通路沿垂直于所述衬底的方向延伸，且所述电流通路与所述衬底电性连接。

5.如权利要求4所述的三维存储器，其特征在于，所述堆叠层包括多层交替堆叠设置的栅极层及介质层，所述电流通路位于所述堆叠层的周边，且与所述栅极层及所述介质层间隔设置。

6.如权利要求4所述的三维存储器，其特征在于，所述三维存储器包括核心区及位于所述核心区的台阶区，所述堆叠层的周缘形成有台阶结构，所述台阶结构位于所述台阶区，所述电流通路位于所述台阶结构远离所述核心区的一侧。

7.如权利要求5所述的三维存储器，其特征在于，所述存储结构包括沿所述沟道孔轴向设置的介质层及存储通道，所述存储通道位于所述介质层远离所述栅极层的一侧，且所述存储通道与所述衬底电性连接。

8.如权利要求4所述的三维存储器，其特征在于，所述绝缘层的厚度大于一层所述栅极层与一层介质层的厚度之和。

9.一种三维存储器的制备方法，其特征在于，包括：

提供衬底；

对所述衬底离子注入，使所述衬底形成N型掺杂半导体结构；

在所述衬底上形成一层绝缘层；

在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层；

沿所述衬底采用外延工艺生长一层选择性外延生长结构，所述选择性外延生长结构插入所述衬底；

刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干沟道孔，沿所述若干沟道孔轴向形成存储结构，所述存储结构与所述衬底电性连接，所述选择性外延生长结构的宽度大于所述存储结构的宽度；

刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干栅极线狭缝；

通过所述若干栅极线狭缝将多层所述牺牲层置换为栅极层；

采用绝缘介质填满所述若干栅极线狭缝，且所述若干栅极线狭缝内的填充结构与所述衬底绝缘连接。

10.如权利要求9所述的三维存储器的制备方法，其特征在于，在所述“采用绝缘介质填满所述若干栅极线狭缝”之后，所述制备方法还包括：

沿垂直所述衬底的方向形成电流通路，所述电流通路位于所述堆栈层的周缘，且与所述衬底电性连接。

11.如权利要求10所述的三维存储器的制备方法，所述三维存储器包括核心区及位于所述核心区的台阶区，其特征在于，在所述“在所述衬底上形成多层牺牲层与介质层交替堆叠设置的堆栈层”之后，且在所述“刻蚀所述堆栈层，以形成贯穿所述堆栈层的若干沟道孔”之前，所述制备方法还包括：

刻蚀所述堆栈层的侧边，以使所述堆栈层的侧边形成台阶结构，所述台阶结构位于所述台阶区，且所述电流通路位于所述台阶结构远离所述核心区的一侧。

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