CN105355602B - 三维半导体器件及其制造方法 - Google Patents
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Abstract
一种三维半导体器件，包括多个存储单元，每个包括：沟道层，沿垂直于衬底表面方向分布；底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；浮栅层，位于第一绝缘层堆叠之上，分布在沟道层侧壁上；多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层侧壁交替层叠；栅极介质层，分布在沟道层的侧壁上；漏极，位于沟道层顶部；以及源极，位于多个存储单元相邻两个存储单元之间衬底中。内嵌入非引出的浮栅，通过邻近引出栅级上电压的耦合在浮栅上感应出电压从而辅助完成SEG与多晶硅接触区域的沟道反型从而克服该区域的电流瓶颈，提高沟道电流，有效控制该浮栅邻近FET的阈值电压一致性。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
具体地，如图1所示，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠，，例如包括底部选择栅极线BSG、虚设栅极线DG、字线WL0～WL31、顶部选择栅极线TSG；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层(图1中所示为ILD)，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源 漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。
其中，原有存储结构，为了保证每个Cell的性能一致，因此外延硅生长(SEG)与多晶硅接触的L型区域一般介于Dummy器件的虚设栅极线DG和下选管栅极线BSG之间(也即沟道层CL底部要高于衬底SUB的顶部)，因此存储单元之间的绝缘层厚度(如W1)会小于dummy与BSG之间的绝缘层厚度(如W2)，这样在基于耦合电场形成虚拟源漏区域时，SEG与多晶硅接触区很难形成反型，造成存储串的沟道电流减小。另外，dummy单元的阈值电压将因为非对称的边缘电场(Fringe Field，如图1箭头所示)会使得阈值电压偏大，不好控制。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法。
为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；浮栅层，位于第一绝缘层堆叠之上，分布在沟道层的侧壁上；多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层的侧壁交替层叠；栅极介质层，分布在沟道层的侧壁上；漏极，位于沟道层的顶部；以及源极，位于多个存储单元的相邻两个存储单元之间的衬底中。
其中，每个存储单元进一步包括外延沟道层，位于沟道层下方第一绝缘层堆叠之间；优选地，外延沟道层顶部等于或高于浮栅层底部，并且低于浮栅层顶部。
其中，浮栅层与底部栅极导电层侧壁齐平，或者相对于沟道层外推。
其中，沟道层平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。
其中，栅极介质层进一步包括隧穿层、存储层、阻挡层。
其中，沟道层包括第一沟道层、第二沟道层、沟道填充层，优选地第一沟道层和/或第二沟道层材料选自V族单质、V族化合物、III-V族化合物、II-VI族化合物半导体，例如为单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合，优选地沟道填充层材料为空气或氧化物、氮化物；任选地，栅极介质层包括高k材料；任选地，底部栅极导电层或栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。
本发明另一方面提供了一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上依次形成第一绝缘层堆叠、浮栅层、第二绝缘层堆叠，其中第二绝缘层堆叠包括多个交替的第一材料层与第二材料层；刻蚀形成多个深孔，直至暴露衬底；在深孔侧壁和底部上形成栅极介质层和沟道层；填充沟道层顶部形成漏极；选择性刻蚀去除第二材料层，留下多个横向的凹槽以及暴露衬底的开口；在多个凹槽中形成栅极导电层；在开口底部的衬底中形成源极。
其中，刻蚀形成多个深孔之后进一步包括，在衬底上外延生长外延沟道层，优选地外延沟道层顶部等于或高于浮栅层底部，并且低于浮栅层顶部。
其中，刻蚀形成多个深孔之后进一步包括，横向刻蚀浮栅层，形成从沟道层外推的凹陷。
其中，选择性刻蚀去除第二材料层的同时还至少部分地去除了第一绝缘层堆叠的中间层而留下横向凹陷，并且在后续形成栅极导电层的同时在横向凹陷中形成底部栅极导电层。
依照本发明的三维半导体存储器件及其制造方法，内嵌入非引出的浮栅，通过邻近引出栅级上电压的耦合，在浮栅上感应出电压，从而可以辅助完成SEG与多晶硅接触区域的沟道反型，从而克服该区域的电流瓶颈，提高沟道电流，同时有效控制该浮栅邻近的管子的阈值电压的一致性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为现有技术的三维半导体存储器件的剖视图；
图2A至图2K为依照本发明一个实施例的三维半导体存储器件制造方法的各个步骤的剖视图；
图3为依照本发明另一实施例的三维半导体存储器件的剖视图；以及
图4为依照本发明一个实施例的三维半导体存储器件外围连线的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效克服电流瓶颈、提高沟道电流并有效控制阈值电压一致性的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图2A所示，在衬底1上依次形成第一绝缘层堆叠2(包括下层2A、中层2B、上层2C)、浮栅层3、第二绝缘层堆叠4(包括交替层叠的多个第一材料层4A和多个第二材料层4B)，沉积工艺例如包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等。提供衬底1，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。在本发明一个优选实施例中，第一绝缘层堆叠2包括氧化物和氮化物的堆叠，例如氧化硅的下层2A、氮化硅或氮氧化硅的中层2B、以及氧化硅的上层2C，构成ONO堆叠结构。在本发明另一优选实施例中，下层2A、上层2C的材料与稍后形成的多个第一材料层4A相同，中层2B材料与稍后形成的多个第二材料层4B相同，而不必限定于ONO结构。浮栅层3材料为多晶Si、多晶Ge、SiGe、Si:C等半导体材料(优选掺杂具有N或P型导电特性)，也可以为Ta、Ti、Hf、Zr、Mo、W或其 它金属元素、这些金属的硅化物或氮化物，例如W、Ti、Ta、WSi、TiSi、WN、TiN、TaN等。第二绝缘层堆叠结构4的材料选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等及其组合。第一材料层4A具有第一刻蚀选择性，第二材料层4B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中，叠层结构4A/4B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明一个优选实施例中，层4A与层4B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。如图2A所示，第二绝缘层堆叠4至少包括交替层叠的7个第一材料层4A和6个第二材料层4B(也即优选地第二绝缘层堆叠4顶部为第一材料层4A)，自然也可以依照存储器单元串个数需要设置其他数目的材料层堆叠。
如图2B所示，形成外延沟道层1E。选择各向异性刻蚀工艺，例如选用碳氟基(CxHyFz构成氟代烃)作为刻蚀气体的等离子体干法刻蚀或RIE，垂直向下刻蚀第二绝缘层堆叠4A/4B、浮栅层3、第一绝缘层堆叠2A/2B/2C形成深孔或沟槽4G，直至暴露衬底1。平行于衬底1表面切得的孔槽4G的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。随后选用MOCVD、MBE、ALD等工艺外延形成外延沟道层1E，材料与衬底1可以相同，例如均为Si。在本发明另一个优选实施例中，外延沟道层1E材料可以不同于衬底1，例如为V族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合，以增强载流子迁移率提高驱动能力。如图2B所示，优选地，外延层1E顶部与第一绝缘层堆叠2(也即顶部的上层2C)顶部齐平、与浮栅层3底部齐平，或者可以进一步高于浮栅层3底部并且低于浮栅层3顶部，以减小边缘电场对未来下层选择栅极BSG的影响。
任选地(也即该步骤也可以不执行)，如图2C所示，选择性刻蚀浮栅层3，留下侧面的凹陷3R。由于浮栅层3材料为半导体或金属、金属硅化物、金属氮化物，其与上下绝缘层4、2之间具有较高的刻蚀选择性，因此可以选用各向同性的刻蚀工艺针对浮栅层3进行侧向刻蚀，形成从深孔4G中心线向侧面推进的凹陷3R(凹陷3R可以在未示出的平视图中为环形)，例如凹陷深度5～50nm。此凹陷3R将使得后续形成栅极绝缘层、沟道层等结构均向侧面凹入，增强了耦合能力，提高了沟道电流。
如图2D所示，采用PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺，在深孔4G中依次沉积形成栅极绝缘堆叠5和第一沟道层6A。栅极绝缘堆叠5包括多个子层，例如至少包括隧穿层5C、存储层5B、阻挡层5A，阻挡层5A直接接触深孔4G侧壁的第二绝缘层堆叠4A/4B，隧穿层5C最靠近深孔4G中心轴线并接触后续沉积的第一沟道层6A。其中隧穿层包括SiO2或高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如SiON、HfSiON)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))等，隧穿层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料，例如SiN、SiON、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施例中，栅极绝缘堆叠结构5例如是氧化硅、氮化硅、氧化硅组成的ONO结构。第一沟道层6A的材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料，用作后续刻蚀的保护层以及未来进一步沉积的成核层，其厚度例如为1～10nm。
如图2E所示，垂直各向异性刻蚀(例如前述的碳氟基等离子干法刻蚀或RIE)深孔4G底部的第一沟道层6A和栅极绝缘堆叠5，直至暴露外延沟道层1E。此时，在深孔4G侧面上，由于第一沟道层6A的保护(层6A侧面厚度可以略微减小，例如剩下1～4nm)，栅极绝缘堆叠5并未受到侧向侵蚀，因此避免了与未来栅极之间表面缺陷密度过大，提高了器件的可靠性。
如图2F所示，在深孔4G底部和侧壁上外延生长第二沟道层6B。外延工艺例如MOCVD、MBE、ALD等，第二沟道层6B材料可以与第一沟道层6A相同均选自上述材料，也可以选自V族、III-V族或II-VI 族化合物半导体，诸如GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。在本发明图2F所示一个实施例中，第二沟道层6B的沉积方式为局部填充孔槽4G的侧壁而形成为具有空气隙6C的中空柱形。在本发明图中未示出的其他实施例中，选择沟道层6B的沉积方式以完全或者局部填充孔槽4G，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层6B的水平截面的形状与孔槽4G类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。优选地，对于空心的柱状沟道层6B结构，可以进一步在沟道层6B内侧填充绝缘隔离层6C，例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层6C，用于支撑、绝缘并隔离沟道层6B。
此后，在第二沟道层6B顶部沉积漏区6D。优选地，采用与沟道层6B材质相同或者相近(例如与Si相近的材质非晶Si、多晶Si、SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在孔槽4G的顶部而形成存储器件单元晶体管的漏区6D。自然，如果与图2F所示不同，沟道层6B为完全填充的实心结构，则沟道层6B在整个器件顶部的部分则构成相应的漏区6D而无需额外的漏区沉积步骤。在本发明其他实施例中，漏区6D也可以为金属、金属氮化物、金属硅化物，构成金半接触而在顶部形成肖特基型器件。
接着，在整个器件之上形成第三绝缘层7(例如层间介质层，ILD)。形成方法例如旋涂、喷涂、丝网印刷、CVD沉积、热解、氧化等，材料例如氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，CMP平坦化ILD 7。
如图2G所示，利用光刻胶掩模图形(未示出)执行各向异性刻蚀工艺，依次垂直刻蚀ILD 7、第二绝缘层堆叠4A/4B、浮栅层3、 第一绝缘层堆叠2A/2B/2C，直至暴露衬底1，形成多个垂直开口7T。在平面图(未示出)中，多个垂直开口7T将围绕每一个垂直沟道6A/6B/6C，例如每个垂直沟道平均具有2～6个垂直开口7T围绕周边。开口7T的截面形状可以与深孔4G相同。
如图2H所示，选择性去除第二材料层4B。选用各向同性刻蚀工艺，去除第二绝缘层堆叠4中的所有第二材料层4B，仅保留多个第一材料层4A。根据层4A/层4B的材质不同，可以选择湿法腐蚀液以各向同性地刻蚀去除层4B。具体地，对于层4B材质而言，针对氧化硅材质采取HF基腐蚀液，针对氮化硅材质采用热磷酸腐蚀液，针对多晶硅或非晶硅材质采用KOH或TMAH等强碱腐蚀液。另外还可以针对非晶碳、DLC等碳基材质的层4B而选用氧等离子干法刻蚀，使得O与C反应形成气体而抽出。去除层4B之后，在多个第一材料层4A之间留下了横向(平行于衬底表面的水平方向)的多个凹槽4R，以用于稍后形成控制电极。在本发明一个优选实施例中，第一绝缘层堆叠2中的中层2B材料与第二材料层4B材料相同，例如均为氮化硅，因此在图2H所示工艺步骤中也一并去除，露出了侧面的凹陷2R。优选地，通过热氧化、化学氧化等工艺，在凹陷2R靠近外延沟道层1E的界面处形成了额外的绝缘隔离层2D以用作底部选择栅极BSG的栅极绝缘层，此外还可以通过控制各向同性刻蚀的速度和时间，使得中层2B靠近外延层1E界面处保留下了第一绝缘层材料构成的绝缘隔离层2D(也即中层2B的侧向腐蚀深度可以小于第二材料层4B，特别是当中层2B与第二材料层4B相比具有掺杂其他元素时，例如层4B为SiN，而层2B为SiN:O、SiN:C、SiN:F等)。
随后，在开口7T底部衬底1中形成共用源极1S。例如选用离子注入工艺，垂直注入衬底1底部形成了多个共用源极1S，以及优选地进一步在表面形成金属硅化物(未示出)以降低表面接触电阻。金属硅化物例如NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。共源区1S与衬底具有不同的掺杂类型，通过绝缘材料部分或者完全分离，从而对于擦写读操作形成不同的载流子路径。
如图2I所示，在多个凹槽4R中形成栅电极8。栅电极8可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、 Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅电极8中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极介质层5与栅电极8之间还优选通过PVD、CVD、ALD等常规方法形成高k材料或氮化物的阻挡层(未示出)，氮化物材质例如为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。同样地，层8可以是单层结构也可以是多层堆叠结构。如图2I和图3所示，在第一绝缘层堆叠2中包裹的栅电极8将用作底部器件(其沟道区为外延沟道层1E)的底部选择栅极BSG，在第二绝缘层堆叠的第一材料层4A中包裹的栅电极8将分别用作虚设栅极DG、第一至第i乃至第32个字线WL0、WLi-1…WL31，以及顶部选择栅极TSG。
如图2J所示，在开口7T中填充形成源区1S的引出结构9。例如先CVD或氧化/氮化工艺形成绝缘材料层并各向异性刻蚀去除底部露出源极1S而形成侧墙9A以避免与位线电极8短接，随后通过MOCVD、ALD、蒸发、溅射等工艺形成金属材料的源极引出线9B，其材质例如金属，可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物。优选地，CMP平坦化引出线9A/9B直至暴露ILD 7。
如图2K所示，刻蚀ILD 7直至暴露漏区6D，填充与引出线9类似的材料形成位线引出线10(BL)。最终实现的器件剖视图如图2K所示，一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层6A/6B/6C，沿垂直于衬底1表面的方向分布；第一绝缘层堆叠2A/2C夹设一个底部栅极导电层8:BSG(底部选择栅极)，在沟道层的侧壁上；多个第二绝缘层4A与多个栅极导电层8(8:DG(虚设栅极)、8:WL(字线)、8:TSG(顶部选择栅极)等)，沿着沟道层的侧壁交替层叠；栅极介质层5A/5B/5C，位于多个层间绝缘层与沟道层的侧壁之间；漏极6D，位于沟道层的顶部；以及源极1S，位于多个存储单元的相邻两个存储单元之间的衬底中；其中，第一绝缘堆叠与第二绝缘层之间进一步包括浮栅层3(3:FG)。优选地，衬底1上具有外延沟道层1E，位于沟道层下方第一绝缘层堆叠2 之间。进一步优选地，外延沟道层1E顶部等于或高于浮栅层3底部，并且低于浮栅层3顶部。优选地，浮栅层3相对于沟道层垂直轴线向外缩进，也即浮栅层3侧壁与底部栅极层8:BSG侧壁(或者外延沟道层1E侧壁)相比更远离沟道层垂直轴线。其他各层的材料和构造特征如工艺方法部分所述，在此不再赘述。
如图3所示，为依照本发明另一个实施例制造的器件结构，其不同于图2K所示之处仅在于，不采用如图2C所示的侧向腐蚀工艺形成浮栅层3的凹陷3R，也即浮栅层3侧壁可以与底部栅极层8:BSG侧壁齐平。在图3中，图2K中的各个绝缘层4A、2A、2C、2D、7均可以采用相同的材料形成，因此可以简化标注为4A，但是栅极绝缘层5仍然采用多层结构。图3中的引出结构9也未详细示出图2K中的9A/9B细节。
如图4所示，为依照本发明的器件外围连接线的剖视图，其中各个栅极层8(从底部BSG、DG，至上部的WL、TSG等)均由栅极引出线11连接至外部，而设置的浮栅3则不连接至外部。
依照本发明的三维半导体存储器件及其制造方法，内嵌入非引出的浮栅，通过邻近引出栅级上电压的耦合，在浮栅上感应出电压，从而可以辅助完成SEG与多晶硅接触区域的沟道反型，从而克服该区域的电流瓶颈，提高沟道电流，同时有效控制该浮栅邻近的管子的阈值电压的一致性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (16)
1.一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：
沟道层，沿垂直于衬底表面的方向分布；
底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；
浮栅层，位于第一绝缘层堆叠之上，分布在沟道层的侧壁上；
多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层的侧壁交替层叠；
栅极介质层，分布在沟道层的侧壁上；
漏极，位于沟道层的顶部；以及
源极，位于多个存储单元的相邻两个存储单元之间的衬底中。
2.如权利要求1所述的三维半导体器件，其中，每个存储单元进一步包括外延沟道层，位于沟道层下方第一绝缘层堆叠之间。
3.如权利要求2所述的三维半导体器件，其中，外延沟道层顶部等于或高于浮栅层底部，并且低于浮栅层顶部。
4.如权利要求1所述的三维半导体器件，其中，浮栅层与底部栅极导电层侧壁齐平，或者相对于沟道层外推。
5.如权利要求1所述的三维半导体器件，其中，沟道层平行于衬底表面的截面形状包括选自矩形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。
6.如权利要求1所述的三维半导体器件，其中，栅极介质层进一步包括隧穿层、存储层、阻挡层。
7.如权利要求1所述的三维半导体器件，其中，沟道层包括第一沟道层、第二沟道层、沟道填充层。
8.如权利要求7所述的三维半导体器件，其中，第一沟道层和/或第二沟道层材料选自V族单质、V族化合物、III-V族化合物、II-VI族化合物半导体。
9.如权利要求8所述的三维半导体器件，其中，所述第一沟道层和/或第二沟道层材料选自单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合。
10.如权利要求7所述的三维半导体器件，其中，所述沟道填充层材料为空气或氧化物、氮化物。
11.如权利要求1所述的三维半导体器件，其中，所述栅极介质层包括高k材料。
12.如权利要求1所述的三维半导体器件，其中，所述底部栅极导电层或栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。
13.一种三维半导体器件制造方法，包括步骤：
在存储单元区的衬底上依次形成第一绝缘层堆叠、浮栅层、第二绝缘层堆叠，其中第二绝缘层堆叠包括多个交替的第一材料层与第二材料层；
刻蚀形成多个深孔，直至暴露衬底；
在深孔侧壁和底部上形成栅极介质层和沟道层；
填充沟道层顶部形成漏极；
选择性刻蚀去除第二材料层，留下多个横向的凹槽以及暴露衬底的开口；
在多个凹槽中形成栅极导电层；
在开口底部的衬底中形成源极。
14.如权利要求13所述的三维半导体器件制造方法，其中，刻蚀形成多个深孔之后进一步包括，在衬底上外延生长外延沟道层，外延沟道层顶部等于或高于浮栅层底部，并且低于浮栅层顶部。
15.如权利要求13所述的三维半导体器件制造方法，其中，刻蚀形成多个深孔之后进一步包括，横向刻蚀浮栅层，形成从沟道层外推的凹陷。
16.如权利要求13所述的三维半导体器件制造方法，其中，选择性刻蚀去除第二材料层的同时还至少部分地去除了第一绝缘层堆叠的中间层而留下横向凹陷，并且在后续形成栅极导电层的同时在横向凹陷中形成底部栅极导电层。
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