CN107658312B - 降低三维存储器制程中存储区转角损坏的方法 - Google Patents
降低三维存储器制程中存储区转角损坏的方法 Download PDFInfo
- Publication number
- CN107658312B CN107658312B CN201710751279.0A CN201710751279A CN107658312B CN 107658312 B CN107658312 B CN 107658312B CN 201710751279 A CN201710751279 A CN 201710751279A CN 107658312 B CN107658312 B CN 107658312B
- Authority
- CN
- China
- Prior art keywords
- coating
- oxide skin
- nitride layer
- layer
- default
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 230000015654 memory Effects 0.000 title claims abstract description 28
- 238000003860 storage Methods 0.000 title claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 239000011248 coating agent Substances 0.000 claims abstract description 25
- 238000000576 coating method Methods 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 238000000206 photolithography Methods 0.000 claims abstract description 14
- 238000010276 construction Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000003384 imaging method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 31
- 230000008859 change Effects 0.000 abstract description 4
- 230000009467 reduction Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000008901 benefit Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明公开了一种降低三维存储器制程中存储区转角损坏的方法,属于半导体技术领域。所述方法包括:提供衬底;在衬底上形成叠层结构,层叠结构包括多层交错堆叠的氧化物层和氮化物层,氮化物层形成于相邻的氧化物层之间;在叠层结构上形成薄厚度的光刻胶层;将含有预设打开形状的光刻板对准并放于光刻胶层之上;采用低过刻蚀比、以及对氧化物层和氮化物层的高选择比刻蚀预设打开形状对应的区域。本发明中的方法,通过对光刻板中打开形状的改变,加之工艺的调整,包括采用较薄的光刻胶、低过刻蚀比、及对氧化物层和氮化物层的高选择比,很大程度上降低了三维存储器制程中存储区转角及边线的损坏程度,进而保证了后续工艺的顺利进行。
Description
技术领域
本发明涉及半导体领域,尤其涉及一种降低三维存储器制程中存储区转角损坏的方法。
背景技术
闪存是一种非易变性的存储器,是电可擦除且可编程的只读存储器的一种特殊结构,其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的,使存储在存储器中的数据不会因电源中断而消失。闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器研究的热点。从二十世纪八十年代第一个闪存产品问世以来,随着技术的发展和各类电子产品对存储的需求,闪存被广泛的应用于手机、笔记本、掌上电脑和U盘等移动和通讯设备中,并占据了非挥发性半导体存储器的大部分市场份额。
如今,经历了平面型闪存存储器的发展时期,已进入了三维闪存存储器的发展热潮。而在三维存储器的制程中,通常会对形成的堆叠结构进行刻蚀形成存储区,以及进行化学机械研磨(Chemical Mechanical Polishing,简称CMP)等工艺处理,由于各工艺的控制是一个难题,因而常常在各工艺以及各工艺结合的作用下使得存储区的转角受到损坏,进而会对其下的氮化硅层造成损害,同时使得后续的电极制作无法进行而使信道完全失效,附近的信道临界电压也会因受到影响而无法正常工作。
发明内容
为解决现有技术的缺陷,本发明提供一种降低三维存储器制程中存储区转角损坏的方法,包括:
提供衬底;
在所述衬底上形成叠层结构,所述层叠结构包括多层交错堆叠的氧化物层和氮化物层,所述氮化物层形成于相邻的氧化物层之间;
在所述叠层结构上形成薄厚度的光刻胶层;
将含有预设打开形状的光刻板对准并放于所述光刻胶层之上;
采用低过刻蚀比、以及对所述氧化物层和所述氮化物层的高选择比刻蚀所述预设打开形状对应的区域。
可选地,在所述叠层结构上形成薄厚度的光刻胶层,具体为:在所述叠层结构上形成5微米的光刻胶层。
可选地,所述预设打开形状,具体为各转角均为135度的扁长八边形。
可选地,所述低过刻蚀比,具体为:在既定刻蚀时间基础上延长0%~10%的时间。
可选地,所述对所述氧化物层和所述氮化物层的高选择比,具体为:对所述氧化物层和所述氮化物层的刻蚀速率比为10:1。
可选地,所述将含有预设打开形状的光刻板对准并放于所述光刻胶层之上之后,还包括:通过曝光和显影在所述光刻胶层形成所述预设打开形状。
本发明的优点在于:
本发明中,通过对光刻板中打开形状的改变,加之工艺的调整,包括采用较薄的光刻胶、低过刻蚀比、及对氧化物层和氮化物层的高选择比,在很大程度上降低了三维存储器制程中存储区转角及边线的损坏程度,进而保证了后续工艺的顺利进行。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
附图1为现有技术中刻蚀形成的浅槽示意图;
附图2为现有技术中存储区转角及边线损坏示意图;
附图3为现有技术中形成的带有缺陷的存储区示意图;
附图4为本发明提供的一种降低三维存储器制程中存储区转角损坏的方法流程图;
附图5为本发明提供三维存储器制程中的结构示意图;
附图6为本发明提供的光刻板的打开形状变化示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
需要说明地,本发明中的“薄、”“高”、“低”均为相对于现有技术中的常规做法而言。
为更清晰的体现本发明中技术方案的优点,现对现有技术进行进一步的剖析和说明。现有的三维存储器制程中,通常在叠层结构上形成8微米左右厚度的光刻胶层,并采用打开形状为矩形的光刻板,即经过刻蚀(Etch)后形成的存储区转角(GB Corner)为90度;并且在刻蚀过程中,采用的过刻蚀(Over Etch)比通常为10%~15%,例如,既定的刻蚀时间为100秒,采用的过刻蚀比为12%,则过刻蚀时间为12秒;采用的对氧化物层和氮化物层的选择比(Selectivity)通常为5.5:1,即对氧化物层和氮化物层的刻蚀速率比为5.5:1;采用该方式,发明人发现当前光刻胶的厚度在刻蚀过程中轰击效应(Bombardment)比较强,当前过刻蚀比会对氧化物层之下的氮化物层造成严重的不良影响,并在氮化物层形成浅槽(SubTrench),其如图1所示;当前90度的尖锐转角,加之后续的化学机械研磨(CMP)等工艺,形成的存储区的转角及边界常常会严重损坏,如图2所示的通过专业设备观察到的损坏情况,对应到成品上,如图3所示,其表面会有凹陷结构;
进一步地,后续的电极制作过程中,由于需要通过磷酸刻蚀掉部分氮化物层,并沉积钨以填充到对应的位置(W Replace工艺),但是由于存储区转角的损坏会影响到其下的氮化物层,致使对应区域无法进行钨填充,使得该区域信道(Channel)完全失效,并影响附近的信道阈值电压(CH VT),使得附近的信道不能正常工作。
为解决上述问题,本发明中提供一种降低三维存储器制程中存储区转角损坏的方法,如图4和图5所示,包括:
提供衬底;
在衬底上形成叠层结构,层叠结构包括多层交错堆叠的氧化物层和氮化物层,氮化物层形成于相邻的氧化物层之间;
在叠层结构上形成薄厚度的光刻胶层;
将含有预设打开形状的光刻板对准并放于光刻胶层之上;
采用低过刻蚀比、以及对氧化物层和氮化物层的高选择比刻蚀预设打开形状对应的区域。
优选地,在本实施例中,氧化物层为二氧化硅层,氮化物层为氮化硅层。
进一步地,在本实施例中,对叠层结构的层数及各层的厚度均不作限定,依具体需求而定。
根据本发明的实施方式,在叠层结构上形成薄厚度的光刻胶层,具体为:在叠层结构上形成5微米的光刻胶层。
在本实施例中,通过形成较现有技术中(8微米)薄的光刻胶层,来降低刻蚀过程中,反应气体对刻蚀区域边线部分的轰击,进而减小对氧化物层之下的氮化物层的损坏,并降低由于轰击造成的浅槽的深度。
需要说明地,光刻胶层的厚度可以根据实际的需求进行微调,本发明中的刻蚀为干法刻蚀(Dry Etch)。
根据本发明的实施方式,所述预设打开形状,具体为各转角均为135度的扁长八边形,具体地如图6所示。
本发明中,通过将原有的含有90度转角矩形打开图形的光刻板改变为含有135度转角扁长八边形打开区域的光刻板,通过减小转角的尖锐程度,来减小刻蚀过程中反应气体对其轰击的程度,进而降低转角的损坏程度。
根据本发明的实施方式,低过刻蚀比,具体为:在既定刻蚀时间基础上延长0%~10%的时间。
例如,既定刻蚀时间为100秒,过刻蚀比为8%,则过刻蚀时间为8秒。
通过将过刻蚀比较现有技术中的过刻蚀比进行降低,来减少反应气体对氮化物层的轰击,进而降低氮化物层形成的浅槽的深度。
在实际应用中,过刻蚀比可在0%~10%的区间内进行微调,以避免过刻蚀太少而造成的氧化物残留,及过刻蚀太多而造成的轰击效应严重。
根据本发明的实施方式,所述对氧化物层和氮化物层的高选择比(Selectivity),具体为:对氧化物层和氮化物层的刻蚀速率比为10:1。
较现有技术,本发明中将对氧化物层和氮化物层的刻蚀速率比提高,尽可能的保证将氧化物层完全刻蚀掉,同时降低对氮化物层造成的不良影响。
根据本发明的实施方式,将含有预设打开形状的光刻板对准并放于光刻胶层之上之后,还包括:通过曝光和显影在光刻胶层形成所述预设打开形状。
根据本发明的实施方式,在刻蚀所述预设打开形状对应的区域完成之后,还包括:去除光刻胶。
本发明中,通过对光刻板中打开形状的改变,加之工艺的调整,包括采用较薄的光刻胶、低过刻蚀比、及对氧化物层和氮化物层的高选择比,很大程度上降低了三维存储器制程中存储区转角及边线的损坏程度,进而保证了后续工艺的顺利进行。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (2)
1.一种降低三维存储器制程中存储区转角损坏的方法,其特征在于,包括:
提供衬底;
在所述衬底上形成叠层结构,所述叠层结构包括多层交错堆叠的氧化物层和氮化物层,所述氮化物层形成于相邻的氧化物层之间;
在所述叠层结构上形成5微米的光刻胶层;
将含有预设打开形状的光刻板对准并放于所述光刻胶层之上;
采用在既定刻蚀时间基础上延长0%~10%的时间、对所述氧化物层和所述氮化物层的刻蚀速率比为10:1,刻蚀所述预设打开形状对应的区域;
所述预设打开形状具体为各转角均为135度的扁长八边形。
2.根据权利要求1所述的方法,其特征在于,所述将含有预设打开形状的光刻板对准并放于所述光刻胶层之上之后,还包括:通过曝光和显影在所述光刻胶层形成所述预设打开形状。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710751279.0A CN107658312B (zh) | 2017-08-28 | 2017-08-28 | 降低三维存储器制程中存储区转角损坏的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710751279.0A CN107658312B (zh) | 2017-08-28 | 2017-08-28 | 降低三维存储器制程中存储区转角损坏的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107658312A CN107658312A (zh) | 2018-02-02 |
CN107658312B true CN107658312B (zh) | 2019-01-29 |
Family
ID=61128846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710751279.0A Active CN107658312B (zh) | 2017-08-28 | 2017-08-28 | 降低三维存储器制程中存储区转角损坏的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107658312B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109742077B (zh) * | 2019-01-02 | 2020-08-14 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120003677A (ko) * | 2010-07-05 | 2012-01-11 | 삼성전자주식회사 | 반도체 장치 및 그의 형성 방법 |
CN104022121B (zh) * | 2014-06-23 | 2017-05-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
CN105355602B (zh) * | 2015-10-19 | 2018-09-18 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
-
2017
- 2017-08-28 CN CN201710751279.0A patent/CN107658312B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN107658312A (zh) | 2018-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9865610B2 (en) | Si recess method in HKMG replacement gate technology | |
CN107644876B (zh) | 台阶结构及其形成方法 | |
CN100373593C (zh) | 快闪存储器件的制造方法 | |
CN100580902C (zh) | 半导体器件的制造方法 | |
US9831354B2 (en) | Split-gate flash memory having mirror structure and method for forming the same | |
US7449393B2 (en) | Method of manufacturing a semiconductor device with a shallow trench isolation structure | |
KR100632651B1 (ko) | 플래쉬 메모리소자의 제조방법 | |
US6709920B2 (en) | Method of fabricating a non-volatile memory device having a tunnel-insulating layer including more than two portions of different thickness | |
CN109755142A (zh) | 键合结构及其形成方法 | |
CN107658312B (zh) | 降低三维存储器制程中存储区转角损坏的方法 | |
CN108091562A (zh) | Sonos存储器的ono刻蚀方法 | |
US20240047219A1 (en) | Integrated circuit device | |
KR100805832B1 (ko) | 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조방법 | |
JP2006121023A (ja) | フラッシュメモリ素子の製造方法 | |
CN107994031A (zh) | 一种3d nand制造方法 | |
US6924220B1 (en) | Self-aligned gate formation using polysilicon polish with peripheral protective layer | |
KR100870321B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
US20070001214A1 (en) | Method of manufacturing flash memory device | |
KR20030057173A (ko) | 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법 | |
KR100939425B1 (ko) | 반도체 소자의 제조 방법 | |
CN103839796A (zh) | 源极多晶硅的形成方法 | |
US20050142745A1 (en) | Trench isolation method in flash memory device | |
JP2010157557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
US7488649B2 (en) | Method of manufacturing split gate type non-volatile memory device | |
KR100645211B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |