CN100373593C - 快闪存储器件的制造方法 - Google Patents
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Abstract
揭露了使用STI工艺制造快闪存储器件的方法。通过斜向离子注入工艺和湿蚀刻工艺，突出结构的隔离膜变为突头结构的隔离膜。通过CMP工艺和回蚀刻工艺两个步骤去除多晶硅层，直至暴露隔离膜的顶部，由此形成浮置栅以及单元的高电压与低电压晶体管的栅极。如此，因为突头结构的隔离膜与浮置栅同时形成，可确保有源区和浮置栅之间的覆盖余量而与快闪存储器件的缩小无关。而且，当形成突头结构的隔离膜时，可避免在有源区之间的边界处产生沟。此外，当形成浮置栅以及高电压与低电压晶体管的栅极时，可避免碟形凹陷现象和腐蚀现象。
Description
技术领域
本发明涉及一种快闪存储器件的制造方法，更具体而言，涉及一种快闪存储器件的制造方法，其中通过浅沟槽隔离(以下称为“STI”)工艺能够缩小快闪存储器件的尺寸同时改善快闪存储器件的可靠性。
背景技术
通常，快闪存储器件是由浮置栅与控制栅组成的叠栅结构。在浮置栅中，因为有源区必须被覆盖，所述有源区与浮置栅之间的覆盖余量(overlaymargin)是一个重要的因素。然而，随着快闪存储器件逐渐变小，通过现有的STI工艺和现有的浮置栅掩模工艺来确保有源区和浮置栅之间的覆盖余量是困难的。获得整个晶片的覆盖余量的一致性也是困难的。
而且，当通过STI工艺形成沟槽型隔离膜时，通常通过湿蚀刻工艺的方法形成快闪存储器件。如果湿蚀刻工艺被过度执行，则沟(moat)会产生在沟槽型隔离膜和有源区之间的边界处。这会使后续工艺变得困难。虽然湿蚀刻工艺的蚀刻目标被适当地设定以解决此问题，但在整个晶片上获得没有沟的均匀隔离膜是困难的。
因此，由于产生于隔离膜和有源区之间边界处的沟以及要确保有源区和浮置栅之间的覆盖余量，对快闪存储器件的缩小存在限制。
发明内容
因此，由于以上问题而提出本发明，本发明的目的是提供一种快闪存储器件的制造方法，其中确保了有源区与浮置栅之间的覆盖余量，在整个晶片上获得了覆盖余量的一致性，并且避免了在整个晶片上隔离膜和有源区之间的边界处产生沟。由此改善了快闪存储器件的可靠性，确保了快闪存储器件的处理稳定性，并能够缩小快闪存储器件的尺寸。
为达到以上目的，依据本发明的一个方面，提供了一种快闪存储器件的制造方法，包括以下步骤：在半导体衬底中形成突出结构(projectionstructure)的隔离膜，执行斜向离子注入工艺以在包括突出结构的隔离膜的整个结构上形成离子注入层，去除离子注入层以使突出结构的隔离膜转变为突头结构(nipple structure)的隔离膜，执行氧化工艺以形成隧道氧化膜，并且在突头结构的隔离膜之间形成隔离形式的浮置栅。
以上，斜向离子注入工艺使用如氩离子(Ar+)、氖离子(Ne+)、氦离子(He+)、氪离子(Kr+)、氙离子(Xe+)和氡离子(Rn+)的惰性气体之一，在根据掺杂剂质量的5keV至10keV的能级和3°至7°的离子注入角度下，以2E16原子/立方厘米至5E16原子/立方厘米的掺杂剂量执行。
执行斜向离子注入工艺从而以一掺杂剂分布形成离子注入层，该掺杂剂分布在突出结构的隔离膜的两侧具有50埃至300埃的深度。
去除离子注入层的工艺使用HF溶液或BOE(缓冲氧化物蚀刻剂)溶液执行。
通过执行干氧化工艺、湿氧化工艺和热氧化工艺中的至少一种来执行氧化工艺。
浮置栅通过以下步骤形成：形成多晶硅层从而填充突头结构的隔离膜之间的间隔，执行CMP工艺以抛光多晶硅层，并且执行回蚀刻工艺以蚀刻抛光的多晶硅层，直至突头结构的隔离膜的顶部被暴露。执行CMP工艺直至突头结构的隔离膜上多晶硅层的剩余厚度为500埃至800埃。回蚀刻工艺包括以下步骤：在其中氧化物与多晶硅的蚀刻选择比率高的第一工艺条件下执行回蚀刻工艺，直至突头结构的隔离膜的顶部被暴露，并且在其中氧化物与多晶硅的蚀刻选择比率约为0.9至1.1的类似的第二工艺条件下执行回蚀刻工艺，使得突头结构的隔离膜和多晶硅层同时凹进某一厚度。
第一工艺在使用CF4、NF3、SF6和基于Cl2的气体之一或者它们的混合气体的等离子蚀刻设备中执行。第二工艺在使用CF4/O2混合气体、NF3/O2混合气体和CF4/NF3/O2混合气体之一的等离子蚀刻设备中执行，使得突头结构的隔离膜和多晶硅层被去除至50埃到200埃的厚度。
该方法还包括以下步骤：在形成浮置栅之后，使用HF溶液或BOE溶液执行氧化物选择性蚀刻工艺以将突头结构隔离膜的突头部分去除某一厚度。
而且，依据本发明的另一方面，提供了一种快闪存储器件的制造方法，包括以下步骤：提供半导体衬底，在该半导体衬底中限定了单元区域、高电压晶体管区域和低电压晶体管区域；在高电压晶体管区域的半导体衬底上形成氧化膜，在单元区域和低电压晶体管区域的半导体衬底上形成垫氧化膜；在氧化膜和垫氧化膜上形成硬掩模层；蚀刻硬掩模层、氧化膜、垫氧化膜和半导体衬底以在场区中形成沟槽；分别在沟槽中形成突出结构的隔离膜；执行斜向离子注入工艺以在包括突出结构的隔离膜的整个结构上形成离子注入层；去除离子注入层以使突出结构的隔离膜转变为突头结构的隔离膜，其中在去除离子注入层的工艺期间，去除垫氧化膜并且氧化膜变薄某一厚度；执行氧化工艺以形成隧道氧化膜和低电压栅极氧化膜，其中在氧化工艺期间，氧化膜变厚且由此变为高电压栅极氧化膜；在突头结构的隔离膜之间形成隔离形式的浮置栅。
以上，氧化膜被形成为400埃至900埃的厚度，该厚度比高电压栅极氧化膜的厚度厚100埃至300埃。
垫氧化膜形成为50埃至100埃的厚度。
使用氮化物来形成其厚度至少比浮置栅的厚度厚的硬掩模层。
突出结构的隔离膜通过以下步骤形成：在包括沟槽的整个结构上形成绝缘膜；执行化学机械抛光(CMP)工艺以抛光绝缘膜，直至暴露硬掩模层的顶部；去除已暴露的硬掩模层。通过高密度等离子方法淀积氧化物来形成绝缘膜。CMP工艺包括以下步骤：使用其pH值为9至11的SiO2的低选择性浆体执行CMP工艺，直至绝缘膜自硬掩模层剩余500埃至1000埃；使用其pH值为7至8的CeO2的高选择性浆体执行CMP工艺，直至硬掩模层的顶部被暴露。
以上，斜向离子注入工艺使用如氩离子(Ar+)、氖离子(Ne+)、氦离子(He+)、氪离子(Kr+)、氙离子(Xe+)和氡离子(Rn+)的惰性气体之一，在根据掺杂剂质量的5keV至10keV的能级和3°至7°的离子注入角度下，以2E16原子/立方厘米至5E16原子/立方厘米的掺杂剂量执行。
执行斜向离子注入工艺从而以一掺杂剂分布形成离子注入层，该掺杂剂分布在突出结构的隔离膜的两侧具有50埃至300埃的深度。
去除离子注入层的工艺使用HF溶液或BOE溶液执行。
通过执行干氧化工艺、湿氧化工艺和热氧化工艺中的至少一种来执行氧化工艺。
通过氧化工艺，隧道氧化膜与低电压栅极氧化膜形成为50埃至100埃的厚度，高电压栅极氧化膜形成为300埃至600埃的厚度。
浮置栅通过以下步骤形成：形成多晶硅层从而填充突头结构的隔离膜之间的间隔，执行CMP工艺以抛光多晶硅层，并且执行回蚀刻工艺以蚀刻抛光的多晶硅层，直至突头结构的隔离膜的顶部被暴露。执行CMP工艺直至多晶硅层在突头结构的隔离膜上剩余500埃至800埃的厚度。回蚀刻工艺包括以下步骤：在其中氧化物与多晶硅的蚀刻选择比率高的第一工艺条件下执行回蚀刻工艺，直至突头结构的隔离膜的顶部被暴露，并且在其中氧化物与多晶硅的蚀刻选择比率约为0.9至1.1的类似的第二工艺条件下执行回蚀刻工艺，使得突头结构的隔离膜和多晶硅层同时凹进某一厚度。
第一工艺在使用CF4、NF3、SF6和基于Cl2的气体之一或者它们的混合气体的等离子蚀刻设备中执行。第二工艺在使用CF4/O2混合气体、NF3/O2混合气体和CF4/NF3/O2混合气体之一的等离子蚀刻设备中执行，从而使突头结构的隔离膜和多晶硅层被去除至50埃到200埃的厚度。
该方法还包括以下步骤：在形成浮置栅之后，使用HF溶液或BOE溶液执行氧化物选择性蚀刻工艺从而将突头结构隔离膜的突头部分去除某一厚度。
附图说明
图1至10图是用于解释依据本发明实施例的快闪存储器件浮置栅的制造方法的剖面图。
具体实施方式
现将参考附图描述依据本发明的优选实施例。因为提供优选实施例是为了使本领域普通技术人员能够理解本发明，所以它们可以以各种方式被修改并且本发明的范围不限于以下所描述的优选实施例。此外，在附图中，为了便于解释以及清晰性，夸大了每一层的厚度和尺寸。相同的附图标记用于表示相同或相似的部分。
图1至10图是用于解释依据本发明实施例的快闪存储器件浮置栅的制造方法的剖面图。
参照图1，提供半导体衬底11，其中定义了单元区域CELL，高电压晶体管区域HV和低电压晶体管区域LV，并在其上执行阱形成离子注入工艺和阈值电压离子注入工艺。氧化膜12形成在高电压晶体管区域HV的半导体衬底11上，垫氧化膜13形成在单元区域CELL和低电压晶体管区域LV的半导体衬底11上。硬掩模层14形成在氧化膜12和垫氧化膜13上。
以上，氧化膜12为将要用作高电压晶体管的栅极氧化膜的膜并且具有约100埃至300埃的厚度，该厚度比最终形成的栅极氧化膜的厚度厚。在快闪存储器件中，如果高电压晶体管的栅极氧化膜形成为300埃至600埃的厚度，则氧化膜12形成为400埃至900埃的厚度。氧化膜12形成的比最终的栅极氧化膜厚的原因在于，一些氧化膜12在用于形成突头结构的隔离膜的湿蚀刻工艺中损失，该湿蚀刻工艺是以下将要描述的后续工艺，并且当形成隧道氧化膜时添加了一些氧化膜12。例如，在湿蚀刻工艺期间损失约200埃的厚度并在形成隧道氧化膜时添加约50埃的厚度的情况下，氧化膜12形成为比最终的栅极氧化膜的厚度厚约150埃。
垫氧化膜13形成为50至100埃的厚度。硬掩模层14使用一系列氮化物形成并且在确定浮置栅的高度方面扮演重要角色。因此，需要将硬掩模层14形成为至少厚于浮置栅的厚度。
参考图2，执行STI掩模工艺与蚀刻工艺以蚀刻硬掩模层14、氧化膜12、垫氧化膜13与半导体衬底11，由此在场区中形成沟槽15。
参考图3，执行壁氧化工艺(wall oxidation process)和衬垫淀积工艺(liner deposition process)(需注意的是通过这些工艺所形成的层并未示出)并且形成绝缘膜16以完全填埋沟槽15。绝缘膜16通过高密度等离子(HDP)方法或多种淀积方法淀积氧化物而形成。
参考图4，绝缘膜16被抛光直至硬掩模层14的顶部通过第一化学机械抛光(以下，称为“CMP”)工艺被暴露。然后去除暴露的硬掩模层14。因此，绝缘膜16剩余在沟槽15内，使得突出结构的隔离膜16a以隔离的形式形成。
以上，第一CMP工艺以两个步骤形成，使得绝缘膜16在整个晶片上被均匀地抛光。使用其pH值为9至11的SiO2的低选择性浆体(LSS)执行第一抛光工艺，直至绝缘膜16自硬掩模层14剩余500埃至1000埃。使用其pH值为7至8的CeO2的高选择性浆体(HSS)执行第二抛光工艺，直至硬掩模层14的顶部被暴露。
参考图5，离子通过斜向离子注入工艺而渗入氧化膜12、垫氧化膜13和突出结构的隔离膜16a的表面中，从而形成离子注入层100。
以上，斜向离子注入工艺使用如氩离子(Ar+)、氖离子(Ne+)、氦离子(He+)、氪离子(Kr+)、氙离子(Xe+)和氡离子(Rn+)的惰性气体，在根据掺杂剂质量的5keV至10keV的低能级和3°至7°的离子注入角度下，以2E16原子/立方厘米至5E16原子/立方厘米的高掺杂剂量执行。通过斜向离子注入工艺，以在突出结构的隔离膜16a的两侧具有50埃至300埃深度的掺杂剂分布形成离子注入层100。
通过上述斜向离子注入工艺，在突出结构的隔离膜16a的两侧形成厚度为50埃至300埃的离子注入层100。因为隔离膜16a的顶部不受离子注入角度的影响，在突出结构的隔离膜16a的两侧具有相似厚度的离子注入层100形成在突出结构的隔离膜16a的顶部上。而且，由于高电压晶体管区域HV的间隔在宽部(wide portion)形成且因而不受离子注入角度的影响，在突出结构的隔离膜16a的两侧具有相似厚度的离子注入层100形成在氧化膜12上。同时，在单元区域CELL的间隔窄的部分上形成的垫氧化膜13以及在低电压晶体管区域LV的间隔宽的部分上形成的垫氧化膜13在离子注入期间受到影响，因为它们相对较薄，如参照图1所述的那样。因此，大部分垫氧化膜13变为离子注入层100。
参考图6，因为离子注入层100通过湿蚀刻工艺被去除，突出结构的隔离膜16a变为突头结构的隔离膜16b，其中确保了有源区和浮置栅之间的覆盖余量。在单元区域CELL和低电压晶体管区域LV中，暴露了半导体衬底11。高电压晶体管区域HV的氧化膜12变得如离子注入层100的厚度那样薄。
以上，执行湿蚀刻工艺，在湿蚀刻目标中，使用HF溶液或BOE溶液去除离子注入层100。与其中未注入离子的层相比，离子注入层100具有蚀刻速率快的特性。因此，因为能够缩短湿蚀刻工艺时间，避免了在整个晶片上突头结构的隔离膜16b和有源区之间的边界处产生沟。此外，突出结构的隔离膜16a变为突头结构的隔离膜16b，离子注入层100在湿蚀刻工艺期间从突头结构被去除。因此可在整个晶片上有源区和浮置栅之间获得一致的覆盖余量。如果未形成离子注入层100而执行湿蚀刻工艺，则很难在整个晶片上获得没有沟的均匀的隔离膜，尽管湿蚀刻工艺的蚀刻目标被适当地设定。并且也很难达到有源区和浮置栅之间覆盖余量的一致性。
参照图7，执行氧化工艺以在单元区域CELL的暴露的半导体衬底11上形成隧道氧化膜17C，同时在低电压晶体管区域LV的暴露的半导体衬底11上形成低电压栅极氧化膜17L。在氧化工艺期间，高电压晶体管区域HV的氧化膜12在某种程度上变厚且由此变为具有器件所需厚度的高电压栅极氧化膜12H。形成多晶硅层18从而填充突头结构的隔离膜16b之间的间隔。
以上，通过使用干氧化工艺、湿氧化工艺和热氧化工艺中的至少任一种来执行氧化工艺。隧道氧化膜17C和低电压栅极氧化膜17L通过氧化工艺形成50埃至100埃的厚度。高电压栅极氧化膜12H变为和氧化工艺的淀积目标的厚度一样厚，或者按照氧化方法而变得比氧化工艺的淀积目标的厚度薄。因此，高电压栅极氧化膜12H形成为300埃至600埃的厚度。
参照图8，通过第二CMP工艺抛光多晶硅层18，直至多晶硅层18具有指定的厚度，例如，在突头结构的隔离膜16b上剩余500埃至800埃。
参照图9，执行回蚀刻工艺以去除残存在突头结构的隔离膜16b上的多晶硅层18。由此，在单元区域CELL中形成通过突头结构的隔离膜16b隔离的浮置栅18C。高电压栅极18H形成在高电压晶体管区域HV中，低电压栅极18L形成在低电压晶体管区域LV中。以上，高电压栅极18H和低电压栅极18L分别定义了将用作高电压晶体管的栅电极和低电压晶体管的栅电极的部分。实际的栅极将通过后续的栅极形成工艺通过构图而形成。
以上，为了完全隔离浮置栅18C而没有突头结构的隔离膜16b的腐蚀现象并避免出现高电压栅极18H和低电压栅极18L的碟形凹陷现象(dishingphenomenon)，用两个步骤执行回蚀刻工艺。在其中氧化物与多晶硅的蚀刻选择比率高的工艺条件下执行第一步骤。第一步骤工艺在使用CF4气体、NF3气体、SF6气体和基于Cl2的气体之一或者它们的混合气体的等离子蚀刻设备中执行，直至突头结构的隔离膜16b的顶部被暴露。在其中氧化物与多晶硅的蚀刻选择比率约为0.9至1.1的类似的工艺条件下执行第二步骤工艺。第二步骤工艺在使用CF4/O2混合气体、NF3/O2混合气体和CF4/NF3/O2混合气体之一的等离子蚀刻设备中执行，使得突头结构的隔离膜16b和多晶硅层18同时凹进200埃以下的厚度，优选50埃至200埃。
参照图10，为通过暴露浮置栅的侧部而增加器件的耦合比率(couplingratio)，突头结构的隔离膜16b的突头部分通过使用HF溶液或BOE溶液的氧化物选择性蚀刻工艺被去除。而且，可通过调整在蚀刻溶液中的浸入时间以控制氧化物湿蚀刻目标来控制耦合比率。蚀刻工艺可作为附加工艺步骤来执行并且可以用预清洁工艺来取代，该预清洁工艺是在作为后续工艺执行的介电膜形成工艺之间被执行的。此时，可以用和上述蚀刻工艺相同的方式执行预清洁工艺。通过去除突头结构的隔离膜16b的突头部分来完成隔离膜16c。
此后，通过如介电膜形成工艺和控制栅形成工艺的普通工艺来完成快闪存储器件。
根据本发明，如上所述，通过STI工艺同时形成突头结构的隔离膜和浮置栅。由此能够确保有源区和浮置栅之间的覆盖余量而与快闪存储器件的缩小无关，并且可省略额外的浮置栅掩模工艺和蚀刻工艺。此外，通过离子注入层形成工艺和湿蚀刻工艺形成突头结构的隔离膜。由此避免在有源区之间的边界处产生沟。通过抛光工艺和回蚀刻工艺形成浮置栅以及单元的高电压晶体管和低电压晶体管的栅极。因此，避免了碟形凹陷现象和腐蚀现象。
Claims (27)
1.一种快闪存储器件的制造方法，包括以下步骤：
在半导体衬底中形成突出结构的隔离膜；
执行斜向离子注入工艺以在包括所述突出结构的隔离膜的整个结构上形成离子注入层；
去除所述离子注入层以使所述突出结构的隔离膜转变为突头结构的隔离膜；
执行氧化工艺以形成隧道氧化膜；
在所述突头结构的隔离膜之间形成隔离形式的浮置栅；
其中所述浮置栅通过以下步骤形成：
形成多晶硅层从而填充所述突头结构的隔离膜之间的间隔；
执行化学机械抛光工艺以抛光所述多晶硅层；以及
执行回蚀刻工艺以蚀刻所述抛光的多晶硅层，直至暴露所述突头结构的隔离膜的顶部。
2.如权利要求1所述的方法，其中所述斜向离子注入工艺使用氩离子、氖离子、氦离子、氪离子、氙离子和氡离子的惰性气体之一，在根据掺杂剂质量的5keV至10keV的能级和3°至7°的离子注入角度下，以2E16原子/立方厘米至5E16原子/立方厘米的掺杂剂量执行。
3.如权利要求1所述的方法，其中执行所述斜向离子注入工艺从而以一掺杂剂分布形成所述离子注入层，该掺杂剂分布在所述突出结构的隔离膜的两侧具有50埃至300埃的深度。
4.如权利要求1所述的方法，其中去除所述离子注入层的工艺使用HF溶液或缓冲氧化物蚀刻剂溶液执行。
5.如权利要求1所述的方法，其中通过执行干氧化工艺、湿氧化工艺和热氧化工艺中的至少一种来执行所述氧化工艺。
6.如权利要求1所述的方法，其中执行所述化学机械抛光工艺，直至所述多晶硅层在所述突头结构的隔离膜上剩余500埃至800埃的厚度。
7.如权利要求1所述的方法，其中所述回蚀刻工艺包括以下步骤：
在其中氧化物与多晶硅的蚀刻选择比率高的第一工艺条件下执行回蚀刻工艺，直至所述突头结构的隔离膜的顶部被暴露；以及
在其中氧化物与多晶硅的蚀刻选择比率为0.9至1.1的第二工艺条件下执行回蚀刻工艺，使得所述突头结构的隔离膜和所述多晶硅层同时凹进某一厚度。
8.如权利要求7所述的方法，其中所述第一工艺在使用CF4、NF3、SF6和基于Cl2的气体之一或者它们的混合气体的等离子蚀刻设备中执行。
9.如权利要求7所述的方法，其中所述第二工艺在使用CF4/O2混合气体、NF3/O2混合气体和CF4/NF3/O2混合气体之一的等离子蚀刻设备中执行，从而使所述突头结构的隔离膜和所述多晶硅层被去除至50埃到200埃的厚度。
10.如权利要求1所述的方法，还包括以下步骤：在形成所述浮置栅之后，使用HF溶液或缓冲氧化物蚀刻剂溶液执行氧化物选择性蚀刻工艺从而将所述突头结构的隔离膜的突头部分去除某一厚度。
11.一种快闪存储器件的制造方法，包括以下步骤：
提供半导体衬底，在该半导体衬底中限定了单元区域、高电压晶体管区域和低电压晶体管区域；
在所述高电压晶体管区域的半导体衬底上形成氧化膜，在所述单元区域和所述低电压晶体管区域的半导体衬底上形成垫氧化膜；
在所述氧化膜和所述垫氧化膜上形成硬掩模层；
蚀刻所述硬掩模层、所述氧化膜、所述垫氧化膜和所述半导体衬底以在场区中形成沟槽；
分别在所述沟槽中形成突出结构的隔离膜；
执行斜向离子注入工艺以在包括所述突出结构的隔离膜的整个结构上形成离子注入层；
去除所述离子注入层以使所述突出结构的隔离膜转变为突头结构的隔离膜，其中在去除所述离子注入层的工艺期间，去除所述垫氧化膜并且所述氧化膜变薄某一厚度；
执行氧化工艺以形成隧道氧化膜和低电压栅极氧化膜，其中在氧化工艺期间，所述氧化膜变厚且由此变为高电压栅极氧化膜；
在所述突头结构的隔离膜之间形成隔离形式的浮置栅；
其中所述浮置栅通过以下步骤形成：
形成多晶硅层从而填充所述突头结构的隔离膜之间的间隔；
执行化学机械抛光工艺以抛光所述多晶硅层；以及
执行回蚀刻工艺以蚀刻所述抛光的多晶硅层，直至暴露所述突头结构的隔离膜的顶部。
12.如权利要求11所述的方法，其中所述氧化膜形成为400埃至900埃的厚度，该厚度比所述高电压栅极氧化膜的厚度厚100埃至300埃。
13.如权利要求11所述的方法，其中所述垫氧化膜形成为50埃至100埃的厚度。
14.如权利要求11所述的方法，其中使用氮化物来形成所述硬掩模层，其厚度至少比所述浮置栅的厚度厚。
15.如权利要求11所述的方法，其中所述突出结构的隔离膜通过以下步骤形成：
在包括所述沟槽的整个结构上形成绝缘膜；
执行化学机械抛光工艺以抛光所述绝缘膜，直至暴露所述硬掩模层的顶部；以及
去除已暴露的硬掩模层。
16.如权利要求15所述的方法，其中通过高密度等离子方法淀积氧化物来形成所述绝缘膜。
17.如权利要求15所述的方法，其中所述化学机械抛光工艺包括以下步骤：
使用其pH值为9至11的SiO2的低选择性浆体执行化学机械抛光工艺，直至所述绝缘膜自所述硬掩模层剩余500埃至1000埃；以及
使用其pH值为7至8的CeO2的高选择性浆体执行化学机械抛光工艺，直至暴露所述硬掩模层的顶部。
18.如权利要求11所述的方法，其中所述斜向离子注入工艺使用氩离子、氖离子、氦离子、氪离子、氙离子和氡离子的惰性气体之一，在根据掺杂剂质量的5keV至10keV的能级和3°至7°的离子注入角度下，以2E16原子/立方厘米至5E16原子/立方厘米的掺杂剂量执行。
19.如权利要求11所述的方法，其中执行所述斜向离子注入工艺从而以一掺杂剂分布形成所述离子注入层，该掺杂剂分布在所述突出结构的隔离膜的两侧具有50埃至300埃的深度。
20.如权利要求11所述的方法，其中去除所述离子注入层的工艺使用HF溶液或缓冲氧化物蚀刻剂溶液执行。
21.如权利要求11所述的方法，其中通过执行干氧化工艺、湿氧化工艺和热氧化工艺中的至少一种来执行所述氧化工艺。
22.如权利要求11所述的方法，其中通过所述氧化工艺，所述隧道氧化膜和所述低电压栅极氧化膜形成为50埃至100埃的厚度，所述高电压栅极氧化膜形成为300埃至600埃的厚度。
23.如权利要求11所述的方法，其中执行所述化学机械抛光工艺，直至所述多晶硅层在所述突头结构的隔离膜上剩余500埃至800埃的厚度。
24.如权利要求11所述的方法，其中所述回蚀刻工艺包括以下步骤：
在其中氧化物与多晶硅的蚀刻选择比率高的第一工艺条件下执行回蚀刻工艺，直至所述突头结构的隔离膜的顶部被暴露；以及
在其中氧化物与多晶硅的蚀刻选择比率为0.9至1.1的第二工艺条件下执行回蚀刻工艺，使得所述突头结构的隔离膜和所述多晶硅层同时凹进某一厚度。
25.如权利要求24所述的方法，其中所述第一工艺在使用CF4、NF3、SF6和基于Cl2的气体之一或者它们的混合气体的等离子蚀刻设备中执行。
26.如权利要求24所述的方法，其中所述第二工艺在使用CF4/O2混合气体、NF3/O2混合气体和CF4/NF3/O2混合气体之一的等离子蚀刻设备中执行，从而使所述突头结构的隔离膜和所述多晶硅层被去除至50埃到200埃的厚度。
27.如权利要求11所述的方法，还包括以下步骤：在形成所述浮置栅之后，使用HF溶液或缓冲氧化物蚀刻剂溶液执行氧化物选择性蚀刻工艺从而将所述突头结构的隔离膜的突头部分去除某一厚度。
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