CN111276398A - 平坦化方法以及闪存的制作方法 - Google Patents
平坦化方法以及闪存的制作方法 Download PDFInfo
- Publication number
- CN111276398A CN111276398A CN202010093213.9A CN202010093213A CN111276398A CN 111276398 A CN111276398 A CN 111276398A CN 202010093213 A CN202010093213 A CN 202010093213A CN 111276398 A CN111276398 A CN 111276398A
- Authority
- CN
- China
- Prior art keywords
- material layer
- semiconductor substrate
- layer
- gap
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 230000015654 memory Effects 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 119
- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000000126 substance Substances 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000005498 polishing Methods 0.000 claims abstract description 20
- 238000007517 polishing process Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 229920005591 polysilicon Polymers 0.000 claims description 52
- 238000001039 wet etching Methods 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 10
- 239000000243 solution Substances 0.000 claims description 5
- 239000012670 alkaline solution Substances 0.000 claims description 3
- 238000000227 grinding Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000007547 defect Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种平坦化方法以及闪存的制作方法。平坦化方法包括提供半导体基底，半导体基底上形成有高出其表面的第一材料层且由第一材料层限定形成间隙，在半导体基底表面沉积第二材料层，再进行化学机械研磨工艺，去除部分厚度的第二材料层，未暴露出第一材料层的上表面，然后进行刻蚀工艺，再去除部分厚度的所述第二材料层，直至暴露出所述第一材料层的上表面。由于只对第二材料层进行化学机械研磨，第一材料层的表面不会受研磨影响，再刻蚀去除第一材料层表面的第二材料层，可以避免由于研磨不均匀而在第二材料层表面产生凹陷，提高第二材料层的厚度均匀性和表面平整度。本发明还提供一种闪存的制作方法。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种平坦化方法以及闪存的制作方法。
背景技术
闪存在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存在传统的MOS晶体管结构基础上增加了浮栅和隧穿氧化层，利用浮栅来存储电荷，从而实现了存储内容的非易失性(non-volatile)。
一种现有闪存的浮栅制作工艺包括以下步骤：1、在半导体基底上形成衬垫氧化层和氮化硅层；2、刻蚀该氮化硅层、衬垫氧化层以及半导体基底以在半导体基底中形成沟槽；3、在该沟槽内填充隔离介质并进行CMP工艺使得隔离介质和前述氮化硅层齐平；4、去除前述氮化硅层及其下方的衬垫氧化层，在隔离介质之间的半导体基底上形成隧穿氧化层并填充多晶硅；5、利用CMP工艺使得多晶硅和隔离介质的上表面齐平；5、回刻蚀以去除部分隔离介质从而形成浮栅。
图1是一种利用现有工艺填充间隙并进行CMP平坦化工艺后的剖面示意图。如图1所示，在上述浮栅制造工艺中，在第4步填充多晶硅时，多晶硅会沉积在凸出于半导体基底表面的隔离介质之间的间隙中，随后在第5步利用CMP工艺使多晶硅层平坦化。但是，由于CMP工艺存在凹陷(dishing)以及腐蚀(erosion)的问题，经CMP处理后的表面平整度较差，因而会造成半导体基底形成的浮栅的厚度差别，影响闪存器件性能甚至会导致器件失效。
除了浮栅制作工艺，在半导体元器件的制造中，常需要在间隙中填充材料然后进行平坦化处理，但是，与上述浮栅制作工艺存在的问题类似的是，经过CMP工艺后的表面缺陷较多，最终会影响元器件的性能。
发明内容
本发明提供一种平坦化方法，以解决对间隙填充材料进行平坦化处理时在材料表面产生凹陷和腐蚀的问题。本发明还提供一种闪存的制作方法。
本发明提供一种平坦化方法，包括：
提供半导体基底，所述半导体基底上形成有高出所述半导体基底表面的第一材料层，所述第一材料层中形成有暴露出所述半导体基底表面的间隙；
在所述半导体基底上沉积第二材料层，所述第二材料层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述第二材料层，剩余的所述第二材料层仍填满所述间隙且覆盖在所述第一材料层表面；
进行刻蚀工艺，再去除部分厚度的所述第二材料层，直至暴露出所述第一材料层的上表面。
可选的，所述刻蚀工艺为干法刻蚀或者湿法刻蚀。
可选的，在进行化学机械研磨后，执行湿法刻蚀或者干法刻蚀之前，剩余的所述第二材料层覆盖在所述第一材料层表面上的厚度小于等于1000埃。
本发明还提供一种闪存的制作方法，包括：
提供半导体基底，所述半导体基底中形成有浅沟槽，所述浅沟槽中填充有第一材料层，所述第一材料层高出所述半导体基底表面，所述半导体基底上形成有由所述第一材料层限定的间隙；
在所述半导体基底表面沉积多晶硅层，所述多晶硅层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述多晶硅层，且剩余的所述多晶硅层仍填满所述间隙且覆盖在所述第一材料层表面；以及
进行刻蚀工艺，再去除部分厚度的所述多晶硅层，直至暴露出所述第一材料层的上表面，刻蚀剩余的所述多晶硅层作为所述闪存的浮栅。
可选的，在进行化学机械研磨工艺前，所述多晶硅层的厚度大于所述间隙的深度。
可选的，在进行化学机械研磨工艺前，所述多晶硅层的厚度为所述间隙的深度的1.5～2倍。
可选的，在进行化学机械研磨后，执行刻蚀工艺之前，剩余的所述多晶硅层覆盖在所述第一材料层表面上的厚度小于等于1000埃。
可选的，所述刻蚀工艺为干法刻蚀或者湿法刻蚀。
可选的，所述湿法刻蚀的刻蚀液采用碱性溶液。
可选的，在沉积所述多晶硅层前，所述间隙的底面形成有栅极氧化层。
本发明提供的平坦化方法包括提供半导体基底，所述半导体基底上形成有高出所述半导体基底表面的第一材料层，所述第一材料层中形成有暴露出所述半导体基底表面的间隙，在所述半导体基底上沉积第二材料层，所述第二材料层填满所述间隙且覆盖在所述第一材料层表面，再进行化学机械研磨工艺，去除部分厚度的所述第二材料层，剩余的第二材料层仍填满所述间隙且覆盖在所述第一材料层表面，然后进行刻蚀工艺，再去除部分厚度的所述第二材料层，直至暴露出所述第一材料层的上表面。由于在化学机械研磨工艺后，在第一材料层表面上剩余部分厚度的第二材料层，化学机械研磨不会对第一材料层表面产生损伤。只对第二材料层进行化学机械研磨，可以避免由于不同被研磨物质研磨选择比不同导致的研磨不均匀问题，避免在第二材料层表面产生凹陷和腐蚀，提高了第二材料层表面的平整度，再刻蚀研磨剩余的第二材料层，暴露出第一材料层的上表面，可以使刻蚀剩余的第二材料层上表面保持平整，同时可以避免产生凹陷和腐蚀等研磨缺陷，且第二材料层的厚度均匀，可以提高半导体器件的性能。
本发明另外提供的闪存的制作方法与上述平坦化方法相似，利用所述闪存的制作方法制作浮栅时，得到的浮栅上表面平坦，且避免产生凹陷和腐蚀等研磨缺陷，同时浮栅厚度均匀，可以提高闪存的性能。
附图说明
图1是一种利用现有工艺填充间隙并进行CMP平坦化工艺后的剖面示意图。
图2为本发明一实施例的平坦化方法的流程示意图。
图3a至图3d为本发明一实施例中制作闪存的剖面示意图。
附图标记说明：
101-半导体基底；102-第一材料层；103-浅沟槽；104-间隙；105-多晶硅层；106-浮栅。
具体实施方式
以下结合附图和具体实施例对本发明提出的平坦化方法以及闪存的制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例的平坦化方法的流程示意图。如图2所示，本实施例提供的平坦化方法，包括：
提供半导体基底，所述半导体基底上形成有高出所述半导体基底表面的第一材料层，所述第一材料层中形成有暴露出所述半导体基底表面的间隙；
在所述半导体基底上沉积第二材料层，所述第二材料层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述第二材料层，剩余的第二材料层仍填满所述间隙且覆盖在所述第一材料层表面；
进行刻蚀工艺，再去除部分厚度的所述第二材料层，直至暴露出所述第一材料层的上表面。
具体的，本实施例中，所述刻蚀工艺可以为干法刻蚀或者湿法刻蚀。在进行化学机械研磨后，执行湿法刻蚀或者干法刻蚀之前，剩余的第二材料层覆盖在所述第一材料层表面上的厚度小于等于1000埃，优选的，可以为100埃，500埃或1000埃。
本实施例提供的平坦化方法由于在化学机械研磨工艺后，在第一材料层表面上剩余部分厚度的第二材料层，化学机械研磨不会对第一材料层表面产生损伤。只对第二材料层进行化学机械研磨，可以避免由于不同被研磨物质研磨选择比不同导致的研磨不均匀问题，避免在第二材料层表面产生凹陷和腐蚀，提高第二材料层表面的平整度，再刻蚀研磨剩余的第二材料层，暴露出第一材料层的上表面，可以使刻蚀剩余的第二材料层上表面保持平整，同时可以避免产生凹陷和腐蚀等研磨缺陷，且第二材料层厚度均匀，可以提高半导体器件的性能。
以下以闪存的制作方法作为平坦化方法的示例，根据下面对闪存的制作方法的具体说明，本实施例的平坦化方法的优点和特征将更清楚。
本实施例还提供一种闪存的制作方法，包括：
提供半导体基底，所述半导体基底中形成有浅沟槽，所述浅沟槽中填充有第一材料层，所述第一材料层的表面高出所述半导体基底表面，所述半导体基底上形成有由所述第一材料层限定的间隙；
在所述半导体基底表面沉积多晶硅层，所述多晶硅层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述多晶硅层，且剩余的所述多晶硅层仍填满所述间隙且覆盖在所述第一材料层表面；以及
进行刻蚀工艺，再去除部分厚度的所述多晶硅层，直至暴露出所述第一材料层的上表面，剩余的所述多晶硅层作为所述闪存的浮栅。
图3a至图3d为本发明一实施例中制作闪存的剖面示意图。如图3a所示，半导体基底101上形成有浅沟槽103，浅沟槽103中填充有第一材料层102，第一材料层102的表面高出半导体基底101的表面，半导体基底101上形成有由第一材料层102限定的间隙104。
本实施例中，所述半导体基底可以为硅基底，然而，在其它实施例中半导体基底还可以为锗基底、硅锗基底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等，半导体基底中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。本实施例中，第一材料层可以为氧化硅，然而，在其它实施例中，第一材料层还可以为碳掺杂二氧化硅、氮掺杂二氧化硅、锗掺杂二氧化硅以及磷掺杂二氧化硅等其它绝缘物质。
如图3b所示，在半导体基底101表面沉积多晶硅层105，多晶硅层105填满间隙104且覆盖在第一材料层102表面。具体的，间隙104的深度为H1，在进行化学机械研磨前多晶硅层105的厚度为H2，为了方便控制多晶硅层的研磨量，在进行化学机械研磨工艺前多晶硅层的厚度H2可以大于间隙的深度H1。更具体的，在进行化学机械研磨工艺前，多晶硅层的厚度可以为间隙的深度的1.5～2倍，优选的，可以为1.6倍。
本实施例中，沉积所述多晶硅层可以采用化学气相沉积(CVD)法。然而，在其它实施例中，形成第二材料层还可以采用常压化学气相沉积法(atmospheric pressurechemical vapor deposition)、低压化学气相沉积法、等离子增强型化学气相沉积法、原子层沉积法、次常压化学气相沉积法(sub-atmospheric chemical vapor deposition，SACVD)、高密度等离子化学气相沉积法(high densityplasma chemical vapordeposition，HDPCVD)以及光激化学气相沉积法(photo-induced chemical vapordeposition)。
如图3c所示，在半导体基底101表面沉积多晶硅层105后，进行化学机械研磨工艺，去除部分厚度的多晶硅层105，且剩余的多晶硅层105仍填满间隙104且覆盖在第一材料层102表面。如图3d所示，在化学机械研磨后，对半导体基底101进行刻蚀工艺，再去除部分厚度的多晶硅层105，直至暴露出第一材料层102的上表面，刻蚀剩余的多晶硅层105作为闪存的浮栅106，其中，所述浮栅的上表面和所述第一材料层的上表面齐平。
具体的，本实施例中，在进行化学机械研磨后、执行刻蚀工艺之前，剩余的多晶硅层105覆盖在第一材料层102表面上的厚度H3可以小于等于1000埃，例如为100埃、800埃或1000埃。本实施例中，刻蚀工艺可以为干法刻蚀或者湿法刻蚀，其中，湿法刻蚀的刻蚀液可以采用碱性溶液，例如氢氧化钾溶液。
需要说明的是，本实施例中，多晶硅层在化学机械研磨后，剩余的厚度可以根据多晶硅层沉积的厚度和间隙的深度设定，同时化学机械研磨后多晶硅层剩余的厚度的控制通过化学机械研磨量的控制来间接控制。若化学机械研磨后多晶硅层剩余的厚度过厚，会影响后续干法刻蚀或湿法刻蚀多晶硅层需要的时间，但若是剩余的多晶硅层的厚度过薄，刻蚀工艺的窗口小，容易造成过蚀刻，影响浮栅的厚度，从而影响闪存的性能。因此，本领域技术人员需综合考虑刻蚀多晶硅层需要的时间和刻蚀工艺窗口来设定研磨剩余的多晶硅层的厚度。
本实施例中，在沉积所述多晶硅层105前，间隙104的底面可以形成有栅极氧化层。栅极氧化层可以为氧化硅。栅氧化层在闪存中相当于结电容的介质，平板电容容量的公式Cj＝εS/d，其中，d是介质的厚度，根据平板电容容量的公式可以看出结电容容量跟介质厚度成反比，栅极氧化层越薄电容量越大，施加相同的电压时浮栅存储的电荷Qg＝CjV也就越多。而对于超薄栅极氧化层而言，最大的问题是在闪存中会发生量子隧道穿通效应。因此，为了提高浮栅的存储性能，且在避免发生量子隧道穿通效应的前提下，栅极氧化层可以设计得尽量薄。
本实施例的闪存的制作方法由于在化学机械研磨多晶硅层时，在第一材料层表面上剩余部分厚度的多晶硅层，化学机械研磨不会对第一材料层表面产生损伤。另外，只对第二材料层进行化学机械研磨，可以避免由于不同被研磨物质研磨选择比不同导致的研磨不均匀问题，避免在多晶硅层表面产生凹陷等研磨缺陷，提高多晶硅层表面的平整度，再采用刻蚀工艺替代化学机械研磨工艺，再去除部分厚度的多晶硅层，以暴露出第一材料层的上表面，刻蚀剩余的多晶硅层作为闪存的浮栅，从而得到的浮栅上表面平坦，同时避免了浮栅表面产生凹陷等研磨缺陷，且浮栅厚度均匀，可以提高闪存的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种平坦化方法，其特征在于，包括：
提供半导体基底，所述半导体基底上形成有高出所述半导体基底表面的第一材料层，所述第一材料层中形成有暴露出所述半导体基底表面的间隙；
在所述半导体基底上沉积第二材料层，所述第二材料层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述第二材料层，剩余的所述第二材料层仍填满所述间隙且覆盖在所述第一材料层表面；
进行刻蚀工艺，再去除部分厚度的所述第二材料层，直至暴露出所述第一材料层的上表面。
2.如权利要求1所述的平坦化方法，其特征在于，所述刻蚀工艺为干法刻蚀或者湿法刻蚀。
3.如权利要求1所述的平坦化方法，其特征在于，在进行化学机械研磨后，执行湿法刻蚀或者干法刻蚀之前，剩余的所述第二材料层覆盖在所述第一材料层表面上的厚度小于等于1000埃。
4.一种闪存的制作方法，其特征在于，包括：
提供半导体基底，所述半导体基底中形成有浅沟槽，所述浅沟槽中填充有第一材料层，所述第一材料层高出所述半导体基底表面，所述半导体基底上形成有由所述第一材料层限定的间隙；
在所述半导体基底表面沉积多晶硅层，所述多晶硅层填满所述间隙且覆盖在所述第一材料层表面；
进行化学机械研磨工艺，去除部分厚度的所述多晶硅层，且剩余的所述多晶硅层仍填满所述间隙且覆盖在所述第一材料层表面；以及
进行刻蚀工艺，再去除部分厚度的所述多晶硅层，直至暴露出所述第一材料层的上表面，刻蚀剩余的所述多晶硅层作为所述闪存的浮栅。
5.如权利要求4所述的闪存的制作方法，其特征在于，在进行化学机械研磨工艺前，所述多晶硅层的厚度大于所述间隙的深度。
6.如权利要求5所述的闪存的制作方法，其特征在于，在进行化学机械研磨工艺前，所述多晶硅层的厚度为所述间隙的深度的1.5～2倍。
7.如权利要求4所述的闪存的制作方法，其特征在于，在进行化学机械研磨后，执行刻蚀工艺之前，剩余的所述多晶硅层覆盖在所述第一材料层表面上的厚度小于等于1000埃。
8.如权利要求4所述的闪存的制作方法，其特征在于，所述刻蚀工艺为干法刻蚀或者湿法刻蚀。
9.如权利要求8所述的闪存的制作方法，其特征在于，所述湿法刻蚀的刻蚀液采用碱性溶液。
10.如权利要求4所述的闪存的制作方法，其特征在于，在沉积所述多晶硅层前，所述间隙的底面形成有栅极氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010093213.9A CN111276398A (zh) | 2020-02-14 | 2020-02-14 | 平坦化方法以及闪存的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010093213.9A CN111276398A (zh) | 2020-02-14 | 2020-02-14 | 平坦化方法以及闪存的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111276398A true CN111276398A (zh) | 2020-06-12 |
Family
ID=71000266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010093213.9A Pending CN111276398A (zh) | 2020-02-14 | 2020-02-14 | 平坦化方法以及闪存的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111276398A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863643A (zh) * | 2020-07-31 | 2020-10-30 | 武汉新芯集成电路制造有限公司 | 晶圆键合结构、晶圆键合方法及芯片键合结构 |
| CN111968913A (zh) * | 2020-08-26 | 2020-11-20 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008993A1 (en) * | 2004-07-12 | 2006-01-12 | Song Pil G | Method of manufacturing flash memory device |
| CN103236416A (zh) * | 2013-04-09 | 2013-08-07 | 上海华力微电子有限公司 | 浅沟槽隔离结构的制作方法 |
| US20140377945A1 (en) * | 2013-06-21 | 2014-12-25 | United Microelectronics Corp. | Floating gate forming process |
| CN108321087A (zh) * | 2018-01-31 | 2018-07-24 | 武汉新芯集成电路制造有限公司 | 一种浮栅的形成方法 |
-
2020
- 2020-02-14 CN CN202010093213.9A patent/CN111276398A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008993A1 (en) * | 2004-07-12 | 2006-01-12 | Song Pil G | Method of manufacturing flash memory device |
| CN103236416A (zh) * | 2013-04-09 | 2013-08-07 | 上海华力微电子有限公司 | 浅沟槽隔离结构的制作方法 |
| US20140377945A1 (en) * | 2013-06-21 | 2014-12-25 | United Microelectronics Corp. | Floating gate forming process |
| CN108321087A (zh) * | 2018-01-31 | 2018-07-24 | 武汉新芯集成电路制造有限公司 | 一种浮栅的形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863643A (zh) * | 2020-07-31 | 2020-10-30 | 武汉新芯集成电路制造有限公司 | 晶圆键合结构、晶圆键合方法及芯片键合结构 |
| WO2022021677A1 (zh) * | 2020-07-31 | 2022-02-03 | 武汉新芯集成电路制造有限公司 | 晶圆键合结构、晶圆键合方法及芯片键合结构 |
| CN111968913A (zh) * | 2020-08-26 | 2020-11-20 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9356095B2 (en) | Vertical devices and methods of forming | |
| US6878588B2 (en) | Method for fabricating a flash memory cell | |
| US6734066B2 (en) | Method for fabricating split gate flash memory cell | |
| US11257838B2 (en) | Thickened sidewall dielectric for memory cell | |
| US20200035794A1 (en) | Non-volatile memory device and method for manufacturing the same | |
| CN108615733B (zh) | 半导体结构及其形成方法 | |
| CN111276398A (zh) | 平坦化方法以及闪存的制作方法 | |
| CN101989566B (zh) | 半导体器件和闪存器件的制作方法 | |
| KR100673228B1 (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| US7510930B2 (en) | Method for fabricating recessed gate MOS transistor device | |
| US20070264790A1 (en) | Method of manufacturing semiconductor device | |
| CN106328656B (zh) | 一种可调控制栅增加ild填充窗口的工艺方法 | |
| EP2495762B1 (en) | Method for producing a floating gate semiconductor memory device | |
| US6825079B2 (en) | Method for producing a horizontal insulation layer on a conductive material in a trench | |
| KR100792366B1 (ko) | 플래시 메모리 소자의 소자분리막 형성방법 | |
| CN113078099B (zh) | Nand闪存器件及其形成方法 | |
| US20210398985A1 (en) | Semiconductor structure and method for forming the same | |
| KR100877112B1 (ko) | 플래시 메모리소자의 제조방법 | |
| KR20110013050A (ko) | 매립게이트를 구비한 반도체장치 제조 방법 | |
| CN115528032A (zh) | 改善字线多晶硅层研磨后硬掩模层厚度均匀性的方法 | |
| CN115692180A (zh) | 增加闪存器件工艺窗口的方法 | |
| CN103208454A (zh) | 实现浅沟道隔离的工艺方法 | |
| KR20080061022A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100870276B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| CN115132734A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200612 |