CN108321087A - 一种浮栅的形成方法 - Google Patents
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Abstract
本发明提供一种浮栅的形成方法，包括：提供一衬底，所述衬底包括存储区和外围电路区，所述存储区和所述外围电路区均包含有隔离结构；在所述衬底上形成多晶硅层，所述多晶硅层覆盖所述存储区和外围电路区；对所述多晶硅层进行化学机械研磨，使所述外围电路区所述隔离结构上剩余部分多晶硅层；对所述多晶层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。本发明改善了化学机械研磨后所述存储区和所述外围电路区多晶硅层的均匀性，提高了产品的性能和良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浮栅的形成方法。
背景技术
近年来，在半导体集成电路的存储器件中，闪存的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。典型的闪存是以掺杂多晶硅制作浮栅(Floating Gate)与控制栅(Control Gate)，浮栅用于存储数据，控制栅与字线相连，用于控制浮栅。
在现有闪存工艺中，通过淀积多晶硅后，再由化学机械研磨的方式形成浮栅。但是由于不同区域研磨速率的差异会造成存储区和外围电路区的剩余多晶硅厚度存在台阶差，当存储区多晶硅厚度满足浮栅要求时，外围电路区多晶硅过薄，过薄的外围电路区多晶硅在去除时容易导致有源区硅的损伤，从而导致器件无法正常开启，甚至导致器件失效。
发明内容
为解决上述问题，本发明提供一种浮栅的形成方法，包括以下步骤：
提供一衬底，所述衬底包括存储区和外围电路区，所述存储区和所述外围电路区均包含有隔离结构；
在所述衬底上形成多晶硅层，所述多晶硅层覆盖所述存储区和外围电路区；
对所述多晶硅层进行化学机械研磨，使所述外围电路区所述隔离结构上剩余部分多晶硅层；
对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。
优选的，对所述多晶硅层和隔离结构进行回刻采用的刻蚀选择比为1:1。
优选的，采用干法刻蚀对所述多晶硅层和隔离结构进行回刻。
优选的，外围电路区所述隔离结构上剩余部分多晶硅层在回刻中去除
优选的，回刻后所述存储区剩余部分厚度的所述多晶硅层即为浮栅层，厚度范围为
优选的，所述化学机械研磨之后，所述存储区多晶硅层的上表面高于或者等于所述存储区上的所述隔离结构的上表面。
优选的，在所述衬底上形成多晶硅层之前，所述浮栅的形成方法还包括：在所述衬底上形成栅极氧化层。
优选的，所述化学机械研磨的时间为60s-80s。
优选的，所述隔离结构为浅沟槽隔离结构，所述浅沟槽隔离结构的材质为氧化硅。
优选的，所述存储区和所述外围电路区的隔离结构在同一步骤中形成。
综上所述，本发明提供一种浮栅的形成方法，在衬底上形成多晶硅层，对所述多晶硅层进行化学机械研磨，使所述外围电路区隔离结构上剩余部分多晶硅层，然后对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。本发明改善了化学机械研磨后所述存储区和所述外围电路区多晶硅层的均匀性，提高了产品的性能和良率。
进一步的，本发明通过控制对所述多晶硅层的化学机械研磨时间，降低存储区多晶硅层和外围电路区多晶硅层的高度差。
进一步的，本发明通过对所述多晶硅层和所述隔离结构采用刻蚀选择比1:1进行回刻，得到相应厚度的浮栅多晶硅层的同时去除了外围电路区隔离结构上的剩余多晶硅层，并使外围电路区多晶硅层有足够的厚度，避免其在后续刻蚀去除时对衬底的损伤。
附图说明
图1A和图1B是一浮栅的形成过程相关步骤对应的结构示意图；
图2是本发明一实施例所提供的浮栅形成方法的流程图；
图3A至3C是本发明一实施例所提供的浮栅形成过程中的相关步骤对应的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图1A和图1B是一浮栅的形成过程相关步骤对应的结构示意图，请参考图1A-1B所示，浮栅的形成方法一般包括以下步骤：
提供一衬底100，所述衬底包括存储区Ⅰ和外围电路区Ⅱ，所述存储区Ⅰ和外围电路区Ⅱ中形成有顶部高于衬底100表面的隔离结构101，位于所述存储区Ⅰ的隔离结构密度较大(即隔离结构排布的比较密集)，可以实现多个存储单元的隔离，位于所述外围电路区Ⅱ的隔离结构密度较小(即隔离结构排布的比较稀疏)，可以实现外围电路元件的隔离，在所述衬底100表面上形成栅极氧化层102，再通过化学气相沉积工艺沉积浮栅多晶硅层103，如图1A所示。
然后采用化学机械研磨(CMP)工艺对浮栅多晶硅层103进行减薄和顶部平坦化处理，形成浮栅。发明人研究发现，上述化学气相沉积工艺中，由于隔离结构101在存储区Ⅰ和外围电路区Ⅱ的密度不同，而且又高出栅极氧化层102表面，造成沉积的浮栅多晶硅层103在存储区Ⅰ和外围电路区Ⅱ的交界区域具有起伏不平的膜层表面，而化学机械研磨工艺对存储区Ⅰ和外围电路区Ⅱ的研磨速率又存在一定差异，因此最终造成存储区Ⅰ和外围电路区Ⅱ的剩余浮栅多晶硅层103的厚度不同，二者之间存在台阶差，如图1B所示。
当存储区Ⅰ剩余浮栅多晶硅层103厚度满足要求时，外围电路区Ⅱ剩余浮栅多晶硅层103的厚度过薄，过薄的外围电路区多晶硅层103在去除时容易导致衬底100的有源区损伤，继而会导致器件无法正常开启，甚至导致器件失效。
为解决上述问题，本发明提供一种浮栅的形成方法，在衬底上形成多晶硅层，对所述多晶硅层进行化学机械研磨，使所述外围电路区隔离结构上剩余部分多晶硅层，然后对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。本发明改善了化学机械研磨后所述存储区和所述外围电路区多晶硅层的均匀性，提高了产品的性能和良率。
进一步的，本发明通过控制对所述多晶硅层的化学机械研磨时间，降低存储区多晶硅层和外围电路区多晶硅层的高度差。
进一步的，本发明通过对所述多晶硅层和所述隔离结构采用刻蚀选择比1:1进行回刻，得到相应厚度的浮栅多晶硅层的同时去除了外围电路区隔离结构上的剩余多晶硅层，并使外围电路区多晶硅层有足够的厚度，避免其在后续刻蚀去除时对衬底的损伤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2使本发明一实施例所提供的浮栅形成方法的流程图，如图2所示，本发明提出一种浮栅的形成方法，包括以下步骤：
S01：提供一衬底，所述衬底包括存储区和外围电路区，所述存储区和所述外围电路区均包含有隔离结构；
S02：在所述衬底上形成多晶硅层，所述多晶硅层覆盖所述存储区和外围电路区；
S03：对所述多晶硅层进行化学机械研磨，使所述外围电路区所述隔离结构上剩余部分多晶硅层；
S04：对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。
图3A-图3C是本发明一实施例所提供的浮栅形成过程中相关步骤对应的结构示意图。请参考图2所示，并结合图3A-图3C，详细说明本发明提出的浮栅形成方法：
在步骤S01中，提供一衬底200，所述衬底200包括存储区Ⅰ和外围电路区Ⅱ，所述存储区Ⅰ和外围电路区Ⅱ均包含有隔离结构201。
所述衬底200可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，也可以为砷化镓或氮化镓等化合物，或者本领域技术人员已知的其他材料。
所述衬底200包括存储区Ⅰ和外围电路区Ⅱ，所述存储区Ⅰ和外围电路区Ⅱ均包含有隔离结构201。所述隔离结构201可以采用浅沟槽隔离工艺在同一步骤中形成，材质优选为氧化硅。所述隔离结构201的顶部高于所述衬底200的表面，存储区Ⅰ隔离结构201的密度较大，外围电路区Ⅱ的隔离结构201的密度较低。所述衬底200中还可以形成有有源区(AA)、和阱(Well)等结构。
在所述衬底200上形成栅极氧化层202，所述栅极氧化层202覆盖所述存储区Ⅰ和外围电路区Ⅱ。可以在所述存储区Ⅰ和外围电路区Ⅱ上同时形成栅极氧化层202，也可以先后分别在所述存储区Ⅰ和外围电路区Ⅱ上形成栅极氧化层202。所述栅极氧化层202可以通过热氧化法形成，也可以通过物理气相沉积法(Physical Vapor Deposition，PVD)，化学气相沉积法(Chemical Vapor Deposition，CVD)形成。所述栅极氧化层202可以包括如下的任何传统电介质层：二氧化硅(SiO2)、氮化硅(SiN4)、氮氧化硅(SiON)或其他类似氧化物。所述栅极氧化层202的厚度可以多样化，但是一般来说，优选的，所述栅极氧化层202的厚度在50埃到110埃之间，相对后续形成的多晶硅层较薄，所述隔离结构201的顶部高于所述栅极氧化层202的表面。作为优选，本实施例中，所述栅极氧化层202材质为二氧化硅，形成方式采用热氧化法，厚度为90埃。
在步骤S02中，在所述衬底200上形成多晶硅层203，所述多晶硅层203覆盖所述存储区Ⅰ和所述外围电路区Ⅱ。
如图3A所示，在所述衬底即所述栅极氧化层202及隔离结构201上形成多晶硅层203，可以采用沉积工艺形成，例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机物化学气相沉积(MOCVD)等其他类似沉积工艺。所述多晶硅层203的厚度范围一般为1500埃-2200埃，作为优选，本实施例中所述多晶硅层203的厚度为1800埃。
在步骤S03中，对所述多晶硅层203进行化学机械研磨，使所述外围电路区Ⅱ所述隔离结构201上剩余部分多晶硅层204。
对所述多晶硅层203进行化学机械研磨，通过控制研磨时间，降低所述存储区Ⅰ和外围电路区Ⅱ上多晶硅层203的高度差，使所述存储区Ⅰ和所述外围电路区Ⅱ上多晶硅层203有相对平坦的表面(二者高度相等或者接近相同)，此时所述外围电路区Ⅱ隔离结构201(氧化硅)上残留部分多晶硅204，且化学机械研磨后所述存储区Ⅰ上多晶硅层203的上表面高于或者等于所述存储区Ⅰ上的所述隔离结构201的上表面。
作为优选，本实施例中使用SiO2基研磨液或CeO2基研磨液对所多晶硅层203进行化学机械研磨，研磨时间为60秒-80秒，例如65秒，70秒，75秒等，优选为70秒。相对于现有浮栅形成方法(研磨时间为90秒)，研磨时间缩短，使化学机械研磨后所述存储区Ⅰ多晶硅层203的上表面与所述存储区Ⅰ上的所述隔离结构201的上表面齐平，所述存储区Ⅰ与所述外围电路区Ⅱ上的多晶硅层203的高度接近，所述存储区Ⅰ多晶硅层203相对所述栅极氧化层202的厚度约为750埃，所述外围电路区Ⅱ隔离结构(氧化硅)中心区剩余多晶硅层204厚度约为150埃，如图3B所示。
在步骤S04中，对所述多晶硅层203和隔离结构201进行回刻，至剩余部分厚度的所述多晶硅层203。回刻采用的刻蚀选择比为1:1，即对所述多晶硅层203和氧化硅隔离结构201进行等量刻蚀。作为优选，本实施例中采用干法刻蚀对所述多晶硅层203和隔离结构201填充的氧化硅进行回刻，通过控制刻蚀气体(例如四氟化碳CF4和氩气Ar)的组成实现多晶硅和氧化硅的1:1的刻蚀选择比。其它实施例中可以采用其他刻蚀方法进行回刻。
采用刻蚀选择比1:1对所述多晶硅层203和氧化硅隔离结构201进行回刻，直至所述存储区Ⅰ上的多晶硅层203厚度满足浮栅的要求，即所述存储区Ⅰ剩余部分厚度的所述多晶硅层203即为浮栅层，厚度范围一般为200埃-600埃，例如450埃，500埃，550埃等，作为优选，本实施例中所述浮栅多晶硅层的厚度为500埃。由于采用刻蚀选择比为1:1，刻蚀后所述存储区Ⅰ和所述外围电路区Ⅱ(包括隔离结构201)的多晶硅层203在同一高度，即在满足所述存储区Ⅰ上浮栅多晶硅层厚度要求的同时，去除所述外围电路区Ⅱ所述氧化硅隔离结构上的剩余的多晶硅层204，如图3C所示，改善了化学机械研磨后所述存储区Ⅰ和所述外围电路区Ⅱ多晶硅层203的均匀性，并使外围电路区Ⅱ多晶硅层203有足够的厚度，避免其在后续刻蚀去除时对衬底200的损伤，提高了产品的性能和良率。
最后，继续后续刻蚀工艺，去除所述外围电路区Ⅱ多晶硅层203(图中未示)，在所述存储区Ⅰ上形成浮栅。
综上所述，本发明提供一种浮栅的形成方法，在衬底上形成多晶硅层，对所述多晶硅层进行化学机械研磨，使所述外围电路区隔离结构上剩余部分多晶硅层，然后对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。本发明改善了化学机械研磨后所述存储区和所述外围电路区多晶硅层的均匀性，提高了产品的性能和良率。
进一步的，本发明通过控制对所述多晶硅层的化学机械研磨时间，降低存储区多晶硅层和外围电路区多晶硅层的高度差。
进一步的，本发明通过对所述多晶硅层和所述隔离结构采用刻蚀选择比1:1进行回刻，得到相应厚度的浮栅多晶硅层的同时去除了外围电路区隔离结构上的剩余多晶硅层，并使外围电路区多晶硅层有足够的厚度，避免其在后续刻蚀去除时对衬底的损伤。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种浮栅的形成方法，其特征在于，包括：
提供一衬底，所述衬底包括存储区和外围电路区，所述存储区和所述外围电路区均包含有隔离结构；
在所述衬底上形成多晶硅层，所述多晶硅层覆盖所述存储区和外围电路区；
对所述多晶硅层进行化学机械研磨，使所述外围电路区所述隔离结构上剩余部分多晶硅层；
对所述多晶硅层和隔离结构进行回刻，至剩余部分厚度的所述多晶硅层。
2.根据权利要求1所述的浮栅的形成方法，其特征在于，对所述多晶硅层和隔离结构进行回刻采用的刻蚀选择比为1:1。
3.根据权利要求2所述的浮栅的形成方法，其特征在于，采用干法刻蚀对所述多晶硅层和隔离结构进行回刻。
4.根据权利要求1所述的浮栅的形成方法，其特征在于，所述外围电路区所述隔离结构上剩余部分多晶硅层在回刻中去除。
5.根据权利要求1所述的浮栅的形成方法，其特征在于，回刻后所述存储区剩余部分厚度的所述多晶硅层即为浮栅层，厚度范围为
6.根据权利要求1所述的浮栅的形成方法，其特征在于，所述化学机械研磨之后，所述存储区多晶硅层的上表面高于或者等于所述存储区上的所述隔离结构的上表面。
7.根据权利要求1所述的浮栅的形成方法，其特征在于，在所述衬底上形成多晶硅层之前，所述浮栅的形成方法还包括：在所述衬底上形成栅极氧化层。
8.根据权利要求1所述的浮栅的形成方法，其特征在于，所述化学机械研磨的时间为60s-80s。
9.根据权利要求1所述的浮栅的形成方法，其特征在于，所述隔离结构为浅沟槽隔离结构，所述浅沟槽隔离结构的材质为氧化硅。
10.根据权利要求1所述的浮栅的形成方法，其特征在于，所述存储区和所述外围电路区的隔离结构在同一步骤中形成。
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