CN105575905A - 一种半导体器件的制造方法和电子装置 - Google Patents

一种半导体器件的制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该方法包括：步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，进行刻蚀以形成用于容置浅沟槽隔离的沟槽；步骤S102：在沟槽内形成浅沟槽隔离；步骤S103：去除第二硬掩膜层，形成浮栅材料层；步骤S104：执行如下工艺过程至少两次：形成覆盖浮栅材料层的缓冲层，通过CMP工艺去除缓冲层高于浮栅材料层的部分以及浮栅材料层的一部分；步骤S105：通过干法刻蚀去除浮栅材料层高于浅沟槽隔离的部分以及缓冲层的剩余部分以形成浮栅。该方法可以保证浅沟槽隔离和浮栅内不具有空洞且浮栅具有良好的形貌。该电子装置包括上述的半导体器件，同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术
在半导体技术领域中，嵌入式闪存(E-flash)存储器的制造过程通常与逻辑器件的制造过程结合在一起。由于闪存器件与逻辑器件具有不同的工艺要求，因此闪存器件与逻辑器件的制造往往存在此消彼长的关系。
现有的一种半导体器件的制造方法包括如下步骤：
步骤E1：在半导体衬底100上依次形成氧化硅层101和氮化硅层102，对氮化硅层102、氧化硅层101和半导体衬底100进行刻蚀以形成用于容置浅沟槽隔离的沟槽1030，如图1A所示。
步骤E2：在沟槽1030内填充介电材料(通常为氧化硅)并进行CMP以形成浅沟槽隔离(STI)103，如图1B所示。
步骤E3：去除氮化硅层102，如图1C所示。
步骤E4：沉积用于形成浮栅的浮栅材料层1040，如图1D所示。其中，浮栅材料层1040的材料通常为多晶硅。
步骤E5：对浮栅材料层1040进行CMP以形成浮栅104，如图1E所示。
在现有技术中，氮化硅层102的厚度通常为浮栅104的厚度的1.5至2倍。由于氮化硅102的厚度比较大，导致在步骤E2中填充介电材料时具有高的纵横比，因而往往导致浅沟槽隔离103内形成空洞1031，如图1B所示。同理，在浮栅104内也很容易出现空洞1041，如图1D所示。
在本技术领域中，为保证器件性能，应保证浅沟槽隔离103和浮栅104的内部不存在空洞(void)。而这主要由关键尺寸和间隙填充时的纵横比决定。通常而言，大的AA区的关键尺寸将导致浅沟槽隔离103的内部出现空洞，而在采用自对准的方法形成浮栅材料层1040来代替位于AA区的氮化硅层102时，小的AA区关键尺寸将导致浮栅内出现空洞。于是，为确保浅沟槽隔离和浮栅的内部不出现空洞，需要平衡形成浅沟槽隔离的工艺与形成浮栅的工艺，而这具有比较窄的工艺窗口。也就是说，在现有技术中，往往很难实现同时确保浅沟槽隔离和浮栅的内部均不出现空洞。
此外，上述的对浮栅材料层1040进行CMP的工艺往往导致存储单元区与焊盘区(PAD)之间具有严重的负载效应，常常会导致所制得的半导体器件出现图2C所示的问题，即，位于焊盘区的浮栅的厚度比较小(图2C中标号1051所示)，导致出现AA区损伤(图2C中标号1061所示)。也就是说，形成浮栅的工艺往往具有负载效应，导致无法保证形成的浮栅具有良好的形貌。
由此可见，现有的半导体器件的制造方法存在着无法同时保证浅沟槽隔离和浮栅的内部不出现空洞、以及因CMP工艺的负载效应而无法保证浮栅的形貌等问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制造方法和电子装置，可以确保浅沟槽隔离和浮栅的内部不出现空洞，并确保浮栅具有良好的形貌。
本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
可选地，在所述步骤S101中形成的所述第二硬掩膜层的厚度与在所述步骤S105中形成的所述浮栅的厚度相同。
可选地，在所述步骤S101中，所述第二硬掩膜层的厚度范围为
可选地，在所述步骤S104中，所述缓冲层的材料包括氧化硅。
可选地，在所述步骤S104中，所述缓冲层的厚度范围为
可选地，在所述步骤S104中，所述CMP工艺对所述缓冲层与所述浮栅材料层的去除选择比的范围为5:1～10:1。
可选地，在所述步骤S104中，形成所述缓冲层的方法为化学气相沉积法，沉积的缓冲层的厚度范围
可选地，在所述步骤S104中，形成所述缓冲层的方法为选择性沉积法，所述缓冲层仅形成于所述浮栅材料层被暴露的区域的上方。
可选地，在所述步骤S104中，通过控制执行步骤S104中所述工艺过程的次数使得所述缓冲层的剩余部分与所述浮栅材料层的剩余部分的上表面的最高部分处于同一平面。
可选地，在所述步骤S105中，所述干法刻蚀对所述浮栅材料层与所述缓冲层的去除率相同。
可选地，在所述步骤S101中，所述第二硬掩膜层的材料包括氮化硅，所述第一硬掩膜层的材料包括氧化硅。
可选地，在所述步骤S102中，所述浅沟槽隔离的材料包括氧化硅。
可选地，在所述步骤S103中，所述浮栅材料层的材料包括多晶硅。
本发明的另一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
本发明的半导体器件的制造方法，通过在执行“先形成缓冲层再进行CMP”的工艺过程至少两次之后进行干法刻蚀来实现对浮栅材料层高于浅沟槽隔离的部分的去除以形成浮栅，可以在保证浮栅厚度的前提下，保证浅沟槽隔离和浮栅内不具有空洞，并保证浮栅具有良好的形貌。本发明的电子装置包括上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A、图1B、图1C、图1D和图1E为现有的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2A为现有的一种半导体器件的一种SEM图；
图2B为现有的一种半导体器件的另一种SEM图；
图2C为现有的一种半导体器件的AA区的SEM图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H和图3I为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明实施例一的半导体器件的制造方法所制得的半导体器件的一种SEM图；
图5为本发明实施例一的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例的半导体器件的制造方法，可以用于制造包括嵌入式存储器(例如Flash)和逻辑器件的半导体器件。本发明实施例的方法主要涉及形成浮栅的工艺过程。
下面，参照图3A至3I以及图4和图5来具体描述本发明实施例的半导体器件的制造方法。其中，图3A至图3I为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的半导体器件的制造方法所制得的半导体器件的一种SEM图；图5为本发明实施例的半导体器件的制造方法的一种流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：在半导体衬底200上依次形成氧化硅层201和氮化硅层202，对氮化硅层202、氧化硅层201和半导体衬底200进行刻蚀以形成用于容置浅沟槽隔离的沟槽2030，如图3A所示。
其中，半导体衬底200可以为单晶硅衬底、多晶硅衬底或其他合适的衬底。形成氧化硅层201的方法，可以为沉积法或其他合适的方法。形成氮化硅层202的方法，可以为沉积法或其他合适的方法。
其中，氧化硅层201作为第一掩膜层，氮化硅层202作为第二掩膜层。在本实施例中，还可以使用其他材料替代氧化硅层201作为第一掩膜层，使用其他材料替代氮化硅层202作为第一掩膜层，在此并不进行限定。在后续的描述中，仍以氧化硅层201作为第一掩膜层、氮化硅层202作为第二掩膜层为例进行说明。
在本实施例中，形成的氮化硅层202的厚度与最终拟形成的浮栅的厚度相同。示例性地，氮化硅层202的厚度范围为而在现有技术中，形成的氮化硅层202的厚度通常为最终拟形成的浮栅的厚度1.5至2倍。也就是说，氮化硅层202的厚度比现有技术中在形成浅沟槽隔离时所形成的氮化硅的厚度要薄很多，其厚度仅相当于现有技术中厚度的50％至67％左右。由于氮化硅层202的厚度相对于现有技术比较薄，因此，形成浅沟槽隔离的工艺与形成浮栅的工艺之间将具有更好的工艺窗口，从而可以保证形成的浅沟槽隔离与浮栅的内部均不具有空洞。
步骤A2：在沟槽2030内填充介电材料并进行CMP，以形成浅沟槽隔离(STI)203，如图3B所示。
其中，浅沟槽隔离203的材料(即，填充的介电材料)可以为氧化硅或其他合适的材料。
在本实施例中，由于氮化硅层202的厚度相对于现有技术比较薄，在一定程度上降低了沟槽2030的纵横比，因此可以保证形成的浅沟槽隔离203内不具有空洞，如图3B所示。
步骤A3：去除氮化硅层202，如图3C所示；形成覆盖氧化硅层201和浅沟槽隔离203的浮栅材料层2040，如图3D所示。
其中，去除氮化硅层202的方法可以为刻蚀法或其他合适的方法。浮栅材料层2040的材料可以为多晶硅、金属或其他合适的材料。形成浮栅材料层2040的方法可以为沉积法或其他合适的方法。
在本实施例中，由于氮化硅层202的厚度相对于现有技术比较薄，因此可以保证形成的浮栅材料层2040内不具有空洞，如图3D所示。于是，后续形成的浮栅中也将不具有空洞。
步骤A4：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖浮栅材料层2040的缓冲层；通过CMP工艺去除缓冲层高于浮栅材料层2040的部分以及浮栅材料层2040的一部分。
其中，此处的重复次数为至少两次包括执行上述工艺过程两次的情况。
在本步骤中，通过每次工艺过程，去除一定厚度的浮栅材料层。通过重复执行该工艺过程，逐步去除浮栅材料层高于浅沟槽隔离的部分。其中，执行上述工艺过程的次数可以为几次、几十次或数百次，具体可以根据实际需要进行设定。
示例性地，缓冲层的材料可以为氧化硅或其他合适的材料。形成缓冲层的方法可以为沉积法或其他合适的方法。缓冲层的厚度范围可以为
在本步骤中，应当控制CMP工艺使其对缓冲层(例如氧化硅)与浮栅材料层(例如多晶硅)具有高的去除选择比，例如，CMP工艺对缓冲层与浮栅材料层的去除选择比的范围可以为5:1～10:1。
下面，参照图3E至图3H，以执行上述工艺过程两次为例对本步骤进行详细介绍。在本实例中，步骤A4包括如下步骤：
步骤A41：形成覆盖浮栅材料层2040的缓冲层2051，如图3E所示。
其中，缓冲层可以仅覆盖浮栅材料层的暴露的区域，也可以在覆盖浮栅材料层的暴露的区域的同时，还覆盖其他区域。示例性地，形成所述缓冲层的方法为选择性沉积法，所述缓冲层仅形成于所述浮栅材料层的被暴露的区域的上方。此外，形成所述缓冲层的方法也可以为化学气相沉积法，沉积的缓冲层的厚度范围通常为
步骤A42：通过CMP工艺去除缓冲层2051高于浮栅材料层2040的部分以及浮栅材料层2040的一部分，如图3F所示。
步骤A43：形成覆盖浮栅材料层2040的缓冲层2052，如图3G所示。其中，缓冲层2052还可以同时覆盖位于浮栅材料层2040的凹陷区域的残留的缓冲层2051。
步骤A44：通过CMP工艺去除缓冲层2052高于浮栅材料层2040的部分以及浮栅材料层2040的一部分，如图3H所示。
其中，缓冲层2051和缓冲层2052采用相同的材料。
优选地，可以通过执行步骤A4使得缓冲层的剩余部分与浮栅材料层2040的剩余部分的上表面的最高部分处于同一水平面，以利于在后续的步骤A5中将缓冲层与浮栅材料层比较同步地进行去除。当然，本实施例并不以此为限。
步骤A5：通过干法刻蚀去除所述浮栅材料层2040高于所述浅沟槽隔离203的部分和所述缓冲层的剩余部分，以形成浮栅204，如图3I所示。
其中，该干法刻蚀采用时间控制模式。可以通过精确控制刻蚀时间，保证浮栅204的良好形貌。
示例性地，该干法刻蚀对浮栅材料层2040和缓冲层不具有选择性，即对二者的去除率相同。进一步地，当浮栅材料层2040为多晶硅、缓冲层为氧化硅时，该干法刻蚀对多晶硅和氧化硅不具有选择性。
其中，该干法刻蚀对氮化硅的去除率比较低。例如，可以通过选择合适的刻蚀气体使得该干法刻蚀对氮化硅与浮栅材料层的刻蚀选择比大于10。因此，氮化硅在这一情况下的损失可以忽略不计。
在本发明实施例中，由于步骤A4采用多次“先形成缓冲层再进行CMP”的工艺，可以避免现有技术中通过一次CMP形成浮栅的工艺中造成浮栅在局部区域(通常为焊盘区)厚度过小的情况发生，避免AA区损伤的出现。实验表明，通过采用步骤A4，浮栅位于焊盘区的部分的厚度相对于现有技术可以提高大约
此外，步骤A5通过干法刻蚀来最终实现对浮栅材料层高于浅沟槽隔离的部分的去除，可以进一步保证形成的浮栅具有良好的形貌。
其中，图4为根据本发明实施例的半导体器件的制造方法所制得的半导体器件的一种SEM图。由图4可知，采用本实施例的方法可以保证形成的浮栅相对于现有技术具有更加良好的形貌。由于浮栅具有良好的形貌，半导体器件的耦合比率(CouplingRatio)也将得到很大的改善。
概括而言，本发明实施例的半导体器件的制造方法，通过在执行“先形成缓冲层再进行CMP”的工艺过程至少两次之后进行干法刻蚀来实现对浮栅材料层高于浅沟槽隔离的部分的去除以形成浮栅，可以在保证浮栅厚度的前提下，保证浅沟槽隔离和浮栅内不具有空洞，并保证浮栅具有良好的形貌。
其中，图5示出了本发明实施例的半导体器件的制造方法的一种典型流程，主要包括：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
实施例二
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据实施例一所述的半导体器件的制造方法所制得的半导体器件。该电子组件，可以为分立器件、集成电路等任何电子组件。
示例性地，所述半导体器件的制造方法包括如下步骤：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中形成的所述第二硬掩膜层的厚度与在所述步骤S105中形成的所述浮栅的厚度相同。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第二硬掩膜层的厚度范围为
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述缓冲层的材料包括氧化硅。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述缓冲层的厚度范围为
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述CMP工艺对所述缓冲层与所述浮栅材料层的去除选择比的范围为5:1～10:1。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，形成所述缓冲层的方法为化学气相沉积法，沉积的缓冲层的厚度范围
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，形成所述缓冲层的方法为选择性沉积法，所述缓冲层仅形成于所述浮栅材料层被暴露的区域的上方。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，通过控制执行步骤S104所述的工艺过程的次数使得所述缓冲层的剩余部分与所述浮栅材料层的剩余部分的上表面的最高部分处于同一平面。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述干法刻蚀对所述浮栅材料层与所述缓冲层的去除率相同。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第二硬掩膜层的材料包括氮化硅，所述第一硬掩膜层的材料包括氧化硅。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述浅沟槽隔离的材料包括氧化硅。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述浮栅材料层的材料包括多晶硅。
14.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：在半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层，对所述第二硬掩膜层、所述第一硬掩膜层和所述半导体衬底进行刻蚀以形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述沟槽内填充介电材料并进行CMP以形成浅沟槽隔离；
步骤S103：去除所述第二硬掩膜层，形成覆盖所述第一硬掩膜层与所述浅沟槽隔离的浮栅材料层；
步骤S104：多次重复执行缓冲层形成和缓冲层去除的如下工艺过程，重复次数为至少两次：
形成覆盖所述浮栅材料层的缓冲层，通过CMP工艺去除所述缓冲层高于所述浮栅材料层的部分以及所述浮栅材料层的一部分；
步骤S105：通过干法刻蚀去除所述浮栅材料层高于所述浅沟槽隔离的部分以及所述缓冲层的剩余部分以形成浮栅。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321087A (zh) * 2018-01-31 2018-07-24 武汉新芯集成电路制造有限公司 一种浮栅的形成方法
CN111968913A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 半导体器件的制备方法
CN112018121A (zh) * 2020-09-01 2020-12-01 长江存储科技有限责任公司 半导体器件及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019200582A1 (en) * 2018-04-19 2019-10-24 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
TWI689081B (zh) * 2018-10-02 2020-03-21 華邦電子股份有限公司 非揮發性記憶體裝置的製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020080659A1 (en) * 2000-11-14 2002-06-27 Samsung Electronics Co., Ltd. Highly integrated non-volatile memory cell array having a high program speed
CN1574283A (zh) * 2003-06-09 2005-02-02 松下电器产业株式会社 掩埋布线的形成方法及半导体器件
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device
CN101097892A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 用于形成闪存器件的隔离结构的方法
US20090170283A1 (en) * 2007-12-28 2009-07-02 Hynix Semiconductor Inc. Method of Fabricating Non-Volatile Memory Device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020080659A1 (en) * 2000-11-14 2002-06-27 Samsung Electronics Co., Ltd. Highly integrated non-volatile memory cell array having a high program speed
CN1574283A (zh) * 2003-06-09 2005-02-02 松下电器产业株式会社 掩埋布线的形成方法及半导体器件
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device
CN101097892A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 用于形成闪存器件的隔离结构的方法
US20090170283A1 (en) * 2007-12-28 2009-07-02 Hynix Semiconductor Inc. Method of Fabricating Non-Volatile Memory Device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321087A (zh) * 2018-01-31 2018-07-24 武汉新芯集成电路制造有限公司 一种浮栅的形成方法
CN108321087B (zh) * 2018-01-31 2019-03-26 武汉新芯集成电路制造有限公司 一种浮栅的形成方法
CN111968913A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 半导体器件的制备方法
CN112018121A (zh) * 2020-09-01 2020-12-01 长江存储科技有限责任公司 半导体器件及其制作方法
CN112018121B (zh) * 2020-09-01 2023-10-24 长江存储科技有限责任公司 半导体器件及其制作方法

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