CN112018121B - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明涉及一种半导体器件的制作方法，包括以下步骤：提供半导体结构，半导体结构包括介质层，介质层上具有多个沟槽；在介质层上共形地形成第一材料层，第一材料层在对应沟槽内形成第一凹槽；形成覆盖第一凹槽底部的第二材料层；去除第一材料层的至少一部分以将对应第一凹槽顶部开口扩大形成第二凹槽；去除第二材料层以形成第三凹槽；以及形成填充多个第三凹槽的第三材料层。
Description
技术领域
本发明涉及一种半导体器件的制作方法，通过该制作方法形成的半导体器件具有较为致密的填充部。
背景技术
半导体集成电路自诞生以来，经历了从小规模、中规模到大规模和超大规模集成的发展阶段，并日益成为现代科学技术中最为活跃的技术领域之一。
存储器是一种广泛使用的半导体器件。为了克服传统的二维存储器在存储容量方面的限制，现代工艺往往采用堆叠存储芯片的方式来实现更高的集成度。例如，可以将不同功能的芯片或结构，通过堆叠或孔互连等微机械加工技术，在垂直方向上形成立体集成、信号连通的三维(3D)立体器件。三维存储器就是利用这一技术将存储器单元三维地布置在衬底之上，进而实现提高存储器的性能和存储密度的目的。
发明内容
本发明所要解决的技术问题是提供一种半导体器件的制作方法，通过该制作方法形成的半导体器件具有较为致密的填充部。
本发明为解决上述技术问题而采用的技术方案是提供一种半导体器件的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括介质层，所述介质层上具有多个沟槽；在所述介质层上共形地形成第一材料层，所述第一材料层在对应所述沟槽内形成第一凹槽；形成覆盖所述第一凹槽底部的第二材料层；去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大形成第二凹槽；去除所述第二材料层以形成第三凹槽；以及形成填充所述多个第三凹槽的第三材料层。
在本发明的一实施例中，所述第二凹槽上部的至少一部分的宽度大于所述第一凹槽的相应部分的宽度。
在本发明的一实施例中，去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大形成所述第二凹槽的步骤还包括同时去除所述第二材料层上部的至少一部分。
在本发明的一实施例中，在去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大所述第二凹槽的步骤中保留所述第二材料层下部的至少一部分。
在本发明的一实施例中，所述第三凹槽底部相对于所述沟槽底部的距离等于所述第一凹槽底部相对于所述沟槽底部的距离。
在本发明的一实施例中，所述第一材料层和/或所述第三材料层的材料包括氧化硅。
在本发明的一实施例中，所述第二材料层的材料包括光刻胶和/或旋涂碳。
在本发明的一实施例中，所述半导体器件为三维存储器。
在本发明的一实施例中，所述第一材料层的材料与所述第三材料层的材料相同。
在本发明的一实施例中，所述第一凹槽的深宽比大于3.8。
在本发明的一实施例中，形成填充所述多个第三凹槽的所述第三材料层之后，还包括对所述半导体器件进行平坦化。
本发明的另一方面提供一种半导体器件，包括：介质层，所述介质层上具有多个沟槽；覆盖所述介质层的第一材料层，所述第一材料层在对应所述多个沟槽内具有多个凹槽；以及填充所述多个凹槽的第三材料层；其中，所述第三材料层与所述多个凹槽的侧壁完全贴合。
在本发明的一实施例中，所述半导体器件为三维存储器。
在本发明的一实施例中，所述第一材料层和/或所述第三材料层的材料包括氧化硅。
在本发明的一实施例中，所述第一材料层的材料与所述第三材料层的材料相同。
在本发明的一实施例中，所述凹槽顶部的宽度大于所述凹槽底部的宽度。
在本发明的一实施例中，所述沟槽内还具有台阶区。
本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：
本发明的半导体器件的制作方法在具有多个沟槽的介质层上形成于多个沟槽对应的第一凹槽后，通过在去除第一材料层的至少一部分以形成与多个第一凹槽对应的多个第二凹槽之前先形成覆盖多个第一凹槽底部的第二材料层，并在之后的步骤中去除第二材料层，使得用第三材料层填充多个第三凹槽的后可以形成较为致密的填充部。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1C是一种半导体器件的制作方法的工艺步骤示意图；
图2A至图2E是另一种半导体器件的制作方法的工艺步骤示意图；
图3是本发明一实施例的一种半导体器件的制作方法的流程图；
图4至图10是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图。
具体实施方式
为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。
在半导体器件(例如三维存储器)的制作过程中，常常会形成具有高深宽比沟槽的半导体结构。在后续的封盖层(CPL,capping layer)沉积工艺中，往往需要对该深沟槽的半导体结构进行填充。
图1A至图1C是一种半导体器件的制作方法的工艺步骤示意图。一种方案是直接对深沟槽的半导体结构110进行填充，并依次形成半导体结构120和半导体结构130。这种方案由于填充过程中半导体结构120凹槽的侧壁121会逐渐合并，最终导致在半导体结构130的底部形成残留的空隙131，而无法形成致密的填充部。
图2A至图2E是另一种半导体器件的制作方法的工艺步骤示意图。另一种方案是在沉积过程中通过等离子轰击沟槽顶部以扩大开口。例如，对深沟槽的半导体结构210进行初步填充形成半导体结构220后，对半导体结构220的凹槽上部221进行刻蚀以扩大其开口程度。然而，在等离子轰击的过程中不仅会轰击到凹槽的上部221，使凹槽上部221的开口有一定改善，也会对凹槽的底部有较为强烈的刻蚀作用，使得在形成的半导体结构230中具有了更深的凹槽。即，凹槽的深宽比并未明显减小。这样，在后续的填充过程中，半导体结构240的凹槽的侧壁会逐渐合并，最终仍然无法避免在半导体结构250的底部形成残留的空隙251，因而没有从根本上解决填充部的空隙问题。
针对以上的问题，本发明的以下实施例提出一种半导体器件的制作方法，通过该制作方法形成的半导体器件具有较为致密的填充部。
本发明的半导体器件的制作方法包括以下步骤：提供半导体结构，半导体结构包括介质层，介质层上具有多个沟槽；在介质层上共形地形成第一材料层，第一材料层上具有与多个沟槽对应的多个第一凹槽；形成覆盖多个第一凹槽底部的第二材料层；去除第一材料层的至少一部分以形成与多个第一凹槽对应的多个第二凹槽；去除第二材料层以形成与多个第二凹槽对应的多个第三凹槽；以及形成填充多个第三凹槽的第三材料层。
图3是本发明一实施例的一种半导体器件的制作方法的流程图。图4至图10是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图。下面结合图3至图10对该制作方法进行说明。
可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
步骤S10，提供半导体结构400。
参考图4所示，半导体结构400包括介质层410，介质层410上具有多个沟槽401。
在本发明的一实施例中，半导体器件可以为三维存储器。对应的，该半导体器件的制作方法为三维存储器(例如，3D NAND)的制作方法。
在一些实施例中，介质层410下还可以具有衬底(图未示)。衬底的材料例如可以是硅(Si)。衬底还可以由其他适合的材料制成的，这些材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)等。
介质层410的材料可以是氧化硅、氮化硅或其组合。以氧化硅的介质层410为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在衬底上沉积氧化硅，以形成介质层410。
在另一些实施例中，介质层410还可以包括相互堆叠的第一材料层(图未示)和第二材料层(图未示)。第一材料层和/或第二材料层的材料包括但不限于氧化硅和氮化硅等。举例来说，通过交替堆叠第一材料层和第二材料层，可以形成具有SiOx-SiOxNx-SiOx堆栈(ONO stack)的多层结构的介质层410。
举例来讲，对于具有介质层410的半导体结构，可以通过在介质层410上形成图案化的硬掩膜层(图未示)，然后以硬掩膜层为掩膜对该半导体结构进行刻蚀，从而在介质层410上形成多个沟槽401。示例性的，多个沟槽401可以分别对应于图案化的硬掩膜层上的多个开口。
在一些示例中，半导体结构400的沟槽401内可以具有台阶区(例如图4所示的台阶结构)，但本发明并非以此为限。
在另一些示例中，沟槽401还可以是指浅槽隔离(STI,Shallow TrenchIsolation)结构中的沟槽，或顶部选择栅(TSG)层及底部选择栅(BSG)层中的沟槽结构等。
可以理解，本发明的沟槽并不限于图4所示的介质层410上的多个沟槽401，任何具有高深宽比的深沟槽结构均属于本发明的精神和范围。
步骤S20，在介质层410上共形地形成第一材料层510。
参考图4和图5所示，在介质层410上共形地形成第一材料层510，以形成半导体结构500。其中，第一材料层510在对应多个沟槽401内分别形成多个第一凹槽501。
在本发明的一实施例中，第一材料层510的材料包括氧化硅。
例如，可以通过化学气相沉积(CVD,Chemical Vapor Deposition)、等离子体增强化学气相沉积(PECVD,Plasma Enhanced Chemical Vapor Deposition)、低压力化学气相沉积(LPCVD,Low Pressure Chemical Vapor Deposition)、高密度等离子体化学气相沉积(HDP-CVD,High Density Plasma-Chemical Vapor Deposition)、原子层沉积(Atomiclayer deposition,ALD)或上述的任意组合，在介质层410上沉积形成氧化硅材质的第一材料层510。
在一些示例中，可以直接利用CVD、PECVD或LPCVD等方法在介质层410上进行正硅酸乙酯(TEOS,Tetra-Ethyl-Ortho-Silicate)源沉积氧化硅的工艺制程，以形成第一材料层510。
在另一些示例中，还可以先利用HDP-CVD在介质层410上沉积部分氧化硅，然后再利用CVD、PECVD或LPCVD等方法继续进行TEOS源沉积氧化硅的工艺，以形成第一材料层510。
应当理解，使用HDP工艺沉积的形成的部分第一材料层510相较于使用TEOS源沉积工艺形成的部分第一材料层510具有较高的密度，同时也具有较高的制作成本。
通过使用HDP-CVD沉积氧化物和TEOS源沉积氧化硅的工艺相结合，可以在改善第一材料层510的密度的同时，降低制作成本。
参考图5所示，在本发明的一实施例中，半导体结构500的多个第一凹槽501的深宽比(HAR,High Aspect-Ratio)大于3.8。示例性的，深宽比以通过以下公式进行计算：
HAR＝Height/Width (1)
其中，HAR为深宽比，Hight为凹槽深度，Width的凹槽的宽度。
优选的，第一凹槽501的深宽比可以为3.89，但本发明并非以此为限。
步骤S30，形成覆盖多个第一凹槽501底部的第二材料层610。
在本发明的一实施例中，第二材料层610的材料包括光刻胶(PR,Photoresist)和/或旋涂碳(SOC,Spin on Carbon)。
例如，可以通过化学气相沉积(CVD,Chemical Vapor Deposition)、等离子体增强化学气相沉积(PECVD,Plasma Enhanced Chemical Vapor Deposition)、低压力化学气相沉积(LPCVD,Low Pressure Chemical Vapor Deposition)、高密度等离子体化学气相沉积(HDP-CVD,High Density Plasma-Chemical Vapor Deposition)、原子层沉积(Atomiclayer deposition,ALD)或上述的任意组合，形成覆盖多个第一凹槽501底部的光刻胶(第二材料层610)。
覆盖多个第一凹槽501底部的第二材料层610可以对第一凹槽501的底部起到很好的保护作用。这样，可以使得在后续的工艺制程中，第一凹槽501的底部在刻蚀的步骤中不会受到影响。
参考图5和图6所示，在一些示例中，可以直接形成覆盖第一材料层510且覆盖整个第一凹槽501的第二材料层610，以形成半导体结构600。
参考图5和图7所示，在另一些示例中，还可以形成仅覆盖多个第一凹槽501底部的第二材料层610，以形成半导体结构700。
应当理解，图7所示的半导体结构700还可以是由图6所示的半导体结构600经过刻蚀而得到，但本实施例并非以此为限。
步骤S40，去除第一材料层510的至少一部分以将对应多个第一凹槽501顶部开口扩大分别形成多个第二凹槽801。
参考图6至图8所示，去除第一材料层510的至少一部分以扩大多个第一凹槽501顶部的开口，形成与多个第一凹槽501对应的多个第二凹槽801，形成半导体结构800。
示例性的，可以对半导体结构600或半导体结构700进行干法刻蚀(气体刻蚀)，以去除第一材料层510的至少一部分。可以理解，干法刻蚀主要利用反应气体与等离子体对被刻蚀材料进行刻蚀。
在本发明的一实施例中，多个第二凹槽801上部的至少一部分的宽度大于多个第一凹槽501的相应部分的宽度。例如，经过干法刻蚀后形成的多个第二凹槽801相比于图5所示的半导体结构500的第一凹槽501具有了较宽的开口。
在本发明的一实施例中，去除第一材料层510的至少一部分以将对应多个第一凹槽501顶部开口扩大分别形成多个第二凹槽801的步骤还包括同时去除第二材料层610上部的至少一部分。例如，在干法刻蚀去除第一材料层510的至少一部分的过程中，位于第二材料层610上部的至少一部分被同时去除。
在本发明的一实施例中，在去除第一材料层510的至少一部分以将对应多个第一凹槽501顶部开口扩大分别形成多个第二凹槽801的步骤中保留第二材料层610下部的至少一部分。例如，在干法刻蚀去除第一材料层510的至少一部分的过程中，虽然位于第二材料层610上部的至少一部分被同时去除，但刻蚀后仍然保留第二材料层610下部的至少一部分。这样，在扩大第一凹槽501的开口的过程中，第一凹槽501的底部由于受第二材料层610的保护而不会在刻蚀中受到影响。
可以理解，对于步骤S30中形成的覆盖多个第一凹槽501底部的第二材料层610，需要保证其具有足够的厚度，使得在扩大多个第一凹槽501顶部开口的过程中，第二材料层610下部的至少一部分始终覆盖在多个第一凹槽501的底部。本领技术人员可以根据实际情况对第二材料层610的具体厚度进行相应的调整。
步骤S50，去除第二材料层610以形成多个第三凹槽901。
参考图8和图9所示，在步骤S40之后，去除残留的第二材料层610以形成与多个第二凹槽801对应的多个第三凹槽901，形成半导体结构900。
示例性的，可以对半导体结构800进行干法刻蚀(气体刻蚀)，以去除第二材料层610。
在另一些示例中，还可以采用湿法剥离(WET stripping)工艺来去除光刻胶材质的第二材料层610，本发明并非以此为限。
在本发明的一实施例中，多个第三凹槽901底部相对于多个沟槽401底部的距离等于多个第一凹槽501底部相对于多个沟槽401底部的距离。
通过形成覆盖在第一凹槽501底部上的第二材料层610，可以使得在扩大第一凹槽501的开口的过程中，第一凹槽501的底部不会受到刻蚀的影响。这样，在将第一凹槽501的开口扩大为第三凹槽901的同时，第三凹槽901底部相对于沟槽401底部的距离仍然等于第一凹槽501底部相对于沟槽401底部的距离。即，第三凹槽901的深度等于第一凹槽501的深度，而第三凹槽901的(平均)宽度大于第一凹槽501的宽度。因此，相比于第一凹槽501，第三凹槽901具有更小的深宽比。较小的深宽比将有利于后续填充过程中形成致密而无空隙的填充部。
在本发明的另一些实施例中，扩大第一凹槽501顶部开口的过程还会使得第三凹槽901的深度相对于第一凹槽501的深度变浅。即，第三凹槽901的深度小于第一凹槽501的深度，而第三凹槽901的(平均)宽度大于第一凹槽501的宽度。因此，第三凹槽901的深宽比相比于第一凹槽501将显著减小。较小的深宽比将有利于后续填充过程中形成致密而无空隙的填充部。
步骤S60，形成填充多个第三凹槽901的第三材料层1010。
参考图9和图10所示，形成填充多个第三凹槽901的第三材料层1010，形成半导体结构1000。
在本发明的一实施例中，第三材料层1010的材料包括氧化硅。
例如，可以通过化学气相沉积(CVD,Chemical Vapor Deposition)、等离子体增强化学气相沉积(PECVD,Plasma Enhanced Chemical Vapor Deposition)、低压力化学气相沉积(LPCVD,Low Pressure Chemical Vapor Deposition)、高密度等离子体化学气相沉积(HDP-CVD,High Density Plasma-Chemical Vapor Deposition)、原子层沉积(Atomiclayer deposition,ALD)或上述的任意组合，形成填充多个第三凹槽901的氧化硅材质的第三材料层1010。
优选的，利用CVD、PECVD或LPCVD等方法在半导体结构900上进行正硅酸乙酯(TEOS,Tetra-Ethyl-Ortho-Silicate)源沉积氧化硅的工艺制程，以形成填充多个第三凹槽901的第三材料层1010。在一些示例中，第一材料层510的材料与第三材料层1010的材料相同。
经过步骤S10至S60，形成了多个具有较小深宽比的第三凹槽901，这样在使用第三材料层1010进行填充的过程中，第三材料层1010与多个第三凹槽901的侧壁完全贴合/接触。即，填充部是致密的而不会出现残留的空隙。
本发明通过将整个填充过程分为步骤S20的第一次填充(即形成第一材料层510)和步骤S60的第二次填充(即形成第三材料层1010)，并在两次填充之间对第一次填充后形成的凹槽(即第一凹槽501)底部进行保护以扩大凹槽顶部的开口，从而避免了直接(单次)填充沟槽401时所容易导致的填充之后填充部仍存在残留空隙的问题。
在本发明的一实施例中，形成填充多个第三凹槽901的第三材料层1010之后，还包括对半导体器件(例如半导体结构1000)进行平坦化。
平坦化可以采用化学机械抛光(Chemical Mechanical Polishing,CMP)工艺。化学机械抛光是一种化学作用和机械作用相结合的技术，可以获得平坦且无划痕和杂质玷污的表面。
平坦化后的半导体器件还可以通过其他制程工艺在其上继续形成新的半导体层或半导体结构，在此不再展开。
应当注意，在此使用了图3所示的流程图来说明根据本申请的实施例的制作方法所执行的步骤/操作。应当理解的是，这些步骤/操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些过程中，或从这些过程移除某一步或数步步骤/操作。
本领域技术人员可以根据实际需要对该制作方法的具体操作步骤的优先顺序做出适当的调整，本发明并非以此为限。
本发明的以上实施例提出了一种半导体器件的制作方法，通过该制作方法形成的半导体器件具有较为致密的填充部。
本发明的另一方面提出一种半导体器件，该半导体器件具有较为致密的填充部。
参考图10所示，半导体器件1000包括介质层410、覆盖介质层410的第一材料层510以及第三材料层1010。
介质层410上具有多个沟槽401。第一材料层510覆盖在介质层410上，第一材料层510在对应多个沟槽401内具有多个凹槽901。第三材料层1010填充该多个凹槽901。其中，第三材料层1010与多个凹槽901的侧壁完全贴合/接触。即，填充部是致密的而不会出现残留的空隙。
其中，凹槽901顶部的宽度可以大于凹槽901底部的宽度。
在一些示例中，凹槽901内还可以具有台阶区(台阶结构)，但本发明并非以此为限。
在本发明的一实施例中，第一材料层510和/或第三材料层1010的材料包括氧化硅。
示例性的，可以利用CVD、PECVD或LPCVD等方法在介质层410上进行正硅酸乙酯(TEOS,Tetra-Ethyl-Ortho-Silicate)源沉积氧化硅的工艺制程，以形成覆盖介质层410的第一材料层510。
类似的，可以利用CVD、PECVD或LPCVD等方法在第一材料层510上进行正硅酸乙酯(TEOS,Tetra-Ethyl-Ortho-Silicate)源沉积氧化硅的工艺制程，以形填充第一材料层510的多个凹槽901的第三材料层1010。
优选的，第一材料层510的材料与第三材料层1010的材料相同。
在本发明的一实施例中，上述半导体器件1000可以是三维存储器(例如，3DNAND)。
应当注意，图10所示的半导体器件1000可以通过例如图3所示的半导体器件的制作方法来实现，但本发明并不以此为限。
本实施例的半导体器件的其他实施细节可参考图3至图10所描述的实施例，在此不再展开。
本发明的以上实施例提出了一种半导体器件，该半导体器件具有较为致密的填充部。
需要注意的是，本发明不对各元件的数量和尺寸做出限定，如在本发明的另外一实施例中，本发明的并联机构包括两组以上的第一连接件、第二连接件和伸缩杆，任何为了实现自由度转动效果并满足实际生产需要而对各元件的数量和尺寸做出的选择和调整都属于本发明的精神和范围。
可以理解，尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价的任意组合。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (17)
1.一种半导体器件的制作方法，包括以下步骤：
提供半导体结构，所述半导体结构包括介质层，所述介质层上具有多个沟槽；
在所述介质层上共形地形成第一材料层，所述第一材料层在对应所述沟槽内形成第一凹槽；
形成覆盖所述第一凹槽底部的第二材料层；
去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大形成第二凹槽；
去除所述第二材料层以形成第三凹槽；以及
形成填充所述多个第三凹槽的第三材料层。
2.根据权利要求1所述的制作方法，其特征在于，所述第二凹槽上部的至少一部分的宽度大于所述第一凹槽的相应部分的宽度。
3.根据权利要求1所述的制作方法，其特征在于，去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大形成所述第二凹槽的步骤还包括同时去除所述第二材料层上部的至少一部分。
4.根据权利要求1或3所述的制作方法，其特征在于，在去除所述第一材料层的至少一部分以将对应所述第一凹槽顶部开口扩大形成所述第二凹槽的步骤中保留所述第二材料层下部的至少一部分。
5.根据权利要求1所述的制作方法，其特征在于，所述第三凹槽底部相对于所述沟槽底部的距离等于所述第一凹槽底部相对于所述沟槽底部的距离。
6.根据权利要求1所述的制作方法，其特征在于，所述第一材料层和/或所述第三材料层的材料包括氧化硅。
7.根据权利要求1所述的制作方法，其特征在于，所述第二材料层的材料包括光刻胶和/或旋涂碳。
8.根据权利要求1所述的制作方法，其特征在于，所述半导体器件为三维存储器。
9.根据权利要求1所述的制作方法，其特征在于，所述第一材料层的材料与所述第三材料层的材料相同。
10.根据权利要求1所述的制作方法，其特征在于，所述第一凹槽的深宽比大于3.8。
11.根据权利要求1所述的制作方法，其特征在于，形成填充所述多个第三凹槽的所述第三材料层之后，还包括对所述半导体器件进行平坦化。
12.一种半导体器件，包括：
介质层，所述介质层上具有多个沟槽；
覆盖所述介质层的第一材料层，所述第一材料层在对应所述多个沟槽内具有多个凹槽；以及
填充所述多个凹槽的第三材料层；
其中，所述第三材料层与所述多个凹槽的侧壁完全贴合，所述凹槽顶部的宽度大于所述凹槽底部的宽度。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件为三维存储器。
14.根据权利要求12所述的半导体器件，其特征在于，所述第一材料层和/或所述第三材料层的材料包括氧化硅。
15.根据权利要求12所述的半导体器件，其特征在于，所述第一材料层的材料与所述第三材料层的材料相同。
16.根据权利要求12所述的半导体器件，其特征在于，所述第三材料层接触所述多个凹槽的底部。
17.根据权利要求12所述的半导体器件，其特征在于，所述沟槽内还具有台阶区。
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