CN102013411A - 浅沟槽隔离结构的制造方法 - Google Patents
浅沟槽隔离结构的制造方法 Download PDFInfo
- Publication number
- CN102013411A CN102013411A CN2009101956168A CN200910195616A CN102013411A CN 102013411 A CN102013411 A CN 102013411A CN 2009101956168 A CN2009101956168 A CN 2009101956168A CN 200910195616 A CN200910195616 A CN 200910195616A CN 102013411 A CN102013411 A CN 102013411A
- Authority
- CN
- China
- Prior art keywords
- dusts
- gate electrode
- dielectric layer
- manufacture method
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
一种浅沟槽隔离结构的制造方法，适用于自对准快闪存储器制造工艺，包括：提供半导体基底，在半导体基底的表面依次形成栅介质层、栅介质层表面的栅电极以及栅电极表面的硬掩膜层；依次刻蚀硬掩膜层、栅电极、栅介质层以及半导体基底，形成沟槽；在沟槽侧壁上，对曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮注入；在沟槽的内表面形成衬氧层；向沟槽填充绝缘介质形成浅沟槽隔离，并进行退火；去除硬掩膜层。本发明利用氮注入，将氮元素掺杂进沟槽侧壁上曝露的栅电极以及靠近栅介质层的部分半导体基底，使得后续高温制程时，减缓上述部分的栅电极以及半导体基底被氧化的速度，从而抑制微笑效应的产生。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种用于自对准快闪存储器制造工艺中的浅沟槽隔离(Shallow Trench Isolation，STI)结构的制造方法
背景技术
由于具有低消耗功率、读取速度快等优点，快闪存储器近年来已成为重要的非易失性存储器件，特别适用于微型计算机，移动存储器以及各种数码产品、电子设备中。
当器件特征尺寸越来越小，集成度越来越高的情况下，现有快闪存储器阵列中，各存储单元的浮动栅极之间采用浅沟槽隔离STI进行隔离，并且完成浮动栅极的自对准。现有的用于快闪存储器制造的浅沟槽隔离制造方法如图1至图6所示。
如图1所示，在半导体基底100的表面依次形成栅介质层101、栅介质层101表面的栅电极102以及栅电极表面的硬掩膜层103。其中，栅介质层101材质为SiO2，栅电极102材质一般为多晶硅，硬掩膜层103材质为SiN。
如图2所示，在硬掩膜层103的表面涂覆光刻胶104，并图形化光刻胶104，形成窗口1，所述窗口1内为预定形成浅沟槽隔离的位置。
如图3所示，在窗口1内依次刻蚀硬掩膜层103、栅电极102、栅介质层101以及半导体基底100，形成所需深度以及宽度的沟槽2，一般刻蚀结束后表面的光刻胶104也会被消耗殆尽，因此无需额外的去除光刻胶104的步骤。
如图4所示，由于氧化硅与硅的粘附性较差，所以直接往沟槽2中填充氧化硅，形成的浅沟槽隔离性质并不理想，因此需要先在沟槽2的内表面形成一层较薄的衬氧层105。所述衬氧层105一般采用高温热氧化或者原子沉积工艺形成。
如图5所示，向沟槽2中填充氧化硅形成浅沟槽隔离STI，并进行高温退火。
如图6所示，使用化学机械抛光CMP去除表面的硬掩膜层103，直至露出栅电极102。相邻的浅沟槽隔离STI之间形成快闪存储器单元的浮动栅极200，在上述浅沟槽隔离STI的制造过程中，即完成浮动栅极200的自对准。
现有的浅沟槽隔离制造方法存在如下问题：
由于栅电极102以及半导体基底100的材质均为单质硅，因此在高温热氧化等高温制程中，栅电极102以及半导体基底100靠近沟槽2的侧面被曝露在外，因此极易被氧化，而使得栅电极102与半导体基底100之间的栅介质层101靠近沟槽2的一侧被加厚，且愈靠近外侧的部分愈厚，如图7所示，形似笑脸，因此被称为微笑效应。所述微笑效应造成浮动栅极200与半导体基底100的耦合面积变小，降低浮动栅极200对沟道的控制能力，使得存储器的读、写等性能变差，并在器件比例缩小后愈加突出。
发明内容
本发明解决的问题是提供一种浅沟槽隔离结构的制造方法，抑制高温制程中微笑效应的产生。
本发明所述的浅沟槽隔离结构的制造方法，包括：
提供半导体基底，在半导体基底的表面依次形成栅介质层、栅介质层表面的栅电极以及栅电极表面的硬掩膜层；
依次刻蚀硬掩膜层、栅电极、栅介质层以及半导体基底，形成沟槽；
在沟槽侧壁上，对曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮注入；
在沟槽的内表面形成衬氧层；
向沟槽填充绝缘介质形成浅沟槽隔离，并进行退火；
去除硬掩膜层。
作为可选方案，所述氮注入具体包括：与所述沟槽一侧侧壁形成夹角，对该侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入，然后以相同的夹角对沟槽另一侧侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入。
作为可选方案，所述离子注入方向与侧壁形成的夹角范围为30°～90°；所述离子注入所使用的氮源为氮气。
作为可选方案，所述衬氧层的材质为氧化硅，厚度范围为50埃～180埃，采用原子沉积工艺或者高温热氧化法形成。
作为可选方案，所述栅介质层的材质为氧化硅，厚度范围为90埃～100埃；所述栅电极的材质为多晶硅，厚度范围为300埃～1000埃；所述硬掩膜层的材质为氮化硅，厚度范围为1000埃～2000埃。
作为可选方案，所述沟槽的宽度范围为500埃～2000埃，宽深比范围为1/3～1/8，侧壁倾角范围为70°～85°。
作为可选方案，所述氮离子注入参数具体为：将氮气离子化，射频电压2～6Kev，注入夹角60°～75°，注入深度为50埃～180埃，注入浓度为1E15～5E15每平方厘米，所述靠近栅介质层的半导体基底部分的注入范围不大于100埃。
与现有技术相比，本发明具有以下优点：利用氮注入，将氮元素掺杂进沟槽侧壁上曝露的栅电极以及靠近栅介质层的部分半导体基底，使得后续高温制程时，减缓上述部分的栅电极以及半导体基底被氧化的速度，从而抑制微笑效应的产生。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1至图6是现有技术的浅沟槽隔离结构的制造工艺示意图；
图7是所述现有技术的浅沟槽隔离结构产生微笑效应的示意图；
图8是本发明所述浅沟槽隔离结构的制造方法流程图；
图9至图15是本发明所述浅沟槽隔离结构制造工艺具体实施例示意图。
具体实施方式
在快闪存储器的制造过程中，现有的浅沟槽隔离结构的制造方法，由于沟槽侧壁曝露的栅电极以及部分半导体基底容易在后续高温制程中被氧化而形成微笑效应。根据上述微笑效应的成因，本发明通过对沟槽侧壁进行氮注入，将氮元素掺杂进沟槽侧壁曝露的栅电极以及部分半导体基底中，在高温制程中起到阻挡、减缓氧化的作用，从而抑制微笑效应的产生。
如图8所示，本发明提供了一种浅沟槽隔离结构的制造方法，具体步骤包括：
S1、提供半导体基底，在半导体基底的表面依次形成栅介质层、栅介质层表面的栅电极以及栅电极表面的硬掩膜层。
S2、依次刻蚀硬掩膜层、栅电极、栅介质层以及半导体基底，形成沟槽。
S3、在沟槽侧壁上，对曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮注入。
作为可选方案，所述氮注入具体包括：与所述沟槽一侧侧壁形成夹角，对该侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入，然后以相同的夹角对沟槽另一侧侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入。
S4、在沟槽的内表面形成衬氧层。
作为可选方案，所述衬氧层的材质为氧化硅，可以采用高温热氧化法或者原子沉积工艺形成。
S5、向沟槽填充绝缘介质形成浅沟槽隔离，并进行退火。
S6、采用化学机械研磨进行平坦化，去除硬掩膜层。
下面结合具体实施例，对本发明作进一步介绍，如图9至图15是本发明所述浅沟槽隔离结构的制造工艺具体实施例示意图。
如图9所示，提供半导体基底100，在半导体基底100的表面依次形成栅介质层101、栅介质层101表面的栅电极102以及栅电极表面的硬掩膜层103。
其中，半导体基底100材质可以为单晶硅，所述栅介质层101材质可以为SiO2，可以通过化学气相沉积CVD形成，厚度范围为90埃～100埃；所述栅电极102材质可以为多晶硅，可以通过化学气相沉积CVD形成，厚度范围为300埃～1000埃；硬掩膜层103材质可以为SiN，也可以通过化学气相沉积CVD形成，厚度范围为1000埃～2000埃。
如图10所示，在硬掩膜层103的表面涂覆光刻胶104，并图形化光刻胶104，形成窗口1，所述窗口1内为预定形成浅沟槽隔离的位置。
其中窗口1的宽度决定了浅沟槽隔离的宽度，本实施例中，所述窗口1的宽度范围为500埃～2000埃。
如图11所示，在窗口1内依次刻蚀硬掩膜层103、栅电极102、栅介质层101以及半导体基底100，形成所需深度以及宽度的沟槽2。
在刻蚀形成沟槽2时，光刻胶104也将被刻蚀消耗，因此无需另加去除光刻胶104的步骤，而硬掩膜层103与底部各层的刻蚀比差异较大，因此刻蚀中硬掩膜层103的侧壁可视为垂直，而沟槽2的侧壁则与底面形成一定倾角。
本实施例中，采用RIE等离子刻蚀，所述沟槽2的宽度即窗口1的宽度，范围为1000埃～4000埃，形成的沟槽2的宽深比范围为1/3～1/5，优选的宽深比为1/5。侧壁的倾角范围为75°～87°。
如图12所示，在沟槽2的侧壁上，对曝露出的栅电极以及靠近栅介质层的部分半导体基底(参见图中虚线所圈部分)进行氮注入。
所述氮注入具体包括：与所述沟槽一侧侧壁形成夹角，对该侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入，然后以相同的夹角对沟槽另一侧侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入。还可以保持离子注入时注入方向不变，完成一侧侧壁的注入后，水平旋转晶圆180度，进行另一侧侧壁的注入。可选的注入方向与侧壁形成的夹角范围为30°～90°。
在离子注入过程中，注入方向尽可能地垂直于侧壁，能够较快的完成注入过程，但由于顶部硬掩膜层103较厚容易遮挡沟槽2的侧壁，且沟槽2侧壁的倾角范围为70°～85°，趋近于垂直，实际工艺中在沟槽2的侧壁上进行离子注入，所能达到的夹角范围有限，具体的数值取决于硬掩膜层103、栅电极102加上栅介质层101的厚度与沟漕2的宽度的比例。
还需要指出的是，由于氮注入的目的在于，将氮元素掺杂进沟槽侧壁上曝露的栅电极102以及靠近栅介质层101的部分半导体基底100，使得后续高温制程时，减缓上述部分的栅电极以及半导体基底被氧化的速度。因此氮注入的注入深度不宜太深，愈接近于侧壁表面，能够获得愈好的抑制微笑效应的效果。
但在后续工艺中，如果衬氧层是通过高温热氧化法形成，需要侧壁上保留一定厚度的单质硅作为氧化源。此时优选的氮注入深度应当为高温热氧化法形成衬氧层时所需单质硅的厚度。
上述注入深度与离子注入角度、射频能量有关，而注入深度与注入浓度共同决定所述减缓氧化的效果。具体的工艺参数根据浅沟槽隔离的尺寸以及抑制微笑效应的需要进行选择。
本实施例中，所述离子注入的参数为：采用氮气为氮源，将氮气离子化后，射频电压2～6Kev，注入夹角为60°～75°，注入深度为50埃～180埃，注入浓度为1E15～5E15每平方厘米；此外所述靠近栅介质层101的半导体基底100部分的注入范围距离栅介质层101在100埃以内为宜。
如图13所示，在沟槽2的内表面形成衬氧层105，材质可以为氧化硅，可以通过高温热氧化法或者原子沉积工艺ALD形成。
本实施例中，所述衬氧层105，采用高温热氧化法形成，厚度范围为50埃～180埃。
如图14所示，向沟槽2中填充绝缘介质形成浅沟槽隔离STI，并进行高温退火。
所述绝缘介质可以为SiO2，可以采用化学气相沉积CVD进行填充。所述退火步骤具体为：在反应腔室中通入氮气，流量2～5L/分钟，升温速度5～10摄氏度/分钟，加热至600～1500摄氏度，保温时间5分钟～30分钟，然后快速退火。
如图15所示，采用化学机械研磨CMP进行平坦化，减薄去除硬掩膜层103，直至露出栅电极102。
其中相邻的浅沟槽隔离STI之间形成自对准的栅极，作为快闪存储器的浮动栅极200。经过上述方法制造的浅沟槽隔离结构，栅介质层101靠近浅沟槽隔离STI的一侧并未明显变厚，因而有效的抑制了微笑效应，保证所形成的快闪存储器具有良好的器件性能。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (12)
1.一种浅沟槽隔离结构的制造方法，其特征在于，包括：
提供半导体基底，在半导体基底的表面依次形成栅介质层、栅介质层表面的栅电极以及栅电极表面的硬掩膜层；
依次刻蚀硬掩膜层、栅电极、栅介质层以及半导体基底，形成沟槽；
在沟槽侧壁上，对曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮注入；
在沟槽的内表面形成衬氧层；
向沟槽填充绝缘介质形成浅沟槽隔离，并进行退火；
去除硬掩膜层。
2.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述进行氮注入具体包括：与所述沟槽一侧侧壁形成夹角，对该侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入，然后以相同的夹角对沟槽另一侧侧壁上曝露出的栅电极以及靠近栅介质层的部分半导体基底进行氮离子注入。
3.如权利要求2所述的浅沟槽隔离结构的制造方法，其特征在于，所述离子注入方向与侧壁形成的夹角范围为30°～90°。
4.如权利要求3所述的浅沟槽隔离结构的制造方法，其特征在于，所述离子注入所使用的氮源为氮气。
5.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述衬氧层材质的为氧化硅，厚度范围为50埃～180埃。
6.如权利要求5所述的浅沟槽隔离结构的制造方法，其特征在于，采用原子沉积工艺形成所述衬氧层。
7.如权利要求5所述的浅沟槽隔离结构的制造方法，其特征在于，采用高温热氧化法形成所述衬氧层。
8.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述栅介质层的材质为氧化硅，厚度范围为90埃～100埃。
9.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述栅电极的材质为多晶硅，厚度范围为300埃～1000埃。
10.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述硬掩膜层的材质为氮化硅，厚度范围为1000埃～2000埃。
11.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述沟槽的宽度范围为500埃～2000埃，宽深比范围为1/3～1/8，侧壁倾角范围为70°～85°。
12.如权利要求4所述的浅沟槽隔离结构的制造方法，其特征在于，所述氮离子注入参数具体为：将氮气离子化，射频电压2～6Kev，注入夹角为60°～75°，注入深度为50埃～180埃，注入浓度为1E15～5E15每平方厘米，所述靠近栅介质层的半导体基底部分的注入范围不大于100埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101956168A CN102013411B (zh) | 2009-09-07 | 2009-09-07 | 浅沟槽隔离结构的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101956168A CN102013411B (zh) | 2009-09-07 | 2009-09-07 | 浅沟槽隔离结构的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102013411A true CN102013411A (zh) | 2011-04-13 |
| CN102013411B CN102013411B (zh) | 2012-11-28 |
Family
ID=43843521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101956168A Active CN102013411B (zh) | 2009-09-07 | 2009-09-07 | 浅沟槽隔离结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102013411B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794504A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其制作方法 |
| CN103887224A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN105336701A (zh) * | 2014-07-31 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 用于减少硅损耗的方法 |
| CN107658300A (zh) * | 2017-09-26 | 2018-02-02 | 上海华虹宏力半导体制造有限公司 | 一种闪存制造方法 |
| CN112018121A (zh) * | 2020-09-01 | 2020-12-01 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| CN112786600A (zh) * | 2021-03-12 | 2021-05-11 | 长江存储科技有限责任公司 | 三维存储器、电路芯片及其制备方法 |
| CN113178483A (zh) * | 2021-04-27 | 2021-07-27 | 福建省晋华集成电路有限公司 | 一种半导体结构以及半导体结构制备方法 |
| CN113611654A (zh) * | 2020-11-03 | 2021-11-05 | 联芯集成电路制造(厦门)有限公司 | 降低浅沟槽隔离的高度差的制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6881645B2 (en) * | 2000-08-17 | 2005-04-19 | Samsung Electronics Co., Ltd. | Method of preventing semiconductor layers from bending and semiconductor device formed thereby |
| US6335259B1 (en) * | 2001-02-22 | 2002-01-01 | Macronix International Co., Ltd. | Method of forming shallow trench isolation |
| CN1194389C (zh) * | 2002-01-23 | 2005-03-23 | 旺宏电子股份有限公司 | 降低栅极堆栈层氧化侵蚀的方法 |
| US7485516B2 (en) * | 2005-11-21 | 2009-02-03 | International Business Machines Corporation | Method of ion implantation of nitrogen into semiconductor substrate prior to oxidation for offset spacer formation |
-
2009
- 2009-09-07 CN CN2009101956168A patent/CN102013411B/zh active Active
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794504A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其制作方法 |
| CN103887224A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN103887224B (zh) * | 2014-03-20 | 2017-01-11 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN105336701A (zh) * | 2014-07-31 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 用于减少硅损耗的方法 |
| CN105336701B (zh) * | 2014-07-31 | 2018-09-04 | 中芯国际集成电路制造(上海)有限公司 | 用于减少硅损耗的方法 |
| CN107658300A (zh) * | 2017-09-26 | 2018-02-02 | 上海华虹宏力半导体制造有限公司 | 一种闪存制造方法 |
| CN112018121A (zh) * | 2020-09-01 | 2020-12-01 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| CN112018121B (zh) * | 2020-09-01 | 2023-10-24 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| CN113611654A (zh) * | 2020-11-03 | 2021-11-05 | 联芯集成电路制造(厦门)有限公司 | 降低浅沟槽隔离的高度差的制作方法 |
| CN113611654B (zh) * | 2020-11-03 | 2022-04-19 | 联芯集成电路制造(厦门)有限公司 | 降低浅沟槽隔离的高度差的制作方法 |
| US11387150B2 (en) | 2020-11-03 | 2022-07-12 | United Semiconductor (Xiamen) Co., Ltd. | Fabricating method of decreasing height difference of STI |
| CN112786600A (zh) * | 2021-03-12 | 2021-05-11 | 长江存储科技有限责任公司 | 三维存储器、电路芯片及其制备方法 |
| CN113178483A (zh) * | 2021-04-27 | 2021-07-27 | 福建省晋华集成电路有限公司 | 一种半导体结构以及半导体结构制备方法 |
| CN113178483B (zh) * | 2021-04-27 | 2022-09-02 | 福建省晋华集成电路有限公司 | 一种半导体结构以及半导体结构制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102013411B (zh) | 2012-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102013411B (zh) | 浅沟槽隔离结构的制造方法 | |
| CN105826273B (zh) | 闪存器件及其制造方法 | |
| CN102315252B (zh) | 共享源线的闪存单元及其形成方法 | |
| US8575716B2 (en) | Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation | |
| KR100729923B1 (ko) | 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 | |
| US11251273B2 (en) | Non-volatile memory device and method for manufacturing the same | |
| CN106206598B (zh) | 分栅式闪存器件制造方法 | |
| KR20060112450A (ko) | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 | |
| US7598562B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN108109656B (zh) | 闪存阵列的制作方法及闪存阵列 | |
| KR100833444B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US7829936B2 (en) | Split charge storage node inner spacer process | |
| KR100801062B1 (ko) | 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 | |
| US8030170B2 (en) | Methods of forming isolation structures, and methods of forming nonvolatile memory | |
| TWI786418B (zh) | 半導體結構及其製造方法 | |
| KR100496551B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100691946B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20070039645A (ko) | 불 휘발성 메모리 장치의 플로팅 게이트 형성 방법 | |
| KR100814376B1 (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| US7998814B2 (en) | Semiconductor memory device and method of fabricating the same | |
| US7883963B2 (en) | Split charge storage node outer spacer process | |
| CN109461733B (zh) | 闪存器件的制造方法 | |
| WO2023028893A1 (zh) | 半导体结构、制作方法及三维存储器 | |
| KR100743736B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP2010040754A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140217 |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140217 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai city Zuchongzhi road Pudong Zhangjiang hi tech Park No. 1399 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |