CN105826273B - 闪存器件及其制造方法 - Google Patents
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Abstract
本发明提供一种闪存器件及其制造方法，在浅沟槽侧壁形成衬氧化层之后，对浅沟槽侧壁的有源区顶角处进行了P型离子注入以形成P型离子掺杂区，以有效改善浅沟槽侧壁的衬氧化层的致密性，并使有源区和浅沟槽隔离结构顶部边界非晶化，抗腐蚀性能好，大大降低了后续工艺对有源区和浅沟槽隔离结构顶部边界顶部的损耗，进而减小了浅沟槽隔离结构顶部凹坑的深度，降低了后续形成的字线多晶硅层的扭曲度并提高了其高度，改善了窄宽度效应，降低后续形成的字线晶体管的截止状态的漏电流并提高其阈值电压，从而增大了闪存器件的编程或编程干扰容限。同时提高了后续形成的浅沟槽隔离结构的可靠性和绝缘性，有效防止浅沟道隔离结构漏电。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及闪存器件及其制造方法。
背景技术
一般而言，闪存(flash memory)包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)结构。请参考图1A，现有的一种分栅式闪存单元的结构包括：半导体衬底10；位于半导体衬底10衬底中的漏区(即位线bit line，BL)11；位于半导体衬底10表面的源线多晶硅层(即源线source line，SL)12；依次位于源线多晶硅层12两侧的半导体衬底10表面的浮栅氧化层13、浮栅14；位于所述源线多晶硅层12与浮栅氧化层(Tunnel Oxide)13、浮栅14之间的侧墙介质层15；位于浮栅氧化层13、浮栅14与源线多晶硅层12背离的侧壁的隧穿氧化层16、字线多晶硅层(即字线word line，WL)17，字线多晶硅层17还位于所述浮栅氧化层13表面上以与半导体衬底10表面隔离；位于所述字线多晶硅层17背离源线多晶硅层12一侧的侧墙介质层18，所述漏区11位于所述侧墙介质层18背离源线多晶硅层12一侧的半导体衬底10内；以及位于与源线多晶硅层12正对的半导体衬底10内的源区。在该分栅式闪存单元编程(program)时，在源线多晶硅层12、字线多晶硅层17以及漏区11上施加电压，且源线多晶硅层12处于高电位，在所述高电位的作用下，位于漏区11的电子向与源线多晶硅层12正对的半导体衬底10内源区迁移，所述高电位会被耦合到浮栅14，所述浮栅14产生一个耦合电压，在所述耦合电压的作用下，电子由所述浮栅14靠近漏区11的区域被注入到浮栅14，从而实现编程。同时，目前的闪存产品通过浅沟槽隔离技术(STI，Shallow TrenchIsolation)制备隔离区域实现存储单元及阵列的有源区之间的隔离，以最有效地利用有源区的线宽，提高集成度。
然而，在65nm及以下节点的闪存产品开发中，由于设计规格要求，闪存阵列STI(浅槽隔离结构)和AA(ActiveArea：有源区)的尺寸较小，请参考图1B，在半导体衬底10中形成浅沟槽隔离结构19以定义出各个存储单元及阵列的有源区时，极易在浅沟槽隔离结构19和半导体衬底10的有源区边界顶部产生凹陷(divot)191，以至于在形成浮栅氧化层13后，在凹陷191处的浮栅氧化层13厚度较薄，容易产生漏电流而造成短路。此外，过深的凹陷191会造成浮栅氧化层13上方沉积的字线多晶硅层17发生扭曲(warp)，当在字线多晶硅层17上施加电压后，凹陷191处上方扭曲的字线多晶硅层17会累积电荷，造成更加集中的边缘场(fringing field)，进而导致严重的窄宽度效应(narrow width effect)，引起字线晶体管漏电现象(WL transistor leakage current issue)以及很差的阈值电压(VTWL)可控性，进而造成闪存产品的编程效率低以及编程干扰(program disturb)缺陷，影响闪存产品的可靠性和良率。
因此需要一种闪存器件及其制造方法，能够解决由于浅沟槽隔离结构凹槽缺陷引起的编程效率低或者编程干扰问题。
发明内容
本发明的目的在于提供一种闪存器件及其制造方法，能够解决由于浅沟槽隔离结构凹槽缺陷引起的编程效率低或者编程干扰问题。
为解决上述问题，本发明提出一种闪存器件的制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽以定义出所述半导体衬底中的各个有源区；
在所述浅沟槽表面生长衬氧化层，并在所述浅沟槽侧壁的有源区顶角处形成P型离子掺杂区；
在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟道隔离结构；
去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层。
进一步的，采用倾斜角度离子注入工艺向着所述衬氧化层覆盖的所述有源区顶角注入P型离子，使得所述有源区与浅沟槽侧壁相邻的顶角处形成P型离子掺杂区。
进一步的，采用倾斜角度离子注入工艺注入P型离子期间，以所述半导体衬底的垂直方向为轴线，旋转所述半导体衬底或者旋转离子注入方向，使得所述有源区顶角中掺杂离子的分布均匀。
进一步的，所述入P型离子注入方向与所述半导体衬底的垂直方向之间的倾斜角度为3度～60度。
进一步的，采用倾斜角度离子注入工艺注入P型离子后，还对所述半导体衬底进行热退火处理来活化P型离子，退火温度为500℃～1500℃。
进一步的，所述P型离子掺杂区包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种。
进一步的，所述P型离子掺杂区中P型离子的注入剂量为1e10cm-2～5e14cm-2。
进一步的，所述P型离子掺杂区中的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
进一步的，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层的过程包括：
去除所述掩膜层，在所述浮栅多晶硅层上形成层间介质层，并刻蚀所述层间介质层、浮栅多晶层和浮栅氧化层，以在所述层间介质层、浮栅多晶层和浮栅氧化层内形成暴露出所述半导体衬底的第一侧墙开口；
在所述第一侧墙开口的侧壁形成第一侧墙，并在所述第一侧墙开口中填充源线多晶硅层，所述源线多晶硅层的上表面不高于所述第一侧墙的顶部，所述源线多晶硅层底部的半导体衬底内设有源区；
去除所述第一侧墙远离所述源线多晶硅层的侧壁外侧的半导体衬底表面的浮栅氧化层以及浮栅多晶硅，以暴露出所述第一侧墙远离所述源线多晶硅层的侧壁外侧的有源区表面；
在所述第一侧墙远离所述源线多晶硅层的侧壁外侧暴露出的有源区表面上依次形成隧穿氧化层和字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层之间以及与半导体衬底之间均通过所述隧穿氧化层相互隔离；
在所述字线多晶硅层远离所述源线多晶硅层的侧壁上形成第二侧墙，所述第二侧墙下方远离所述源线多晶硅层的半导体衬底内设有漏区。
本发明还提供一种闪存器件，包括：半导体衬底，所述半导体衬底通过浅沟槽隔离结构定义出多个有源区，所述有源区与浅沟槽隔离结构交界处的有源区顶角具有P型离子掺杂区；位于所述有源区表面上的浮栅氧化层和浮栅多晶硅层，所述浮栅多晶硅层及其下方的浮栅氧化层被所述浅沟槽隔离结构隔离开来。
进一步的，所述P型离子掺杂区包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种。
进一步的，所述P型离子掺杂区中P型离子的注入剂量为1e10cm-2～5e14cm-2。
进一步的，所述P型离子掺杂区中的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
进一步的，所述闪存器件还包括：形成于有源区中的源区和漏区；位于源区表面上的源线多晶硅层，所述浮栅氧化层位于源线多晶硅层两侧的半导体衬底表面上；位于所述源线多晶硅层与浮栅氧化层、浮栅多晶硅层之间的第一侧墙；依次位于浮栅氧化层、浮栅多晶硅层与源线多晶硅层背离的侧壁的隧穿氧化层、字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层之间以及与半导体衬底之间均通过所述隧穿氧化层相互隔离；位于所述字线多晶硅层背离源线多晶硅层一侧的第二侧墙。
与现有技术相比，本发明提供的闪存器件及其制造方法，具有以下有益效果：
1、对浅沟槽侧壁的有源区顶角处进行P型离子注入以形成P型离子掺杂区时，注入的P型离子可以有效改善浅沟槽侧壁的衬氧化层的致密性，使其抗击穿能力大大增强，进而提高了浅沟槽隔离结构的可靠性和绝缘性，有效防止浅沟道隔离结构中漏电流的产生。
2、注入的P型离子使有源区和浅沟槽隔离结构顶部边界非晶化，抗腐蚀性能好，因而大大降低了后续工艺对有源区和浅沟槽隔离结构顶部边界顶部的损耗，进而减小了浅沟槽隔离结构顶部凹坑的深度，降低了后续形成的字线多晶硅层的扭曲度，提高了字线多晶硅层的高度，改善了字线多晶硅层的窄宽度效应，降低后续形成的字线晶体管的截止状态(off state)的漏电流并提高其阈值电压，从而增大了闪存器件的编程或编程干扰容限(program margin)。
3、以衬氧化层为缓冲层来对浅沟槽侧壁的有源区顶角处进行P型离子注入以形成P型离子掺杂区，可以调整浅沟槽隔离结构的临界电压，增加沟道区的有效宽度，提高闪存器件的性能。
附图说明
图1A和图1B是现有技术中一种典型的分栅式闪存器件的剖面结构示意图；
图2是本发明具体实施例的闪存器件的制造方法流程图；
图3A至3D以及图4是本发明具体实施例中的闪存器件的剖面结构示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提出一种闪存器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
S2，刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽以定义出所述半导体衬底中的各个有源区；
S3，在所述浅沟槽表面生长衬氧化层(Liner oxide)，并在所述浅沟槽侧壁的有源区顶角处形成P型离子掺杂区；
S4，在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟道隔离结构；
S5，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层。
请参考图3A，在步骤S1中提供的半导体衬底30可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底30包括图3A至图3C、图4所示存储单元区域以及图3D所示的外围电路区，并通过掺杂工艺，例如离子注入工艺，形成有源区。为了分别定义出存储单元区域以及周边的外围电路区域的有源区，需要进行在半导体衬底30中制作浅沟槽隔离结构(STI)。因此在步骤S1中，需要在提供的半导体衬底30上依次形成浮栅氧化层31、浮栅多晶硅层32和掩膜层33。其中，浮栅氧化层31用于隔离半导体衬底30与浮栅多晶硅层32，其厚度可以根据具体的工艺需求而定，例如为15nm，可以采用低压化学气相沉积、热氧化或者分子束外延方法等在所述半导体衬底30上形成，所述浮栅氧化层31包括但并不限于为二氧化硅，优选为二氧化硅，有利于增强层与层之间的界面粘附性。浮栅多晶硅层32可以采用沉积工艺形成，例如化学气相沉积工艺，用于形成浮栅(FG)，能够俘获或失去电子，从而能够使最终形成的闪存器件具有存储以及擦除的功能，其厚度可以根据具体的工艺需求而定。掩膜层33可以是为垫氮化层单层结构，也可以是包括依次层叠的垫氧化物层和垫氮化物层的复合层结构，可以采用化学气相沉积(CVD)或氧氮化工艺形成，掩膜层33作为后续浅沟槽隔离结构抛光工艺的停止层，浮栅氧化层31、浮栅多晶硅层32和掩膜层33的总厚度取决于后续形成的浅沟槽隔离结构的高度。
请继续参考图3A，在步骤S2中，在掩膜层33表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜，对掩膜层33、浮栅多晶硅层32以及浮栅氧化层31和半导体衬底30进行蚀刻，这些叠层未被光刻胶覆盖的部分被依次刻蚀，而形成浅沟槽34，该浅沟槽34的底部位于半导体衬底30中，以定义出所述半导体衬底30中的各个有源区。
请参考图3B，在步骤S3中，首先采用热氧化工艺在浅沟槽34表面生长一层衬氧化层(可以为二氧化硅)35，用于增强后续填充的绝缘介质材料的粘附力；接着以衬氧化层35为离子注入缓冲层，采用倾斜角度离子注入工艺向着所述衬氧化层35覆盖的所述有源区顶角注入包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种类型的P型离子，使得所述有源区与浅沟槽34侧壁相邻的顶角处形成P型离子掺杂区36。其中，采用倾斜角度离子注入工艺注入P型离子期间，以所述半导体衬底30的垂直方向为轴线，旋转所述半导体衬底30或者旋转离子注入方向，使得所述有源区顶角中掺杂离子的分布均匀。优选地，所述入P型离子注入方向与所述半导体衬底的垂直方向之间的倾斜角度为3度～60度，注入剂量为1e10cm-2～5e14cm-2，且在注入P型离子后，还对所述半导体衬底30进行500℃～1500℃的热退火处理来活化P型离子。本实施例中，注入的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
请参考图3B和3C，在步骤S4中，首先采用高密度等离子体沉积(HDPCVD)、低压化学气相沉积(LPCVD)或增强等离子体化学气相沉积(PECVD)等方式填充绝缘介质材料至浅沟槽34中，所述绝缘介质材料覆盖所述浅沟槽34的侧壁和底部以及所述掩膜层33的表面；然后采用化学机械抛光(CMP)工艺抛除所述掩膜层33表面的绝缘介质材料，直至使所述浅沟道隔离结构37表面平坦化，此时所述浅沟道隔离结构37的所述绝缘介质材料表面与所述掩膜层33表面齐平。
请参考图3C、3D以及图4，步骤S5的具体过程包括：
首先，请参考图3C，采用湿法刻蚀工艺去除所述掩膜层33，以暴露出所述浮栅多晶硅层32表面，具体地，可以采用浓度为40％～90％的磷酸溶液与20％～50％的氢氟酸溶液作为腐蚀液，来去除所述掩膜层33。
然后，采用化学气相沉积工艺等在暴露出所述浮栅多晶硅层32表面上形成层间介质层(未图示)，层间介质层的材料可以为光刻胶、氧化硅、氮化硅、氮氧化硅、低K介质、超低K介质中一种或几种组合，可以采用沉积工艺形成，例如化学气相沉积工艺或者物理气相沉积工艺(PVD)。本实施例优选为氮化硅；
接着，采用浮栅光罩掩膜版工艺，在所述层间介质层表面形成光刻胶图形(未示出)，以所述光刻胶图形为掩膜，可以采用干法刻蚀工艺或湿法刻蚀工艺所述层间介质层，甚至部分深度的浮栅多晶硅层32或全部深度的浮栅多晶硅层32以及浮栅氧化层31，以在层间介质层或者层间介质层和浮栅多晶硅层32中形成第一侧墙开口(未图示)，并对第一侧墙开口进行沉积前清洗，以防止第一侧墙开口中残留的刻蚀副产物影响后续侧墙材料的沉积效果。
然后，采用正硅酸乙酯(TEOS)低压气相沉积(LPCVD)工艺等工艺在第一侧墙开口内部和底部以及层间介质层表面上形成一定厚度的侧墙材料薄膜，所述侧墙材料薄膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或几种组合，可以是单层结构，也可以是氧化硅-氮化硅-氧化硅等复合层结构。
接着，对所述第一侧墙开口中填充的侧墙材料薄膜进行回刻蚀，以去除所述层间介质层上方以及第一侧墙开口底部多余的侧墙材料薄膜，而在第一侧墙开口侧壁形成第一侧墙40。本实施例中第一侧墙40位于层间介质层、浮栅多晶硅层32以及浮栅氧化层31的侧壁上，还以第一侧墙40为掩膜，对第一侧墙开口中依旧暴露出的有源区进行阱区离子注入以及源区离子注入，形成阱区和源区。优选地，离子注入之后对所述半导体衬底30进行湿法清洗步骤，去除因离子注入带来的残留物。清洗之后还可以进行热处理的步骤，热处理可以激活掺杂的杂质离子，并恢复离子注入引起的所述半导体衬底30内晶格的损伤。优选地，所述热处理的温度范围为500℃～900℃。
然后，采用化学气相沉积工艺等在所述第一侧墙开口中填充源线多晶硅层41，所述源线多晶硅层41的上表面不高于所述第一侧墙40的顶部，所述源线多晶硅层40底部的半导体衬底30内设有源区42。
接着，请参考图4，采用湿法刻蚀工艺或者等离子体干法刻蚀工艺，去除所述第一侧墙40远离所述源线多晶硅层41的侧壁外侧的半导体衬底30表面的浮栅氧化层31以及浮栅多晶硅层32，以暴露出所述第一侧墙40远离所述源线多晶硅层41的侧壁外侧的有源区表面，并对高出所述有源区表面的浅沟槽隔离结构37进行回刻蚀，使浅沟槽隔离结构37的表面在此区域与有源区表面齐平。
然后，在所述第一侧墙40远离所述源线多晶硅层41的侧壁外侧暴露出的有源区表面上依次形成隧穿氧化层38和字线多晶硅层39，且所述字线多晶硅层39与浮栅多晶硅层32之间以及与半导体衬底30之间均通过所述隧穿氧化层38相互隔离；
之后，对字线多晶硅层39进行刻蚀，以形成第二侧墙开口，并在所述第二侧墙开口中沉积第二侧墙材料，刻蚀所述第二侧墙材料以在所述字线多晶硅层39远离所述源线多晶硅层41的侧壁上形成第二侧墙43，所述第二侧墙43下方远离所述源线多晶硅层41的半导体衬底30内设有漏区44。
上述的闪存器件的制造方法中，由于步骤S3中对浅沟槽侧壁的有源区顶角处进行了P型离子注入，一方面，注入的P型离子可以有效改善浅沟槽侧壁的衬氧化层的致密性，使其抗击穿能力大大增强，进而提高了后续形成的浅沟槽隔离结构的可靠性和绝缘性，有效防止浅沟道隔离结构中漏电流的产生，同时可以调整后续形成的浅沟槽隔离结构的临界电压，增加沟道区的有效宽度，提高闪存器件的性能；另一方面，注入的P型离子使有源区和浅沟槽隔离结构顶部边界非晶化，抗腐蚀性能好，因而大大降低了后续湿法去除掩膜层、刻蚀浮栅多晶硅层、浮栅氧化层等工艺对有源区和浅沟槽隔离结构顶部边界顶部的损耗，进而减小了浅沟槽隔离结构顶部凹坑的深度，降低了后续形成的字线多晶硅层的扭曲度，提高了字线多晶硅层的高度，改善了字线多晶硅层的窄宽度效应，降低后续形成的字线晶体管的截止状态的漏电流并提高其阈值电压，从而增大了闪存器件的编程或编程干扰容限。
请参考图3C，本实施例还提供一种基于上述闪存器件制造方法二获得的闪存器件，包括：半导体衬底30，所述半导体衬底30通过浅沟槽隔离结构37定义出多个有源区，所述有源区与浅沟槽隔离结构交界处的有源区顶角具有P型离子掺杂区36；位于所述有源区表面上的浮栅氧化层31和浮栅多晶硅层32，所述浮栅多晶硅层32及其下方的浮栅氧化层31被所述浅沟槽隔离结构37隔离开来。其中，P型离子掺杂区36包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种，注入剂量为1e10cm-2～5e14cm-2。
请参考图3D和图4，本实施例的闪存器件还包括：形成于有源区中的源区42和漏区44；位于源区42表面上的源线多晶硅层41，所述浮栅氧化层31位于源线多晶硅层31两侧的半导体衬底30表面上；位于所述源线多晶硅层41与浮栅氧化层31、浮栅多晶硅层32之间的第一侧墙40；依次位于浮栅氧化层31、浮栅多晶硅层32与源线多晶硅层41背离的侧壁的隧穿氧化层38、字线多晶硅层39，且所述字线多晶硅层39与浮栅多晶硅层32之间以及与半导体衬底30之间均通过所述隧穿氧化层38相互隔离；位于所述字线多晶硅层39背离源线多晶硅层41一侧的第二侧墙43。
上述闪存器件结构由于采用图2所示的闪存器件制造方法形成，其有源区顶部与浅沟槽隔离结构边界处具有P型离子掺杂区，P型离子掺杂区的形成可以有效改善浅沟槽侧壁的衬氧化层的致密性，使其抗击穿能力大大增强，进而提高了浅沟槽隔离结构的可靠性和绝缘性，有效防止浅沟道隔离结构中漏电流的产生；同时能够使有源区和浅沟槽隔离结构顶部边界非晶化，抗腐蚀性能好，因而大大降低了后续工艺对有源区和浅沟槽隔离结构顶部边界顶部的损耗，进而减小了浅沟槽隔离结构顶部凹坑的深度，降低了后续形成的字线多晶硅层的扭曲度，提高了字线多晶硅层的高度，改善了字线多晶硅层的窄宽度效应，降低后续形成的字线晶体管的截止状态的漏电流并提高其阈值电压，从而增大了闪存器件的编程或编程干扰容限。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种闪存器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽以定义出所述半导体衬底中的各个有源区；
在所述浅沟槽表面生长衬氧化层，并在所述浅沟槽侧壁的有源区顶角处形成P型离子掺杂区；
在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟槽隔离结构；
去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层；
去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层的过程包括：
去除所述掩膜层，在所述浮栅多晶硅层上形成层间介质层，并刻蚀所述层间介质层、浮栅多晶层和浮栅氧化层，以在所述层间介质层、浮栅多晶层和浮栅氧化层内形成暴露出所述半导体衬底的第一侧墙开口；
在所述第一侧墙开口的侧壁形成第一侧墙，并在所述第一侧墙开口中填充源线多晶硅层，所述源线多晶硅层的上表面不高于所述第一侧墙的顶部，所述源线多晶硅层底部的半导体衬底内设有源区；
去除所述第一侧墙远离所述源线多晶硅层的侧壁外侧的半导体衬底表面的浮栅氧化层以及浮栅多晶硅，以暴露出所述第一侧墙远离所述源线多晶硅层的侧壁外侧的有源区表面；
在所述第一侧墙远离所述源线多晶硅层的侧壁外侧暴露出的有源区表面上依次形成隧穿氧化层和字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层之间以及与半导体衬底之间均通过所述隧穿氧化层相互隔离；
在所述字线多晶硅层远离所述源线多晶硅层的侧壁上形成第二侧墙，所述第二侧墙下方远离所述源线多晶硅层的半导体衬底内设有漏区。
2.如权利要求1所述的闪存器件的制造方法，其特征在于，采用倾斜角度离子注入工艺向着所述衬氧化层覆盖的所述有源区顶角注入P型离子，使得所述有源区与浅沟槽侧壁相邻的顶角处形成P型离子掺杂区。
3.如权利要求2所述的闪存器件的制造方法，其特征在于，采用倾斜角度离子注入工艺注入P型离子期间，以所述半导体衬底的垂直方向为轴线，旋转所述半导体衬底或者旋转离子注入方向，使得所述有源区顶角中掺杂离子的分布均匀。
4.如权利要求3所述的闪存器件的制造方法，其特征在于，所述入P型离子注入方向与所述半导体衬底的垂直方向之间的倾斜角度为3度～60度。
5.如权利要求2所述的闪存器件的制造方法，其特征在于，采用倾斜角度离子注入工艺注入P型离子后，还对所述半导体衬底进行热退火处理来活化P型离子，退火温度为500℃～1500℃。
6.如权利要求1所述的闪存器件的制造方法，其特征在于，所述P型离子掺杂区包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种。
7.如权利要求1所述的闪存器件的制造方法，其特征在于，所述P型离子掺杂区中P型离子的注入剂量为1e10cm-2～5e14cm-2。
8.如权利要求1所述的闪存器件的制造方法，其特征在于，所述P型离子掺杂区中的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
9.一种闪存器件，其特征在于，包括：半导体衬底，所述半导体衬底通过浅沟槽隔离结构定义出多个有源区，所述有源区与浅沟槽隔离结构交界处的有源区顶角具有P型离子掺杂区；位于所述有源区表面上的浮栅氧化层和浮栅多晶硅层，所述浮栅多晶硅层及其下方的浮栅氧化层被所述浅沟槽隔离结构隔离开来；所述闪存器件还包括：形成于有源区中的源区和漏区；位于源区表面上的源线多晶硅层，所述浮栅氧化层位于源线多晶硅层两侧的半导体衬底表面上；位于所述源线多晶硅层与浮栅氧化层、浮栅多晶硅层之间的第一侧墙；依次位于浮栅氧化层、浮栅多晶硅层与源线多晶硅层背离的侧壁的隧穿氧化层、字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层之间以及与半导体衬底之间均通过所述隧穿氧化层相互隔离；位于所述字线多晶硅层背离源线多晶硅层一侧的第二侧墙。
10.如权利要求9所述的闪存器件，其特征在于，所述P型离子掺杂区包含硼离子、氟化硼离子、铟离子、镓离子中的一种或几种。
11.如权利要求9所述的闪存器件，其特征在于，所述P型离子掺杂区中P型离子的注入剂量为1e10cm-2～5e14cm-2。
12.如权利要求9所述的闪存器件，其特征在于，所述P型离子掺杂区中的P型离子为硼离子，注入剂量为5e11cm-2到2e12cm-2，注入能量为20keV到50keV。
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