CN101399206A - 制作快闪存储器的方法 - Google Patents
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Abstract
本发明提供一种制作一快闪存储器的方法，首先提供一半导体基底，其表面包含绝缘浅沟结构，沿着第一方向相邻的绝缘浅沟结构之间定义为一有源区域。然后依序制作浮置栅极介电层、导电层、介电层、控制栅极以及盖层。接着于盖层和控制栅极两侧形成间隔壁，移除未被间隔壁与盖层覆盖的介电层、导电层与浮置栅极介电层，然后进行SEG工艺，于有源区域内暴露的半导体基底上形成一外延层，再进行一离子注入工艺，于有源区域的外延层与半导体基底中形成一源极。
Description
技术领域
本发明提供一种制作快闪存储器的方法，尤指一种利用外延层以改善存储器操作性能的快闪存储器的制作方法。
背景技术
非易失性存储器具有不因电源供应中断而造成储存数据遗失的特性，因此被广泛使用于信息产品中。依照单位存储单元储存的数据位数，非易失性存储器可区分为单一位储存(single-bit storage)非易失性存储器与双位储存(dual-bit storage)非易失性存储器。前者包括氮化物只读存储器(NitrideRead-Only-Memory，NROM)、金属-氧化硅-氮化硅-氧化硅-硅型(Metal-Oxide-Nitride-Oxide-Silicon，MONOS)等存储器或硅-氧化硅-氮化硅-氧化硅-硅型(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)存储器。后者例如为分离栅极式SONOS型(split-gate SONOS)存储器或分离栅极式MONOS型存储器。由于分离栅极式SONOS型存储器与分离栅极式MONOS型存储器的单位存储单元能储存二位的信息，因此相较于一般单一位储存非易失性存储器而言，可储存更大量的信息，已逐渐成为非易失性存储器的主流。
公知制作分离栅极式快闪存储器的方法是先于半导体基底表面形成绝缘浅沟结构(shallow trench isolation，STI)，再于半导体基底上依序形成氧化层以及作为浮置栅极(floating gate)的第一多晶硅层。移除部分第一多晶硅层之后，于半导体基底上依序形成第一介电层、作为控制栅极(control gate)的第二多晶硅层、以及盖层，接着进行一蚀刻工艺移除部分盖层以及部分第二多晶硅层，以定义出控制栅极。于盖层以及控制栅极的两侧形成间隔壁，并且利用盖层与间隔壁当作掩模，进行一蚀刻工艺移除部分第一介电层、第一多晶硅层、以及氧化层，以形成至少一堆迭结构。之后，于堆迭结构外侧形成第二介电层，再形成抹除栅极与字线，便完成分离栅极式快闪存储器的主要元件的制作。
然而，由于在形成堆迭结构之前，已移除部分第一多晶硅层，使得半导体基底的部分表面只有氧化层与第一介电层，而没有第一多晶硅层。因此，利用盖层与间隔壁当作掩模进行蚀刻工艺而移除部分第一多晶硅层时，会同时移除部分半导体基底，因而在共用源极区形成有源区域(active are，AA)沟槽。使得之后所制作的第二介电层和抹除栅极亦形成在该AA沟槽内，造成日后存储器在进行操作时，AA沟槽内很容易发生尖端放电现象，导致存储器读写失败或损坏。因此，以公知方法制作出的分离栅极式快闪存储器往往具有稳定性不高以及操作寿命短等缺点。
发明内容
本发明的主要目的在于提供一种制作快闪存储器的方法，以解决上述公知在蚀刻工艺中形成AA沟槽而导致存储器发生缺陷与操作寿命短等问题。
根据本发明的权利要求，是提供一种制作快闪存储器的方法，首先提供一半导体基底，其表面包含多个绝缘浅沟结构，沿着一第一方向相邻的所述绝缘浅沟结构之间定义为一有源区域。然后于半导体基底上依序形成一浮置栅极介电层、一第一导电层、一介电层、一控制栅极以及一盖层，再于盖层与控制栅极的两侧分别形成一间隔壁。接着进行一蚀刻工艺，移除未被间隔壁与盖层覆盖的部分介电层、第一导电层与浮置栅极介电层，以形成一堆迭结构，并且堆迭结构之一侧是与有源区域相邻。进行一选择性外延成长(selective epitaxial growth，SEG)工艺，以于有源区域内暴露的半导体基底上形成一外延层。最后进行一离子注入工艺，以在该有源区域的外延层与半导体基底中形成一源极。
由于本发明是在形成源极之前，先于半导体基底表面的沟槽内形成外延层，以使半导体基底具有约略平坦的表面，使得后续制作的其他元件(例如抹除栅极或抹除栅极介电层)仍会形成于半导体基底表面上，以避免公知技术因元件形成于凹陷的沟槽内，导致尖端放电或其他问题而影响到存储器的操作效能。
附图说明
图1至图15为本发明制作快闪存储器的方法的工艺示意图。
主要元件符号说明
10 分离栅极式快闪存储器 12 半导体基底
14 绝缘浅沟结构 15 有源区域
16 浮置栅极介电层 18 第一导电层
20 图案化光致抗蚀剂层 22 介电层
24 控制栅极 26 盖层
27 堆迭结构 28 间隔壁
30 AA沟槽 32 浮置栅极
34 外延层 36 共用源极
38 HTO层 40 图案化光致抗蚀剂层
42 氧化层 44 抹除栅极
46 字线 48 漏极
50 层间介电层 52 接触插塞
具体实施方式
本发明制作一分离栅极式快闪存储器的方法请参考图1至图15，其中图1为俯视示意图，图2至图11与图14为沿着图1的Y方向的断面立体示意图，而第12、13图和图15为沿着图1的X方向的剖面示意图。如图1所示，为制作本发明分离栅极式快闪存储器10，首先提供一半导体基底12，其表面包含多个绝缘浅沟结构14。半导体基底12可为一硅基底、一P型硅基底或一N型硅基底。在图1中，以虚线标示的部分，亦即沿着Y方向相邻的绝缘浅沟结构14之间，是用来作为本发明分离栅极式快闪存储器10的有源区域15。接着请参考图2，进行一干式氧化工艺，于半导体基底12表面不具有绝缘浅沟结构14的部分形成一氧化层，作为浮置栅极介电层16。然后如图3所示，在半导体基底12上沉积一第一导电层18，其优选包含多晶硅材料。然后进行一第一光刻暨蚀刻工艺，在第一导电层18上形成一图案化光致抗蚀剂层20，利用图案化光致抗蚀剂层20作为掩模沿着X方向蚀刻移除绝缘浅沟结构14上的第一导电层18，定义出浮置栅极的部分图案。请参考图4，接着以图案化光致抗蚀剂层20当作蚀刻掩模，对第一导电层18进行一蚀刻工艺，移除未被图案化光致抗蚀剂层20覆盖的第一导电层18，并暴露出绝缘浅沟结构14。
然后请参考图5，于半导体基底12上形成一介电层22，其优选为包含氧化/氮化/氧化(oxide-nitride-oxide，ONO)介电材料的介电层。然后如图6所示，依序于半导体基底上形成图案化的控制栅极24与盖层26，覆盖部分介电层22、第一导电层18与绝缘浅沟结构14。其中，控制栅极24的材料可包含多晶硅以及硅化钨材料，而盖层26可包含以四乙基氧硅烷(tetraethylorthosilicate，TEOS)作为前驱物的TEOS氮化硅材料。图案化的控制栅极24与盖层26的形成方法是依序于半导体基底12上沉积一第二导电层与盖层材料，再进行一第二光刻暨蚀刻工艺，移除部分该第二导电层与盖层材料，而形成控制栅极24与盖层26。
请参考图7，于半导体基底12上形成一氮化硅层，并进行一各向异性蚀刻工艺，而于控制栅极24以及盖层26的两侧形成间隔壁28。接着，如图8所示，以盖层26和间隔壁28当作蚀刻掩模，先后使用氧化材料与多晶硅材料的蚀刻气体当作蚀刻剂来进行蚀刻工艺，移除没有被盖层26和间隔壁28覆盖的介电层22和第一导电层18。值得注意的是，由于部分介电层22下方并没有第一导电层18，所以其下方的浮置栅极介电层16与半导体基底12亦会在蚀刻工艺中被移除，而在共用源极区域形成AA沟槽30。对照图1可知，AA沟槽30是形成于分离栅极式快闪存储器10的有源区域15内，且位于二相邻绝缘浅沟结构14之间。在上述蚀刻工艺之后，是形成一堆迭结构27，由上至下包含盖层26、控制栅极24、介电层22、未移除的第一导电层18构成的浮置栅极32、以及浮置栅极介电层16，且堆迭结构27之一侧是与有源区域15相邻。
接着，如图9所示，进行一选择性外延成长(selective epitaxial growth，SEG)工艺，以于AA沟槽30内分别形成一外延层34，其中外延层34的上表面优选约略相同于或高于有源区域15内未形成外延层34的半导体基底12的表面。请参考图10，进行一离子注入工艺，在外延层34内和浮置栅极介电层16下方的半导体基底12表面形成一共用源极36。如图11所示，进行一高温氧化(high temperature oxidation，HTO)工艺，而在半导体基底12上形成一HTO层38，作为抹除栅极(erase gate)介电层，覆盖于共用源极36、间隔壁28和盖层26的表面。
请参考图12，其中图12是延续图11的工艺示意图。然而，为便于说明，图12是为分离式栅极存储器10沿着图1的X方向的剖面示意图，例如为沿着图1所示的切线AA’方向的剖面示意图。在制作完HTO层38后，于半导体基底12上形成一图案化光致抗蚀剂层40，覆盖住分离式栅极存储器10的有源区域15，亦即覆盖住盖层26与共用源极36上方的HTO层38，然后移除未被图案化光致抗蚀剂层40覆盖的部分HTO层38。接着，于暴露出的半导体基底12与间隔壁28上形成一氧化层42，以作为字线介电层，设于堆迭结构27相反于共用源极36的一侧。如图13所示，在移除图案化光致抗蚀剂层40后，进行一沉积工艺，于半导体基底12上全面形成一第三导电层，例如为一多晶硅层，再进行一回蚀刻工艺，使剩下的第三导电层高度小于堆迭结构27的高度，以在共用源极36上形成抹除栅极44，同时于堆迭结构27的另一侧形成字线46。此时，分离式栅极存储器10沿着图1Y方向的剖面立体图显示于图14。
最后如图15所示，进行一离子注入工艺，而于半导体基底12表面形成漏极48于字线46的一侧，再形成层间介电层50，并于层间介电层50内制作出字线46、漏极48、控制栅极24与抹除栅极44的接触插塞52，便完成分离式栅极存储器10的主要元件的制作。
相较于公知技术，本发明是在形成AA沟槽之后，于AA沟槽内先形成外延层，再于其上方继续制作HTO层和抹除栅极，因此可以解决公知技术中因AA沟槽导致共用源极和HTO层具有尖端形状，造成尖端放电与存储器瑕疵等问题。所以，根据本发明，可以简单的工艺制作出具有较长操作寿命与稳定性良好的快闪存储器，并且本发明方法所制作的分离式栅极存储器和现行通用的快闪存储器结构相类似，具有广泛的应用性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (8)
1.一种制作一快闪存储器的方法，其包含：
提供一半导体基底，其表面包含多个绝缘浅沟结构，沿着一第一方向相邻的所述绝缘浅沟结构之间定义为一有源区域；
在该半导体基底上依序形成一浮置栅极介电层、一第一导电层、一介电层、一控制栅极以及一盖层；
在该盖层与该控制栅极的两侧分别形成一间隔壁；
进行一蚀刻工艺，移除未被所述间隔壁与该盖层覆盖的部分该介电层、该第一导电层与该浮置栅极介电层，以形成一堆迭结构，并且该堆迭结构的一侧是与该有源区域相邻；
进行一选择性外延成长工艺，以在该有源区域内暴露的该半导体基底上形成一外延层；以及
进行一离子注入工艺，以在该有源区域的该外延层与该半导体基底中形成一源极。
2.如权利要求1的方法，其中该外延层的表面约略相同于或高在该有源区内未形成外延层的该半导体基底的表面。
3.如权利要求1的方法，其中该第一导电层包含多晶硅材料。
4.如权利要求1的方法，其中在该半导体基底上依序形成该浮置栅极介电层、该第一导电层、该介电层、该控制栅极、以及该盖层的方法包含：
在该浮置栅极介电层上形成该第一导电层；
进行一第一光刻暨蚀刻工艺而移除部分该第一导电层；
在该半导体基底上形成该介电层，覆盖在该第一导电层之上；
依序在该导体基底上形成一第二导电层与该盖层；以及
进行一第二光刻暨蚀刻工艺而移除部分该第二导电层与该盖层，使该第二导电层形成该控制栅极。
5.如权利要求4的方法，其中移除部分该第一导电层的步骤，是沿着一第二方向移除所述绝缘浅沟结构上的该第一导电层。
6.如权利要求1的方法，其另包含：
在该源极上形成一抹除栅极介电层；
在该堆迭结构相反于该源极的一侧的该半导体基底上形成一字线介电层；
在该半导体基底上形成一第三导电层；以及
进行一回蚀刻工艺，以移除部分该第三导电层，使该第三导电层的高度小于该堆迭结构的高度，而在该源极上形成一抹除栅极，并在该字线介电层上形成一字线。
7.如权利要求1的方法，其中该介电层包含氧化/氮化/氧化ONO材料。
8.如权利要求1的方法，其中该快闪存储器是为一分离式栅极存储器。
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