JP2005528801A - 不揮発性半導体メモリの密集アレイ構造 - Google Patents

Abstract

この発明は高い面積密度を有する不揮発性半導体メモリ素子（１４，１６）について記載する。この高密度は一般に用いられるバーチャルグランドスキームとメモリ素子（１４，１６）の２次元アレイとの組み合わせにより得られる。絶縁された交点（２２）において、行と列に論理的にメモリ素子（１４，１６）を接続するワード線（１８，２０）が互いに交差する。さらに、この発明はそのようなメモリアレイを製造することができるプロセスについて記載する。

Description

この発明は、例えば、フローティングゲート・メモリ等の不揮発性半導体メモリとこれの動作方法の分野に関する。さらに、特に、この発明は、そのようなメモリ素子の密集アレイ構造、そのような密集アレイ構造を備えた不揮発性半導体メモリ、そして、そのような密集アレイ構造の製造方法に関する。

不揮発性半導体メモリ（ＮＶＭ）は、例えば、携帯電話、受信機そしてデジタルカメラ等の民生用並びに軍需用電子機器に幅広く用いられている。これら電子機器市場ではより低電圧、より低電力消費、そして、より小チップサイズの機器を求め続けている。

フラッシュメモリは列と行の格子を有し、この各交点に一つのＭＯＳＦＥＴを有し、制御ゲート（ＣＧ）とチャネル領域との間に一つ（又は複数の）フローティングゲート（ＦＧ）を有した一つのＭＯＳＦＥＴを格子の各交点に備え、ＦＧとＣＧとにポリシリコンが用いられた場合は、通常、“インターポリ誘電体（ＩＰＤ）”と呼ばれる薄い誘電体層により（各）フローティングゲートと制御ゲートとが分離される。加工技術の改良によりフローティングゲートの大きさがサブミクロンのスケールまで小さくなってきている。これらの素子は基本的にはフローティングゲート・トランジスタの特殊なタイプであり、フローティングゲートにエレクトロン（又はホール）が注入され、酸化物バリアを通過する。フローティングゲートに蓄積された電荷が素子閾値電圧を変える。このようにしてデータが記憶される。ＣＧがＦＧを制御する。フラッシュメモリのセルは一度に１バイトではなくブロックで消去できる。

シリコン基板上に形成されたＥＥＰＲＯＭセルとその構造はＵＳ−４７６３２９９により知られている。ここに記載された構造は他の従来の構造より高密度のＥＥＰＲＯＭアレイを提供する。縦ビット線軸に平行に一セットのビット線が配されている。ビット線軸から４５度の方向のあるチャネル軸に沿ってＥＥＰＲＯＭセルのチャネルが配されている。アレイのワード線がジグザクパターンを形成し、ワード線は水平セグメントとチャネル軸に沿って配されるセグメントとを有している。

ＵＳ−５７８７０３５とＵＳ−５９８２６７１とは四つのメモリセルが一つのドレイン領域と一つのソース領域とを共有しているメモリセルアレイに関する。これらメモリセルはフローティングゲート（ＦＧ）／制御ゲート（ＣＧ）スタックを有している。ＣＧ行の制御ゲートが電気的に相互接続され、これら相互接続がワード線を形成している。ワード線が物理的にジグザクパターンを形成している。四つのメモリセルが一つのドレイン領域又は一つのソース領域を共有しているので、コンタクトホールにより占められる領域を低減することによりアレイのサイズが小さくなる。

上述の従来のセル構造はジグザクパターンのワード線を用い、そのためセルが大きくなるという欠点がある。これはそのような素子の製造において用いられるリソグラフィ処理によるもので、ジグザクパターンを描くより直線を描くほうが簡単である。さらには大きなアレイではジグザクパターンが生産上の損失を生むこともあり、これは短絡や断線の危険があるからである。最後に、ポリシリコンゲートがトランジスタ端部近くに折れ曲がった場合、特に、活性チャネル領域とゲートマスクとが配置ミスとなった場合には、トランジスタのマッチングが最適状態には及ばないものとなってしまう。

この発明の目的は、従来のメモリセルより面積密度が高いメモリセルとこれに関わるアレイ構造と、そのようなメモリセルを製造する方法を提供することである。

上記の目的は、この発明による装置と方法により達成される。

この発明は複数の行と複数の列に論理的に編成された複数の半導体メモリ装置のアレイを提供する。この発明によれば、一つの行上の複数の半導体メモリ装置が第一のワード線により接続され、そして、一つの列上の複数の半導体メモリ装置が第二のワード線により接続され、前記第一及び第二のワード線が互いに交差している。前記第一及び第二のワード線は絶縁されて交差している。ワード線が交差しているので、従来のメモリセルより知られる面積密度よりメモリセルの面積密度が高くなる。もし同じデザインルールが用いられると従来のメモリセルよりセルサイズが小さくなる。

前記複数の半導体メモリ装置はバーチャルグランドスキームにより接続されてもよく、これによりセルサイズが非常に小さくなる。

前記複数の半導体メモリ装置はトランジスタ長が同じか又は異なる複数のトランジスタでもよい。

前記アレイ中の前記複数の半導体メモリ装置は複数のスタック・フローティングゲート・メモリでもよく、電荷がフローティングゲート又は電荷捕捉装置に蓄積され、電荷は電荷捕捉媒体又は層に蓄積される。電荷捕捉装置は１ビットを記憶するタイプ又は２ビットを記憶するタイプでもよい。

この発明は、さらに、上述の複数の半導体メモリ装置のアレイを含む不揮発性メモリを提供する。

この発明は、さらに、表面を有する半導体基板内又は上に複数の行と複数の列に論理的に編成された複数の半導体メモリ装置のアレイを形成する方法を提供する。この方法は第一のワード線を設け、そして、第二のワード線を設ける工程を備え、前記第一及び第二のワード線が互いに交差する。前記第一のワード線を設ける工程と前記第二のワード線を設ける工程では導線層を堆積してもよい。

この方法は、さらに、前記第一のワード線及び前記第二のワード線間に絶縁を施す工程を備えてもよい。この工程では前記基板表面から離れた方向に絶縁体を設けてもよい。それは、さらに、側方絶縁体を設けてもよい。

この方法は、さらに、前記複数の半導体メモリ装置を製造する工程を備えてもよい。前記複数の半導体メモリ装置を製造する工程ではトランジスタ長が同じか又は異なる複数のトランジスタを設けてもよい。

前記複数の半導体メモリ装置を製造する工程は複数のスタック・フローティングゲート・
トランジスタを製造する複数の工程を備えてもよい。それは、代わりに、複数の電荷捕捉装置を製造する複数の工程を備えてもよい。

この発明のこれら並びに他の特徴は、例を挙げてこの発明の原理を示した添付図面を参照して以下の詳細な説明により明らかとなる。この記載は例を挙げたに過ぎず、この発明の範囲を限定するものではない。以下に引用される参照図面は添付図面を示す。

この発明が特定の実施形態に関し図面を参照して説明されるが、この発明はそれら実施形態に限定されるものではなく特許請求の範囲のみに限定される。記載された図面は概略的であり限定的なものではない。以下においては、一般に用いられるシリコン半導体の処理が引用されるが、この発明はこれに限定されるものではなく、その範囲内において、他の半導体系、例えば、ゲルマニウム、シリコン／ゲルマニウム、ガリウム砒素などを基にしたものも含む。シリコン処理に従来用いられる材料が引用されるが、他の半導体系において等価の材料が当業者に知られていることは当業者なら分かることである。

この記載において、文言「水平」、「垂直」、「斜め」は座標系を示し、説明を簡単にするためだけのものである。その必要はないが、装置の実際の物理的方向を示してもよい。さらに、文言「列」、「行」は互いにリンクする複数組のアレイ要素を示す。このリンクはデカルトアレイの行と列の形態を取ることができるが、この発明はこれに限定されるものではない。この分野の同業者であれば理解できるところであるが、列と行は簡単に置き換えることができ、この開示においてはこれらの文言は置き換え可能であることが示唆されている。デカルトではないアレイもまた構成でき、これもこの発明の範囲に含まれる。従って、文言「行」、「列」は広く解釈されなければならない。これを広く解釈するために、特許請求の範囲は論理的に編成された行と列に言及している。これにより、複数組のメモリ素子が位相幾何学的に直線上に直交するように互いにリンクすることを意味するが、物理的又は位相幾何学的配置がそのようになる必要はない。例えば、行は円で列はこれら円の半径でもでもよく、円と半径はこの発明においては「論理的に編成された」行と列である。さらに、様々な線、例えば、ビット線又はワード線という特定の名称は説明を容易にするため用いられる総称的な名称で、特定の機能を意味し、特にこの用語を選択したことが如何なる態様においてもこの発明を限定するものではない。これらの文言はすべて開示された特定の構造をより良く理解しやすくすることのみに用いられ、決してこの発明を限定するものではない。

この発明の半導体メモリ装置のアレイ１０の第一の実施形態の概略構造が図１に示されている。これは、アレイ１０の行と列とに編成された活性領域１２とトランジスタ１４，１６とを有する基板を備える。行方向トランジスタ１４と列方向トランジスタ１６とが活性領域１２内に設けられている。「行方向トランジスタ」１４はソースからドレインへの方向がアレイの行方向にあるトランジスタを意味する。「列方向トランジスタ」はソースからドレインへの方向がアレイの列方向にあるトランジスタを意味する。図１の例では、行方向、列方向トランジスタ１４、１６は、例えば、スタックゲート・フローティングゲート・トランジスタである。列方向トランジスタ１６の各行のいくつかそして好ましくはすべてのトランジスタ１６のゲートは第一のワード線１８で接続され、行方向トランジスタ１４の各列のいくつかそして好ましくはすべてのトランジスタ１４のゲートは第二のワード線２０で接続されている。第一、第二のワード線１８，２０は交点２２で互いに交差している。これらは互いに独立そして絶縁されている。明瞭にするために、ワード線１８，２０下部のフローティングゲートが図１では示されていない。

アレイ１０（ＦＧを含む）の単位セル２４が概略的に図２に示されている。明瞭にするために、（斜めの）ビット線２３が図２では示されていない。図２において点線で示された部分の断面図が図３に概略的に描かれている。

ＡＡ‘断面図は第一のワード線１８に沿った二つの列方向トランジスタ１６の垂直断面を示し、各列方向トランジスタ１６は、通常、インターゲート誘電体又はインターポリ誘電体（ＩＰＤ）と呼ばれる誘電体３０より互いに絶縁されているフローティングゲート２６と制御ゲート２８とを備える。フローティングゲート２６と制御ゲート２８とは、例えば、半導体材料、又は、例えばシリコン金属、この場合、ゲートはポリシリコンから形成できるが、如何なる適切な材料から形成されてもよく、誘電体３０は、例えば、酸化物・窒化物・酸化物（ＯＮＯ）層等のインターポリ誘電体（ＩＰＤ）でもよい。列方向トランジスタ１６のフローティングゲート２６と活性チャネル領域１２との間にトンネル酸化物（ＴＯｘ）３２が存在している。通常、フィールド酸化物（ＦＯｘ）と呼ばれる絶縁フィールド３４により、第一のワード線１８の方向に、次の列方向トランジスタ１６のチャネル１２が互いに絶縁されている。これらのフィールド領域は、例えば、ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｌｉｃｏｎ（ＬＯＣＯＳ）又はｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｎｓｕｌａｔｉｏｎ（ＳＴＩ）等の様々な方法で埋め込むことができる。一つの行上の列方向トランジスタ１６の制御ゲート２８が第一のワード線１８により互いに接続されている。第一のワード線１８上部には、例えば、酸化物のキャップ層３５が設けられている。ＡＡ‘断面図は、さらに、二つの列方向トランジスタの垂直断面の間に、交点２２の垂直断面を示しており、ここで第一のワード線１８と第二のワード線２０とが互いに交差している。第一のワード線１８上部のキャップ層３５によりワード線１８、２０が互いに絶縁されている。

ＢＢ‘断面図はある行方向トランジスタ１４と二つのコンタクト３６との垂直断面を示している。行方向トランジスタ１４はフローティングゲート２６と制御ゲート２８と、そして、フローティングゲート２６と制御ゲート２８との間にインターゲート誘電体３０とを備える。フローティングゲート２６と制御ゲート２８とはポリシリコンから形成でき、所謂、インターゲート誘電体３０は、例えば、ＯＮＯスタックから形成できる。行方向トランジスタ１４のフローティングゲート２６と活性チャネル領域１２との間にトンネル酸化物３２が存在している。コンタクト３６の下部において、活性チャネル領域１２内にソース領域４０とドレイン領域４２とが存在している。

ＣＣ‘断面図は第二のワード線２０に沿った二つの行方向トランジスタ１４の垂直断面を示している。各行方向トランジスタは、インターゲート誘電体３０により互いに絶縁されたフローティングゲート２６と制御ゲート３８とを備える。フローティングゲート２６と制御ゲート３８とはポリシリコンから形成でき、インターゲート誘電体３０は、例えば、ＯＮＯスタックから形成できる。行方向トランジスタ１４のフローティングゲート２６と活性チャネル領域１２との間にトンネル酸化物３２が存在している。ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｌｉｃｏｎ（ＬＯＣＯＳ）又はｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｎｓｕｌａｔｉｏｎ（ＳＴＩ）等、絶縁フィールド３４により、第二のワード線２０の方向に、次の行方向トランジスタ１４のチャネル領域１２が互いに絶縁されている。一つの列上の行方向トランジスタ１４の制御ゲート３８が第二のワード線２０により互いに接続されている。ＣＣ‘断面図は、さらに、二つの行方向トランジスタ１４の垂直断面の間に、交点２２の垂直断面を示しており、ここで第一のワード線１８と第二のワード線２０とが互いに交差している。第一のワード線１８上部のキャップ層３５により、そして、第二のワード線２０両側の絶縁体４４により、ワード線１８、２０が互いに絶縁されている。

ＤＤ‘断面図はある列方向トランジスタ１６と二つのコンタクト３６との垂直断面を示している。列方向トランジスタ１６はフローティングゲート２６と制御ゲート２８と、そして、フローティングゲート２６と制御ゲート２８との間にインターゲート誘電体３０とを備える。フローティングゲート２６と制御ゲート２８とはポリシリコンから形成でき、インターゲート誘電体３０は、例えば、ＯＮＯスタックから形成できる。列方向トランジスタ１６のフローティングゲート２６と活性チャネル領域１２との間にトンネル酸化物３２が存在している。コンタクト３６の下部において、活性チャネル領域１２内にソース領域４０とドレイン領域４２とが存在している。制御ゲ−ト２８上部にキャップ層３５が存在し、制御ゲ−ト２８両側に絶縁体４４が存在し、絶縁体４４は基板表面に対して立設されている。

図３の断面図は構造を示唆するのみで、正確な断面は実際に用いられる処理フローによることに注意されたい。

この発明のメモリアレイとワード線がジグザクパターンの従来技術とを０．１８μｍＣＭＯＳ埋め込みフラッシュプロセスについて比較した。従来の装置は１．１２μｍ（Ａ＝１．１２^２μｍ^２／２ビット＝０．６３μｍ^２／ビット）のコンタクト間ピッチを有している。この発明の単位セルは０．８８μｍのコンタクト間ピッチを有しており、これにより、セルの大きさが０．３９^２μｍ／ビットとなる。これらの値はデザインルールによるものである。（同じ０．１８μｍＣＭＯＳプロセスを用いて）バーチャルグランドスキーム（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ ｓｃｈｅｍｅ）において通常の１トランジスタフラッシュセルが作られるとすると、セルの大きさは０．４６^２μｍとなる。

図４乃至１１を参照して、この発明のアレイ１０の製造プロセスの第一の例を工程毎に説明する。これらの図面に示された断面は図２の点線で示された位置の断面に対応する。

図４はプロセスの開始状態を示す。ここでは基板から開始される。この発明の実施形態では、文言「基板」は、使用可能な、即ち、その上に装置、回路又はエピタキシャル層が形成できる如何なる下部材料又は複数の下部材料を含んでもよい。その他の実施形態では、この「基板」は、例えば、ドープされたシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素燐（ＧａＡｓＰ）、ゲルマニウム（Ｇｅ）又はシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含んでもよい。この「基板」は、半導体基板部分に加えて、例えば、ＳｉＯ_２又はＳｉ_３Ｎ_４層等の絶縁層を含んでもよい。従って、文言「基板」はｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ、ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ基板をも含む。文言「基板」は、従って、対象となる層又は部分の下地となる層のための要素を一般的に規定することに用いられる。さらに「基板」はその上に層が形成される如何なる他のベース、例えば、ガラス又は金属層でもよい。活性領域１２は基板内のウェルでもよい。以下において、処理は主にシリコン処理について記載されるが、しかし、この発明は他の半導体材料系を基にして実施することができること、そして、以下に記載される誘電及び導電材料と等価な適切な材料を当業者なら選択できることを当業者であれば理解できるものである。

基板内において、後続のメモリセルを互いに分離するために、（従来の方法により）熱成長ＬＯＣＯＳ領域又はＳＴＩ領域等の絶縁領域３４が基板内に設けられる。二つのＳＴＩ又はＬＯＣＯＳ分離領域３４の間の残存基板が活性領域１２を形成する。

ＳＴＩ領域はＬＯＣＯＳ領域より小さく形成できるのでＳＴＩ領域はＬＯＣＯＳ領域より好ましく、これによりセルサイズが小さくなり、そのためセル密度が高まる。従って、以下の記載ではＳＴＩ領域のみがさらに考慮されるが、しかし、この発明は以下に記載される処理工程がＬＯＣＯＳ領域を用いて実行されることも含む。

絶縁領域３４を有する基板の上部に、二酸化シリコンを備える酸化物層等のトンネル誘電体層３２が形成され、これは、６００から１０００°Ｃの範囲の温度の酸素蒸気雰囲気内で６から１５ｎｍの間の厚みに熱成長され、又は、堆積される。トンネル誘電体層３２を成長させる場合は、図４に示されるように、それは絶縁領域３４上部ではなく半導体基板材料上部のみに存在することになる。トンネル誘電体層３２を堆積させる場合は、（図には示されていないが）、それは半導体基板材料と絶縁領域３４との両者の上部に存在することになる。

トンネル誘電体層３２と絶縁領域３４との上部にはＦＧポリシリコン層２６が堆積され、これが後でメモリ素子のＦＧを形成する。ＦＧポリシリコン層２６の堆積は好ましくはＣＶＤ処理により行われ、５０から３００ｎｍの間の厚みに形成される。ＦＧポリシリコン層２６のドーピングは、堆積の最中に、アルシン又はホスフィンをシラン雰囲気中に加えることにより、又は、例えば、砒素又は燐イオンをイントリンシックなポリシリコン層に添加するイオン注入により達成される。

行及び列方向の近隣フローティングゲートを分離するために、図５に示される位置４６においてＦＧポリシリコン層２６（トンネル誘電体層３２がそこに有ればこれの上部のストップ、そうでなければ絶縁領域３４上部のストップ）内に領域がエッチングにより設けられる。これらの領域は正方形でもよいが、しかし、それらは八角形等の他の形状、又は、一般的には多角形又は円形、長円形又は楕円形状でもよい。それらの同じ位置において、トンネル誘電体層３２がもし存在すれば、それは絶縁領域３４に対して選択的にエッチングすることにより除去することができる。図６は、このエッチング工程後のこれに続くインターゲート又はインターポリ（ＩＰＤ）誘電体層３０の形成における断面を示す。このインターゲート誘電体層３０はシリコン酸化物等の誘電体材料を備え、そして、ＬＰＣＶＤ又はＰＥＣＶＤ処理等の適切な方法により約１０から３０ｎｍの間の厚みに堆積されてもよい。インターゲート誘電体層３０はさらに酸化物・窒化物・酸化物（ＯＮＯ）スタック等の他の絶縁材料を備えてもよく、そして、従来技術により形成又は成長されてもよい。ＯＮＯスタックは好ましくは二酸化シリコン、窒化シリコン、二酸化シリコンの連続層を備える。

インターゲート誘電体層３０の堆積の後、列方向トランジスタ１６の制御ゲート２８のためのポリシリコンが堆積されそしてパターンニングされる。これは、第一のＣＧポリシリコン層がインターゲート誘電体層３０上部全体に堆積されることを意味する。第一のＣＧポリシリコン層２８の堆積は、例えば、ＬＰＣＶＤ処理により行ってもよく、約５０から３００ｎｍの間の厚みとする。第一のＣＧポリシリコン層２８のドーピングは、堆積の最中に、アルシン又はホスフィン等の適切なドーパントをシラン雰囲気中に加えることにより、又は、例えば、砒素又は燐イオン等のドーパントをイントリンシックなポリシリコン層に添加するイオン注入処理により達成される。堆積の後、第一のＣＧポリシリコン層２８がエッチングされて第一のワード線１８を形成する。好ましくは、第一のＣＧポリシリコン層２８のパターンニングの前に、酸化物層等の絶縁キャップ層３５が第一のＣＧポリシリコン層２８上部に成長又は堆積される。その後、絶縁キャップ層３５と第一のＣＧポリシリコン層２８の両者がパターンニングされて第一のワード線１８を形成する。ポリシリコンのエッチングはインターゲート誘電体３０の上部層上で停止する必要がある。第一のワード線１８を形成する第一のＣＧポリシリコン層２８は、ここで、キャップ層３５で終端し、このキャップ層３５が、基板表面から離れる方向において交差する制御ゲート間の絶縁体として機能し、そして、このプロセスの後工程でハードエッチングマスクとして用いられる。ここで、第一のワード線１８がフローティングゲート２６上部に横たわり、これらが列方向トランジスタ１６の制御ゲート２８を形成する。これら工程後のアレイ１０の単位セル２４の断面図が図７に概略的に示されている。

第一のワード線１８の熱横壁酸化により第一のワード線１８に沿った絶縁体４４から二つの制御ゲートグループ間に側方絶縁体が形成できる。これが図８に示されている。この熱酸化はＦＧ２６の横壁には影響せず、これは、それら横壁がインターゲート誘電体３０により保護されているからである。

別の方法として、例えば窒化物層の絶縁層を構造全体上に堆積し、そして、この絶縁層を異方性エッチングすることにより絶縁体４４を作ることができる。もし、インターゲート誘電体３０の上部層とキャップ層３５（例えば例として窒化物）とは異なる材料で絶縁体４４が作られる場合は、これら二層３０，３５をアタックしないスペ−サ・エッチングを用いることができる。さもなければ、失われた誘電体を補填する誘電体材料をさらに堆積する必要がでてくる。この方法を用いた場合、スペ−サ（図８には示されていない）がさらにＦＧ２６の横壁上に存在することになる。これはセル動作を妨げるものではないが、しかし、行及び列方向トランジスタの結合係数が異なることになり、これは、ＦＧの横壁におけるＣＧとＦＧとの間の容量結合がこれら二つのクラスのトランジスタで異なるからである。プロセスのこの段階で第二のＣＧポリシリコン層３８を堆積し、パターンニングすることができる。これは、図８に示される構造上部全体に第二のＣＧポリシリコン層３８が堆積することを意味する。第二のＣＧポリシリコン層３８の堆積はＬＰＣＶＤで行うことができ、約５０から４００ｎｍの間の厚みとする。第二のＣＧポリシリコン層３８のドーピングは、堆積の最中に、アルシン又はホスフィン等の適切なドーパントをシラン雰囲気中に加えることにより、又は、例えば、砒素又は燐イオン等のドーパントをイントリンシックなポリシリコン層又はアモルファス層に添加するイオン注入処理により達成される。堆積の後、第二のＣＧポリシリコン層３８がエッチングによりパターンニングされて第二のワード線２０を形成する。厳密には必要ではないが、第一のＣＧポリシリコン層２８と同様に第二のＣＧポリシリコン層３８が同じキャップ層４８を有してもよい。第二のＣＧポリシリコン層３８のポリシリコンのエッチングは、インターゲート誘電体３０上、第一のワード線１８のキャップ層３５上、そして、ＣＧ絶縁体４４上で停止する必要がある。ここで、第二のワード線２０がフローティングゲート２６上部に横たわり、これらが行方向トランジスタ１４の制御ゲート３８を形成する。この結果が図９に示されている。

第二のＣＧポリシリコン層３８とこれに関わるキャップ層４８とをパターンニングするために用いられるフォトレジストをはぎ取った後、両ワード線１８，２０とワード線１８に沿う側方絶縁体４４（スペーサ又は熱酸化物）上のキャップ層３５をハードマスクとして用いてインターゲート誘電体３０とＦＧポリシリコン層２６とをエッチングすることができる。トンネル誘電体層３２をもこの段階でエッチングすることができ、又は、それは後の段階でエッチングすることができる。もし、第二のワード線２０が適切なキャップ層４８を有していない場合は、インターゲート誘電体３０とＦＧポリシリコン層２６と（さらに恐らくトンネル誘電体層３２）のエッチングの前にフォトレジストを除去すべきではないことに注意されたい。ＦＧ／ＩＰＤエッチング後の結果が図１０に示されている。行方向及び列方向トランジスタの結合係数が異なり、これは、列方向トランジスタ１６の制御ゲートに沿った絶縁体４４によりＦＧ２６の大きさが変わるからである。

最後に、この分野の当業者に一般的に知られている方法により最終処理を行い、例えば、ゲートスタック１４，１６に対してスペーサを成長させ、（１）高濃度ド−プドレイン（ＨＤＤ）と（２）シリサイドＣＧにより自己整合ソース／ドレイン埋め込み物４０，４２（ここで、ＣＧ／ＦＧスタックがソース／ドレイン埋め込み物からチャネル領域を保護するマスクとして機能する）を形成し、恐らくトンネル誘電体層３２を除去でき（事前に除去しない場合）、そしてコンタクト３６を形成する。シリサイド化の場合には、両ワード線１８，２０のキャップ層３５，４８が除去されるべきである。両ワード線１８，２０の交点２２においては第一のＣＧ層２８／１８（低い方）はシリサイド化されない。この結果が図１１に示されている。

図１１に示されるように、行方向及び列方向トランジスタ１４，１６は長さが異なり、これは、列方向トランジスタ１６の制御ゲート２８／１８に沿う絶縁物４４が、ＦＧ２６を形成するときのＦＧ層のエッチングの間にハードマスクを構成ためである。これは、ＦＧ２６を確定する前に（即ち、図９と図１０に示されたものの間で）絶縁物４４を除去することにより防ぐことができる。これにより、図１２に示される好ましい実施形態が得られる。ここでは、行方向トランジスタ１４及び列方向トランジスタ１６の両者は同じトランジスタ長となる。もし、インターゲート誘電体３０の上部層とキャップ層３５（例えば、ここに与えられた例では窒化物）とは異なる材料で絶縁体４４が作られた場合はマスク無しのエッチングで絶縁体４４が除去できるので、この実施形態のためのさらなるプロセスが簡単になる。この段階でスペーサを除去してもプロセスの後のシリサイド化を妨げることはなく、これは、通常用いられるＨＤＤオフセットスペーサがブリッジを防ぐからである。

この発明のメモリ構造に等価な電子的構造が図１３ａに示されている。この装置の電子的機能を変えずに行方向及び列方向ワード線１８，２０が直交ではなく平行に描かれている。その結果、図１３ａの概略アレイ内のトランジスタの実際の位置はその物理的位置に対応していない。図１３ａはバーチャルグランドスキームにおけるメモリセルの相互接続を示している。バーチャルグランドスキームにおいては、例えば従来のＮＯＲ構造のように、ビット線（メモリセルのドレイン）と共通接地線（ソース）との間ではなく、二つの隣り合うビット線間にすべてのメモリセルが接続されている。金属ビット線とコンタクトの代わりにドーパントが拡散されたビット線を用いて、屡々、バーチャルグランドスキームが非常に小さいセルを作るのに用いられる。

セルは、例えば、チャネルに対して、Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ （ＣＨＥＩ）により書き込み、そして、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ （ＦＮ）ｔｕｎｎｅｌｉｎｇにより消去できる。この動作のための適切な電圧条件が読み出し条件として図１３ｂにも示されている。

例えば、以下の条件が適用できる（これらは例であり、他の組み合わせも可能である）。

ＣＨＥＩによる書き込み：
選択ワード線： Ｖ_{ｗｌ、ｗｒｉｔｅ} ６Ｖと１２Ｖの間
非選択ワード線：０Ｖ
選択ビット線までのビット線：０Ｖ
選択ビット線： Ｖ_{ｂｌ、ｗｒｉｔｅ} ３Ｖと８Ｖの間
選択ビット線からのビット線：３Ｖと８Ｖの間
（即ち、選択ビット線としては同電圧）
ＦＮによる消去：
すべてのワード線： Ｖ_{ｗｌ、ｅｒａｓｅ} −８Ｖと−２０Ｖの間
すべてのビット線： ０Ｖ
読み出し：
選択ワード線： Ｖ_{ｗｌ、ｒｅａｄ} ０．５Ｖと２Ｖの間
非選択ワード線：０Ｖ
選択ビット線までのビット線：０Ｖ
選択ビット線： Ｖ_{ｂｌ、ｒｅａｄ} ０．２５Ｖと３Ｖの間
選択ビット線からのビット線：０．２５Ｖと３Ｖの間
（即ち、選択ビット線としては同電圧）
ＣＨＥＩによる書き込みのためにメモリセルが選択されるとすると、約８Ｖの電圧がそのトランジスタメモリ素子の制御ゲートに与えられる。ドレインが約５Ｖにバイアスされなければならず、一方、ソースは低電圧（例えば、０Ｖ）に保たれる。これら状態がトランジスタメモリ素子のドレイン側に高エネルギエレクトロン（“ホット” エレクトロン）を生み出す。これらのホットエレクトロンはフローティングゲートの方へ引き寄せられ、そして、トランジスタメモリ素子の閾値電圧を高くする。

メモリセルを消去するには、約−１４Ｖの電圧が各トランジスタメモリ素子の制御ゲートに与えられる。各ソース及び各ドレインが低電圧（例えば、０Ｖ）に保たれる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇによりトンネル誘電体を介してエレクトロンがフローティングゲートから基板界面へ引き抜かれる。消去工程後、トランジスタメモリ素子の閾値電圧が降下する。記載したようにメモリセルがすべて一度に消去される。必要で有れば、セルはワード線毎に消去してもよい。この場合、約−１４Ｖの電圧が選択されたワード線に与えられ、一方、他のワード線は０Ｖに保たれる。

メモリセルを読み出すには、消去されたメモリセルのトランジスタメモリ素子の最大許容閾値電圧より高く、しかし、書き込まれたメモリセルのトランジスタメモリ素子の最低許容閾値電圧より低い所定電圧がトランジスタメモリ素子の制御ゲートに与えられる。この電圧は約２Ｖとしてもよい。メモリセルのソ−スは低電圧（例えば、０Ｖ）に保たれ、一方、小電圧（約０．５Ｖ）がメモリセルのドレインに与えられる。後者はメモリセルに電流が流れたか確認するのに必要な電圧である。メモリセルが導通すると、これは消去されており、そして、書き込みされていない（メモリセルは、従って、第一の論理状態、例えば、“１”となる）。逆に、メモリセルが導通しないと、これは書き込みされている（メモリセルは、従って、第二の論理状態、例えば、“０”となる）。従って、各メモリセルが書き込みされているか判定する（従って、メモリセルの論理状態を確認する）ために各メモリセルが読み出される。

この発明の第二の実施形態によれば、フローティングゲート装置の代わりに電荷捕捉装置又は拘束装置が用いられる。このクラスの装置の場合、フローティングゲート上ではなく、電荷捕捉層（例えば、ＯＮＯスタック）内に情報が電荷として蓄積される。ＯＮＯスタックが用いられる場合は、ＯＮＯスタック内の窒化物層が電荷捕捉層として機能する。酸化物層等の二つの電荷捕捉層間に挟まれた窒化物層の代わりに、酸化物に包含された小さなＳｉドット（所謂、ナノ結晶）を用いることもできる。

簡便なプロセス（絶縁体４４にＦＧポリシリコン、スペーサを使わず、列及び行方向トランジスタの特性が異なるという欠点なく、ＩＰＤも使わず、面積的にも小さい）ということ以外に、この方法の利点は一つのセルに２ビットを記憶することができることであり、これは、書き込み中にソース／ドレイン電流の極性によってソース又はドレインに電荷が蓄積されるからである。“１セル内２ビット”動作の場合には二方向に電流が強制（書き込み）され又はセンス（読み出され）されるという事実を除いて、書き込み、消去、そして読み出し状態はＦＧ装置のそれらに匹敵する。“１セル内２ビット”動作の場合には等価セルサイズは半分になり、即ち、上記の０．１８μｍプロセスの例では等価セルサイズは約０．２μｍとなる。

図１４，１５はそれぞれ単位セルといくつかの断面を示しており、断面は図１４では点線で示されている。図１４では明瞭化のために斜めのビット線が示されていない。

ＡＡ‘断面図は第一のワード線１８の垂直断面を示している。電荷捕捉特性を有する誘電体層又はスタック層３２により第一のワード線１８が基板より分離されている。ワード線１８が活性領域（電荷捕捉誘電体層又は誘電体層３２のスタックによりワード線１８から分離されている）と交差する位置で、それらがＣＧ２８を形成している。ある部位（交点２２）で、第二のワード線２０が第一のワード線１８と交差している。キャップ層３５と横壁絶縁体４４（熱酸化スペーサ）により両ワード線が互いに絶縁されている。

ＢＢ‘断面図は行方向電荷捕捉装置５０と二つのコンタクト３６との垂直断面を示している。電荷捕捉装置５０は電荷捕捉特性を有する誘電体層又はスタック層３２と制御ゲート３２とを備えている。コンタクト３６が設けられている。コンタクト３６の下部において、活性チャネル領域１２内にソース領域４０とドレイン領域４２とが存在している。制御電極３８上部にキャップ層４８が存在している。

ＣＣ‘断面図は第二のワード線２０の垂直断面を示している。ワード線２０が活性領域（電荷捕捉誘電体層又は誘電体層３２のスタックによりワード線２０から分離されている）と交差する位置で、それらがＣＧ３８を形成している。交点２２において、第二のワード線２０が第一のワード線１８に重なっている。第一のワード線１８上部のキャップ層３５と第一のワード線１８に沿う側方絶縁体４４により第一、第二のワード線１８、２０が互いに分離されている。

ＤＤ‘断面図は列方向電荷捕捉装置５２と二つのコンタクト３６との垂直断面を示している。列方向電荷捕捉装置５２は制御ゲート２８と、この制御ゲート２８と活性チャネル領域１２との間に誘電体層又は複数誘電体層３２の組み合わせとを備えている。コンタクト３６が設けられている。コンタクト３６の下部において、活性チャネル領域１２内にソース領域４０とドレイン領域４２とが存在している。制御電極２８上部にキャップ層３５が存在し、基板表面に対して立設している制御電極２８の両側に絶縁体４４が存在している。

図１５の断面図は構造を示唆するのみで、正確な断面は実際に用いられる処理フローによることに注意されたい。

図１６に概略的に示されているように、電荷捕捉層内での電荷注入位置はＣＨＥＩ書き込み中のソース・ドレイン電流の方向に依存し、これが一つのセルに２ビットを記憶可能にし（一つをソースに、他の一つをドレインに）、従って、記憶密度が２倍になる。図１６下部に概略的に描かれているように、読み出し中に、トランジスタが飽和すると二つの状態が区別され、ピンチオフ領域の上の電荷はソース・ドレイン電流に影響を与えないが、一方、反転層の上の電荷はソース・ドレイン電流を減少させる。そのような２ビットを記憶できるセルに対する書き込み、読み出し、消去はＷＯ９９／０７０００に記載されている。

バーチャルグランドスキーム（共通ソース線が無いことを示唆する）を用いることにより、そして、二方向（行方向及び列方向）でトランジスタを用いることにより、アレイ１０の密度が従来の１トランジスタＮＶＭセルよりかなり高くなる。

各図において、描写の目的として様々な層のサイズが強調されている。さらに、各図のサイズは実際とは異なり、様々な層のサイズは互いに正しくは保たれていない。

望ましいアレイサイズに応じて図１に描かれたアレイ部分がすべての方向にいくらでも拡張することができることは理解されるところである。

この発明は好ましい実施形態について示され記載されたが、この発明の範囲並びに精神から外れることなる態様、詳細において様々な変形、変更が可能であることは当業者であれば理できるところである。

活性領域、絶縁領域、行方向と列方向とに重なるワード線そして斜めのビット線を示す、この発明の第一の実施形態のメモリアレイの一部を示す上面図である。 明瞭化のためビット線が除外され、この実施形態のメモリセルはスタックＦＧトランジスタ素子である、図１のアレイの一つの単位セルの第一の実施形態をより詳細に示す拡大図である。 図２の線ＡＡ‘、ＢＢ‘、ＣＣ‘そしてＤＤ‘における図２の単位セルの第一の実施形態を示す四つの断面図である。 フィールド酸化物形成、トンネル酸化物成長、そして、ブランケットＦＧポリシリコン堆積後の未完成単位セルを示す四つの断面図である。 図２の同様の単位セルを示し、ＦＧポリシリコン層内に正方形にエッチングするために用いられるマスクを示す図である。 図５のマスクを用いてＦＧポリシリコン層内が正方形にエッチングされ、そして、ＦＧポリシリコン層から分離された部分上にＩＰＤ層が形成された後の未完成単位セルを示す四つの断面図である。 キャップ層を上部に有する第一の制御ゲートポリシリコン層を堆積並びにパターニングし、従って第一のワード線が形成された後の未完成単位セルを示す四つの断面図である。 第一のワード線に沿って絶縁スペーサ又は層が形成された後の未完成単位セルを示す四つの断面図である。 キャップ層を上部に有する第二のＣＧゲートポリシリコン層を堆積並びにパターニングし、従って第二のワード線が形成され、これが第一のワード線と電気的相互コンタクト無しに交差した後の未完成単位セルを示す四つの断面図である。 ＩＰＤ層とＦＧポリシリコン層とがエッチングされた後の未完成単位セルを示す四つの断面図である。 第二のポリシリコンＣＧ上のキャップ層を除いて図３と同じである、埋め込み自己整合ソース、ドレイン並びにコンタクトが形成された後の未完成単位セルを示す四つの断面図である。 トランジスタ長さがすべてのトランジスタで同じである、単位セルの第三の実施形態を示す四つの断面図である。 図１に示されたメモリアレイの一部の等価電子回路を示すシンボル回路図である。 図１３ａの回路図によるメモリアレイの読み出し、書き込みそして消去 状態を示す図である。 ビット線が除外され、メモリ素子が電荷捕捉装置である、図１のアレイの一つの単位セルの第二の実施形態をより詳細に示した拡大図である。 図１４の線ＡＡ‘、ＢＢ‘、ＣＣ‘そしてＤＤ‘における図１４の単位セルの第二の実施形態を示す四つの断面図である。 図１４並びに図１５で用いられる電荷捕捉装置の書き込み、読み出しを示す図である。

Claims (16)

1. 複数の行と複数の列に論理的に編成された複数の半導体メモリ装置のアレイであって、一つの行上の複数の半導体メモリ装置が第一のワード線により接続され、そして、一つの列上の複数の半導体メモリ装置が第二のワード線により接続され、前記第一及び第二のワード線が互いに交差していることを特徴とするアレイ。
2. 前記第一及び第二のワード線は絶縁されて交差していることを特徴とする請求項１に記載のアレイ。
3. 前記複数の半導体メモリ装置はバーチャルグランドスキームにより接続されていることを特徴とする請求項１に記載のアレイ。
4. 前記複数の半導体メモリ装置はトランジスタ長が同じである複数のトランジスタであることを特徴とする請求項１に記載のアレイ。
5. 前記複数の半導体メモリ装置は複数のスタック・フローティングゲート・メモリであることを特徴とする請求項１に記載のアレイ。
6. 前記複数の半導体メモリ装置は複数の電荷捕捉装置であることを特徴とする請求項１に記載のアレイ。
7. 少なくとも一つの半導体メモリ装置は２ビットを記憶するのに用いられることを特徴とする請求項６に記載のアレイ。
8. 請求項１に記載の複数の半導体メモリ装置のアレイを含むことを特徴とする不揮発性メモリ。
9. 表面を有する半導体基板内又は上に複数の行と複数の列に論理的に編成された複数の半導体メモリ装置のアレイを形成する方法であって、第一のワード線を設け、そして、第二のワード線を設ける工程を備え、前記第一及び第二のワード線が互いに交差することを特徴とする方法。
10. 前記第一のワード線及び前記第二のワード線間に絶縁を施す工程をさらに備えたことを特徴とする請求項９に記載の方法。
11. 前記絶縁を施す工程は前記基板表面から離れた方向に絶縁体を設けることを特徴とする請求項１０に記載の方法。
12. 前記絶縁を施す工程は側方絶縁体を設けることを特徴とする請求項１０に記載の方法。
13. 前記複数の半導体メモリ装置を製造する工程をさらに備えたことを特徴とする請求項９に記載の方法。
14. 前記複数の半導体メモリ装置を製造する工程はトランジスタ長が同じである複数のトランジスタを設けることを特徴とする請求項１３に記載の方法。
15. 前記複数の半導体メモリ装置を製造する工程は複数のスタック・フローティングゲート・トランジスタを製造する複数の工程を備えたことを特徴とする請求項１３に記載の方法。
16. 前記複数の半導体メモリ素子を製造する工程は複数の電荷捕捉装置を製造する複数の工程を備えたことを特徴とする請求項１３に記載の方法。

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