DE102004026811A1

DE102004026811A1 - Halbleiterspeicher-Bauelement mit Charge-Trapping-Speicherzellen und Herstellungsverfahren

Info

Publication number: DE102004026811A1
Application number: DE102004026811A
Authority: DE
Inventors: Dirk Dr. Manger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-06-02
Filing date: 2004-06-02
Publication date: 2005-08-11

Abstract

In einem Speicherzellenfeld sind auf einem Rechteckraster Isolationsbereiche (3) angeordnet, zwischen denen jeweils Kanalbereiche (C) der Zelltransistoren vorhanden sind. Zum Anschluss der diagonal zu dem Rechteckraster verlaufenden Bitleitungen (4) sind erste Anschlussbereiche (A) und zweite Anschlussbereiche (B) vorgesehen, die jeweils vier Speicherzellen gemeinsam sind. Die Wortleitungen (5) verlaufen längs den durch das Rechteckraster gegebenen Richtungen teils parallel und teils quer zueinander.

Description

In der US 6,469,935 B2 ist ein Halbleiterspeicher-Bauelement beschrieben, bei dem Charge-Trapping-Speicherzellen in einer matrixartigen Anordnung mit Anschlussbereichen versehen sind, die jeweils vier Speicherzellen gemeinsam sind. Diese Anschlussbereiche sind mit jeweils einem Source-/Drain-Bereich der jeweiligen vier Speicherzellen verbunden. Die zeilenweise angeordneten Bitleitungen kontaktieren im Wechsel jeweils um eine Spalte verschoben die Anschlussbereiche jeweils in übernächsten Spalten der Anordnung, sodass zwischen zwei zeilenweise zueinander benachbarten Bitleitungen zwischen je zwei spaltenweise zueinander benachbarten kontaktierten Anschlussbereichen ein Transistor angeordnet ist. Für die Programmierung sind seitlich der Gate-Elektroden Kontroll-Gate-Elektroden mit jeweils getrennten Wortleitungen vorhanden. Es können damit an beiden Kanalenden Informationsbits gespeichert werden. Dafür ist zwischen den Kontroll-Gate-Elektroden und dem Halbleitermaterial jeweils ein dielektrisches Material mit Ladungsträgereinfangstellen (Traps) vorgesehen.

In der Veröffentlichung von C. C. Yeh et al., „PHINES: A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory", in IEDMO2 ist eine Flash-Speicherzelle beschrieben, bei der zwei Bits programmiert werden können, indem jeweils an einem Kanalende heiße Löcher aus dem Kanal in die Speicherschicht injiziert werden. Das Löschen geschieht durch Fowler-Nordheim-Tunneln von Elektronen aus dem Kanal.

In der DE 101 53 493 A1 ist eine Charge-Trapping-Speicherzelle und in der DE 101 53 561 C2 ist eine Floating-Gate-Speicherzelle beschrieben, bei denen jeweils ein Source-/ Drain-Gebiet für vier Speicherzellen gemeinsam vorhanden ist. Dabei wurden zwei einander gegenüberliegende Seitenwände einer aus dem Silizium herausgeätzten Struktur benutzt, die ähnlich der Struktur eines FinFETs ist.

Das erfindungsgemäße Halbleiterspeicher-Bauelement nutzt ebenfalls gemeinsame Anschlussbereiche für jeweils vier Speicherzellen und erhöht zusätzlich die Integrationsdichte. Bevorzugte Herstellungsverfahren sind hierzu angegeben.

Das erfindungsgemäße Halbleiterspeicher-Bauelement umfasst eine spaltenweise und zeilenweise Anordnung von Charge-Trapping-Speicherzellen mit einer Mehrzahl von ersten und zweiten Anschlussbereichen, die jeweils mit den Source-/ Drain-Bereichen von vier der Speicherzellen verbunden sind. Eine Mehrzahl von parallel im Abstand zueinander angeordneten Wortleitungen, die jeweils mit den Gate-Elektroden eines Anteils der Speicherzellen verbunden sind, und eine Mehrzahl von parallel im Abstand zueinander angeordneten Bitleitungen dienen der elektrischen Adressierung der Speicherzellen. Die Bitleitungen sind dabei spaltenweise angeordnet und im Wechsel jeweils mit einem Anteil der ersten Anschlussbereiche oder mit einem Anteil der zweiten Anschlussbereiche verbunden.

Die ersten Anschlussbereiche und die zweiten Anschlussbereiche verbinden jeweils einen Source-/Drain-Bereich einer ersten Speicherzelle und einer in derselben Spalte angeordneten dazu benachbarten zweiten Speicherzelle sowie einen Source/Drain-Bereich einer in derselben Zeile zu der ersten Speicherzelle benachbarten dritten Speicherzelle und einer in derselben Spalte zu der dritten Speicherzelle und in derselben Zeile zu der zweiten Speicherzelle benachbarten vierten Speicherzelle miteinander. Jede Speicherzelle weist so einen Source-/Drain-Bereich auf, der zu einem der ersten Anschlussbereiche gehört, und einen weiteren Source-/Drain-Bereich, der zu einem der zweiten Anschlussbereiche gehört. Die ersten Anschlussbereiche sind spalten- und zeilenweise angeordnet, und die zweiten Anschlussbereiche sind ebenfalls spalten- und zeilenweise, aber jeweils zwischen den aus den ersten Anschlussbereichen gebildeten Spalten und Zeilen angeordnet.

Wesentlich ist dabei, dass die Transistoren der Speicherzellen eine durch die Aufeinanderfolge eines Source-/Drain-Bereichs, eines Kanalbereichs des Transistors und eines weiteren Source-/Drain-Bereichs bestimmte Längsrichtung aufweisen, die in einem Winkel zwischen 30° und 60° zu der Richtung der Spalten verläuft. Vorzugsweise ist diese Längsrichtung der Speichertransistoren diagonal zu der Anordnung der Spalten und Zeilen der Speicherzellen. Zwischen zwei zueinander benachbarten ersten Anschlussbereichen und zwischen zwei zueinander benachbarten zweiten Anschlussbereichen befindet sich jeweils ein Isolationsbereich, der auch die Transistorkanäle seitlich begrenzt. Bei einer ersten Ausführungsform des Bauelements sind die Isolationsbereiche breiter als die darüber hinweg laufenden Bitleitungen und besitzen in der Richtung der Zeilen eine größte Abmessung, die mindestens gleich der Summe aus dem Abstand zueinander benachbarter Bitleitungen und der Breite einer Bitleitung ist.

Die Wortleitungen sind mit den Gate-Elektroden der Transistoren der Speicherzellen verbunden. Die Wortleitungen können quer zu den Bitleitungen, d. h. in den Zeilen, angeordnet sein. Die Wortleitungen können statt dessen schräg zu der An ordnung der Zeilen und Spalten der Speicherzellen ausgerichtet sein, wobei die Längsrichtungen eines Anteils der Wortleitungen in einem Winkel von mindestens 60° zu den Längsrichtungen der übrigen Wortleitungen angeordnet sind und alle Wortleitungen mit den Zeilen und Spalten Winkel zwischen 30° und 60° einschließen. Bei dieser Ausführungsform sind die Wortleitungen so angeordnet, dass ein Anteil der Wortleitungen parallel im Abstand zueinander in einer Richtung verläuft und ein weiterer Anteil der Wortleitungen parallel im Abstand zueinander quer zu dem ersten Anteil der Wortleitungen, vorzugsweise in einem rechten Winkel dazu, ausgerichtet ist. Vorzugsweise verlaufen die Wortleitungen diagonal zu den Spalten und Zeilen, wobei ein Anteil paralleler Wortleitungen senkrecht zu den übrigen Wortleitungen ausgerichtet ist. Zu zwei längs einer Wortleitung aufeinanderfolgenden und in dieser Weise angeschlossenen Speicherzellen existieren zwei weitere Speicherzellen, die quer zu der ersten Wortleitung angeordnet sind und längs einer quer zu der ersten Wortleitung verlaufenden weiteren Wortleitung aufeinanderfolgen. Das bedeutet, dass die längs einer Zeile oder Spalte der Anordnung benachbarten Speicherzellen über Wortleitungen adressiert werden, die quer zueinander ausgerichtet sind. Ein jeweiliger von einer Bitleitung kontaktierter Anschlussbereich ist bei dieser Ausgestaltung mit den Source-/Drain-Bereichen von Speicherzellen verbunden, die über vier verschiedene Wortleitungen adressiert werden. Das ist insbesondere bei Virtual-Ground-Speicherarchitekturen von Vorteil, bei denen eine unerwünschte Programmierung benachbarter Speicherzellen schaltungstechnisch vermieden wird.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeicher-Bauelements und bevorzugter Herstellungsver- fahren anhand der beigefügten 1 bis 31.

Die 1 zeigt ein Schema der Speicherzellenanordnung eines ersten Ausführungsbeispiels in Aufsicht.
Die 2 zeigt ein Schema der Speicherzellenanordnung eines zweiten Ausführungsbeispiels in Aufsicht.
Die 3 zeigt ein Schema der Speicherzellenanordnung eines dritten Ausführungsbeispiels in Aufsicht.
Die 4 zeigt ein Schema der Speicherzellenanordnung eines vierten Ausführungsbeispiels in Aufsicht.
Die 5 zeigt ein erstes Zwischenprodukt eines Herstellungsverfahrens für ein erstes Ausführungsbeispiel in Aufsicht.
Die 6 zeigt die in der 5 markierte Schnittansicht.
Die 7 zeigt die Aufsicht gemäß 5 nach dem Herstellen von Bitleitungsstreifen.
Die 8 zeigt die Aufsicht gemäß 7 nach Verfahrensschritten zur Herstellung von Öffnungen und darin angeordneten Seitenwandspacern.
Die 9 zeigt den in der 8 markierten Querschnitt.
Die 10 zeigt den in der 9 dargestellten Querschnitt nach dem Aufbringen weiterer Bittleitungsstreifen.
Die 11 zeigt die Anordnung der Wortleitungen und Bitleitungen relativ zu den Speicherzellen für dieses Ausführungsbeispiel in Aufsicht.
Die 12 zeigt die Aufsicht gemäß der 11 für ein abgewandeltes Ausführungsbeispiel.
Die 13 zeigt ein Schaltschema für ein weiteres Ausführungsbeispiel.
Die 14 zeigt im Querschnitt ein erstes Zwischenprodukt eines bevorzugten Herstellungsverfahrens eines weiteren Ausführungsbeispiels.
Die 15 zeigt den Querschnitt gemäß 14 für ein weiteres Zwischenprodukt nach weiteren Schritten des Herstellungsverfahrens.
Die 16 zeigt das Zwischenprodukt gemäß der 15 in Aufsicht.
Die 17 zeigt den Querschnitt gemäß der 15 nach dem Herstellen der Isolationsbereiche.
Die 18 zeigt den Querschnitt gemäß der 17 nach dem Herstellen einer strukturierten Maske.
Die 19 zeigt das Zwischenprodukt gemäß der 18 in einer Aufsicht.
Die 20 zeigt den Querschnitt eines weiteren Zwischenprodukts an der in der 19 markierten Stelle.
Die 21 zeigt den Querschnitt gemäß der 20 für ein weiteres Zwischenprodukt nach einem Abscheideprozess.
Die 22 zeigt den Querschnitt gemäß der 21 nach dem Herstellen einer weiteren strukturierten Maske.
Die 23 zeigt das Zwischenprodukt gemäß der 22 in Aufsicht.
Die 24 zeigt den Querschnitt eines weiteren Zwischenprodukts an der in 23 markierten Stelle.
Die 25 zeigt das weitere Zwischenprodukt gemäß der 24 in einem Querschnitt an der in 23 markierten Stelle.
Die 26 zeigt das weitere Zwischenprodukt gemäß der 24 in einem Querschnitt an der in der 23 markierten Stelle.
Die 27 zeigt das Schema der Wortleitungen und Bitleitungen für dieses Ausführungsbeispiel in einer Aufsicht.
Die 28 zeigt einen Querschnitt gemäß der 24 nach dem Aufbringen der Bitleitungen.
Die 29 zeigt einen Querschnitt gemäß der 25 nach dem Aufbringen der Bitleitungen.
Die 30 zeigt einen Querschnitt gemäß der 26 nach dem Aufbringen der Bitleitungen.
Die 31 zeigt den in der 27 markierten Querschnitt.
Die 1 zeigt in der Aufsicht ein Schema für die Anordnung der Speicherzellen sowie der Bitleitungen und der Wortleitungen. Die Bitleitungen 4 verlaufen längs der mit einem Pfeil markierten ersten Richtung 1 parallel im Abstand zueinander. Quer dazu, längs einer mit dem anderen Pfeil markierten, senkrecht zu der ersten Richtung verlaufenden zweiten Richtung 2, sind die Wortleitungen 5 ebenfalls im Abstand parallel zueinander angeordnet. Zwischen den Speicherzellen befinden sich Isolationsbereiche 3, die auf einem Rechteckraster angeordnet sind, das diagonal zu der ersten Richtung 1 und der zweiten Richtung 2 ausgerichtet ist. Die Isolationsbereiche 3 legen auch die Breite der Kanalbereiche der Speicherzellentransistoren fest. Die Kanalbereiche der Transistoren befinden sich zwischen ersten Anschlussbereichen A und zweiten Anschlussbereichen B, die jeweils von den Bitleitungen 4 kontaktiert sind, und sind in der 1 als Kanalbereiche C eingetragen. Die Wortleitungen 5 laufen über die Kanalbereiche hinweg und kontaktieren die Gate-Elektroden der Transistoren.
Aus der Darstellung der 1 wird ersichtlich, dass jeder erste Anschlussbereich A zu vier in der 1 diagonal dazu ausgerichteten Speichertransistoren gehört. Die ersten Anschlussbereiche stellen die elektrische Verbindung zu den jeweiligen ersten Source-/Drain-Bereichen der Transistoren dar. Ein jeweils zweiter Source-/Drain-Bereich des Transistors ist elektrisch leitend über einen jeweiligen zweiten Anschluss B mit einer entsprechenden Bitleitung 4 verbunden. Die Speicherzellen können im Wesentlichen durch die Anordnung der Kanalbereiche C in dem Schema der 1 lokalisiert werden.
Aus diesem Schema ist ersichtlich, dass ein erster Anschlussbereich jeweils einen Source-/Drain-Bereich einer ersten Speicherzelle und einer in der ersten Richtung 1 dazu benachbarten zweiten Speicherzelle sowie einer in der zweiten Richtung 2 zu der ersten Speicherzelle benachbarten dritten Speicherzelle und einer in der ersten Richtung 1 zu der dritten Speicherzelle und in der zweiten Richtung 2 zu der zweiten Speicherzelle benachbarten vierten Speicherzelle miteinander verbindet. In der Abfolge der Bitleitungen 4 kontaktiert jede zweite Bitleitung einen Anteil der ersten Anschlussbereiche A, während die jeweils dazwischen angeordneten Bitleitungen einen Anteil der zweiten Anschlussbereiche B kontaktieren. Durch die Auswahl einer Wortleitung 5 und zweier zueinander benachbarter Bitleitungen 4 kann daher genau ein Transistor, d. h. eine Speicherzelle, adressiert werden.
Die Isolationsbereiche 3 ragen beidseitig über die Streifen der Bitleitungen hinaus und besitzen eine maximale Abmessung quer zu der Richtung der Bitleitung, d. h, in der zweiten Richtung 2, die mindestens gleich der Summe der Breite der Bitleitung und des Abstands zweier zueinander benachbarter Bitleitungen ist. Damit wird erreicht, dass die Transistoren der Speicherzellen eine durch die Aufeinanderfolge eines Source-/Drain-Bereichs, z. B. an einem ersten Anschlussbereich A, eines Kanalbereichs C und eines weiteren Source- /Drain-Bereichs, z. B. an einem zweiten Anschlussbereich B, bestimmte Längsrichtung aufweisen, die in einem Winkel zwischen 30° und 60° zu der ersten Richtung 1 verläuft, in dem Beispiel der 1 näherungsweise diagonal im Winkel von 45° zu der Ausrichtung der Wortleitungen.
Die 2 zeigt ein der 1 entsprechendes Schema für eine alternative Ausführungsform, bei der die Isolationsbe reiche 3 quadratisch ausgebildet und mit den Seiten der Quadrate längs der Richtungen des Rechteckrasters ausgerichtet sind. Damit wird insbesondere eine konstante Kanalbreite zwischen zwei zueinander benachbarten Isolationsbereichen 3 erreicht. Die Anordnung der ersten Anschlussbereiche A, der zweiten Anschlussbereiche B sowie der Bitleitungen 4 und der Wortleitungen 5 entspricht dem Schema gemäß der 1.
Die 3 zeigt ein weiteres Schema für die Anordnung der Speicherzellen, bei dem wie in dem Beispiel der 1 runde Isolationsbereiche 3 vorhanden sind. Im Gegensatz zu dem Ausführungsbeispiel der 1 sind hier die Wortleitungen 5 in zwei quer zueinander verlaufenden Anteilen angeordnet, die zueinander einen Winkel von mindestens 60° bilden und in dem Beispiel der 3 senkrecht zueinander verlaufen. Innerhalb jedes dieser Anteile sind die Wortleitungen 5 parallel im Abstand zueinander angeordnet. Sie sind in dem dargestellten Beispiel längs der Richtung des Rechteckrasters ausgerichtet, d. h. diagonal bezüglich der ersten Richtung 1 und der zweiten Richtung 2 sowie parallel in der Längsrichtung der Transistoren. Die Richtungen der Wortleitungen können jedoch von dieser diagonalen Richtung abweichen und einen Winkel zwischen 30° und 60° zu der ersten Richtung 1 bilden.
Mit dieser Anordnung der Wortleitungen gemäß der 3 wird erreicht, dass die vier Speicherzellen, die zu einem bestimmten ersten Anschlussbereich gehören, über vier verschiedene Wortleitungen adressiert werden. Im Unterschied dazu werden bei der Ausführungsform der 1 bei der Auswahl einer Bitleitung und einer Wortleitung jeweils zwei Speichertransistoren über die Wortleitung adressiert, die einen gemeinsamen, über die betreffende Bitleitung adressierten Source-/ Drain-Bereich besitzen.
Die 4 zeigt ein Schema für die Anordnung der Speicherzellen sowie der Bitleitungen und der Wortleitungen gemäß der 2, bei dem die Isolationsbereiche 3 quadratisch ausgebildet sind, aber die Wortleitungen 5 sich kreuzend entsprechend dem Beispiel der 3 ausgerichtet sind. Die Breite der Wortleitungen 5 entspricht hier in etwa der Breite der Isolationsbereiche 3, was sich mittels eines weiter unten beschriebenen bevorzugten Herstellungsverfahrens so einrichten lässt. Entsprechend dem Ausführungsbeispiel der 2 sind auch bei dem Ausführungsbeispiel der 4 die Kanalbereiche C durch die Isolationsbereiche 3 seitlich gleichmäßig begrenzt. Die Wortleitungen 5 können statt im rechten Winkel auch in einem anderen Winkel zueinander angeordnet sein, der aber bei diesem Ausführungsbeispiel mindestens 60° beträgt. Zu der ersten Richtung 1 sind die Wortleitungen 5 in einem Winkel von 30° bis 60° ausgerichtet. Damit sind die Wortleitungen zumindest näherungsweise in den Richtungen des Rechteckrasters angeordnet, auf dem die Isolationsbereiche 3 angeordnet sind. Die Bitleitungen verlaufen diagonal, vorzugsweise im Winkel von 45°, zu den Wortleitungen.
Verschiedene Ausführungsbeispiele des Halbleiterspeicher-Bauelements werden im Folgenden eingehender anhand bevorzugter Herstellungsverfahren beschrieben. Aus der Darstellung der jeweils hergestellten Zwischenprodukte geht besonders deutlich die Struktur der bevorzugten Ausführungsformen der Bauelemente hervor. Das Ausgangsbeispiel gemäß der 1 wird vorzugsweise so hergestellt, dass in einem vorzugsweise mit einer Grunddotierung versehenen Substrat oder Halbleiterkörper Isolationsbereiche nach Art einer STI (shallow trench isolation) hergestellt werden, die allseits begrenzt sind.
Diese Isolationsbereiche können z. B. zylindrisch sein, sodass sie in Aufsicht auf das Bauelement rund erscheinen.
Das ist in der 5 dargestellt, in der die Position der herzustellenden Wortleitungen 5 über den vorgesehenen Kanalbereichen C eingezeichnet ist, wobei diese Kanalbereiche C zwischen den in dem Substrat 6 ausgebildeten Isolationsbereichen 3 angeordnet sind. Die seitlichen Umrandungen der Isolationsbereiche 3 können aber auch anders geformt sein; insbesondere können die Isolationsbereiche gemäß dem Ausführungsbeispiel der 2 würfelförmig oder quaderförmig ausgebildet sein, sodass sie in Aufsicht als Quadrat erscheinen. Nach dem Entfernen des wie üblich aufgebrachten Pad-Nitrids wird dann ganzflächig eine Speicherschicht abgeschieden, die für die Ausbildung von Charge-Trapping-Speicherzellen vorgesehen ist. Die Speicherschicht kann insbesondere eine Oxid-Nitrid-Oxid-Speicherschichtfolge sein. Es kommen aber grundsätzlich auch andere für Charge-Trapping geeignete Materialien in Frage. Aus der erfindungsgemäßen Ausgestaltung ergeben sich in dieser Hinsicht keine Einschränkungen.
Die 6 zeigt ein Zwischenprodukt des Herstellungsverfahrens im Querschnitt, dessen Ausrichtung in der 5 mit der strichpunktierten Linie markiert ist. In der 6 ist das Substrat 6 mit den darin ausgebildeten Isolationsbereichen 3 dargestellt, von denen hier entsprechend der Position des Querschnitts nur schmale Randbereiche erkennbar sind. Dazwischen sind jeweils die Kanalbereiche C der Speichertransistoren angeordnet. Das Substrat ist vorzugsweise mit einer für die Kanalbereiche vorgesehenen Grunddotierung versehen. Auf die Speicherschicht 7 werden dann eine Gate-Elektroden-Schicht 8 und eine Wortleitungsschicht 9 aufgebracht und zu Wortleitungsstegen strukturiert. Die Gate-Elektroden-Schicht 8 kann z. B. elektrisch leitfähig dotiertes Polysilizium sein; die Wortleitungsschicht 9 kann ein Silizid sein, insbesondere Wolframsilizid, oder auch metallisches Wolfram. Im Prinzip kommen aber für die Ausbildung der Wortleitungsstege alle für Wortleitungsstege von Halbleiterspeicher-Bauelementen verwendeten Materialien in Frage. Die Wortleitungsstege werden dann in dielektrisches Material eingekapselt und dadurch nach außen elektrisch isoliert. Dann wird in die Zwischenräume zwischen den Wortleitungen 5 eine Implantation von Dotierstoff zur selbstjustierten Ausbildung von Source-/ Drain-Bereichen eingebracht. Die Zwischenräume zwischen den Wortleitungsstegen werden danach mit Polysilizium gefüllt, das elektrisch leitfähig dotiert ist.
Die 7 zeigt die Aufsicht auf das Bauelement gemäß 5 nach weiteren Verfahrensschritten. Zwischen den Wortleitungen 5 befindet sich das dotierte Polysilizium 10. Die Wortleitungsstege sind durch dünne Isolationsschichten oberhalb und seitlich elektrisch isoliert, sodass keine elektrisch leitende Verbindung zwischen dem elektrisch leitfähigen Anteil der Wortleitungen 5 und dem Polysilizium 10 vorhanden ist. Auf der Oberseite wird ganzflächig eine Schicht aus einem für die Bitleitungen vorgesehenen elektrisch leitfähigen Material, z. B. Wolfram, abgeschieden. Diese Schicht wird entsprechend der Darstellung der 7 zu Bitleitungsstreifen 11 strukturiert, die quer zu den Wortleitungen 5 verlaufen. Zwischen den Bitleitungsstreifen 11 sind Anteile 12 des zwischen die Wortleitungen eingebrachten Polysilizium 10 freigelegt. Diese Anteile 12 können dann unter Verwendung der Bitleitungsstreifen als Maske entfernt werden. Nachdem das geschehen ist, wird in den so gebildeten Öffnungen jeweils ringsum ein Seitenwandspacer hergestellt.
Die 8 zeigt in der Aufsicht gemäß 7 die Anordnung der zwischen den Bitleitungsstreifen 11 geätzten Öffnungen 14, deren Wände ringsum mit den Seitenwandspacern 13 versehen sind. Die Seitenwandspacer 13 verlaufen auch längs der seitlichen Ränder der Bitleitungsstreifen 11. Die Seitenwandspacer 13 können in der an sich bekannten Weise durch konformes Abscheiden einer Schicht aus dem für die Seitenwandspacer vorgesehenen Material und anschließendes anisotropes Rückätzen hergestellt werden. Zur Verdeutlichung der Positionen der Wortleitungen 5 und der Bitleitungsstreifen 11 sind in den 7 und 8 die verdeckten Konturen der Isolationsbereiche 3 eingezeichnet. In der 8 ist mit der strichpunktierten Linie die Position des in der 9 dargestellten Querschnitts markiert.
Die 9 zeigt den Querschnitt des Substrats 6 mit den Isolationsbereichen 3 und den darüber ausgeätzten Öffnungen 14. An den Seitenwänden der Öffnungen 14 sind jeweils Seitenwandspacer vorhanden, die auch die Flanken der restlichen Anteile des eingebrachten Polysiliziums 10 sowie die Flanken der Bitleitungsstreifen 11 bedecken. In der Blickrichtung besitzen die Seitenwandspacer 13 nur die in 9 eingezeichnete Höhe. Längs der Bitleitungsstreifen 11 sind die Seitenwandspacer dagegen durchgehend vorhanden, sodass sie später eine elektrische Isolation zwischen den Bitleitungsstreifen bilden. Die Öffnungen 14 werden mit elektrisch leitfähig dotiertem Polysilizium gefüllt.
Die 10 zeigt den Querschnitt gemäß 9, nachdem elektrisch leitfähig dotiertes Polysilizium 15 in die Öffnungen abgeschieden worden ist. Es wird dann ganzflächig wieder das Material, das für die Bitleitungen vorgesehen ist, abgeschieden. Dieses Material wird dann rückgeschliffen, vorzugs weise mittels CMP (chemical mechanical polishing). Dieses Rückschleifen endet auf der Höhe der oberen Ränder der Seitenwandspacer 13, sodass sich die in der 10 im Querschnitt dargestellte Struktur ergibt, bei der jetzt nur durch die oberen Anteile der Seitenwandspacer 13 getrennte Bitleitungsstreifen 11 vorhanden sind. Da die Isolationsbereiche 3 unter zwei zueinander benachbarten Bitleitungen in deren Längsrichtung zueinander versetzt angeordnet sind, ist in dem Querschnitt der 10 ein Isolationsbereich 3 jeweils nur unter jedem zweiten Bitleitungsstreifen 11 vorhanden.
Das ist nochmals deutlich erkennbar in der Aufsicht gemäß der 11, in der die Anordnung der Bitleitungsstreifen 11 und der dazwischen vorhandenen Seitenwandspacer 13 sowie die Anordnung der quer dazu verlaufenden Wortleitungen 5 dargestellt ist. In der 11 sind zur Orientierung nochmals die in dieser Aufsicht nicht erkennbaren äußeren Konturen der Isolationsbereiche 3 eingezeichnet sowie die ersten Anschlussbereiche A, die zweiten Anschlussbereiche B und die Kanalbereiche C. Außerdem sind hier mit den gestrichelt dargestellten Speicherbereichen 16 die Positionen gekennzeichnet, an denen jeweils ein Bit durch Programmieren der Speicherzellen gespeichert werden kann.
Es ist an der Darstellung in der 11 auch erkennbar, dass bei dieser Ausgestaltung der Anordnung der Bitleitungen und der Wortleitungen jeder Speicherplatz zwei in der Längsrichtung einer Wortleitung aufeinanderfolgenden Speicherzellen gemeinsam ist. Wenn man annimmt, dass bei diesem Ausführungsbeispiel die für die Aufeinanderfolge jeweils übernächster Wortleitungen maßgebliche Abmessung zwischen den Mittellinien dieser Wortleitungen (pitch) 4 F beträgt und die entsprechende Abmessung zwischen den Mittellinien jeweils über nächster Bitleitungen 3 F beträgt, entnimmt man der 11, dass in diesem Speicherzellenfeld jeweils vier Bits auf einer Fläche von 12 F² gespeichert werden können. Es genügen daher pro Bit 3 F² Chipfläche.
Wenn man die Wortleitungen entsprechend der Strukturierung der Bitleitungen strukturiert, indem man zunächst nur übernächste Wortleitungsstreifen herstellt und mit einer Spacer-Technik zur seitlichen Isolation dieser Wortleitungsstreifen dazwischen weitere Wortleitungsstreifen einfügt, lässt sich die Abmessung der Zellenflächen auch in der Längsrichtung der Bitleitungen reduzieren. Das ist in der 12 veranschaulicht, in der die Isolationsbereiche 3 mit in der Längsrichtung der Bitleitungsstreifen 11 reduzierten Abmessungen dargestellt sind. Die Wortleitungen 5 sind hier dichter zueinander angeordnet als in dem Ausführungsbeispiel der 11, wobei allerdings zu berücksichtigen ist, dass die der Übersichtlichkeit halber übertrieben groß gezeichneten Abstände zwischen den Wortleitungen 5 nur die Breite der Seitenwandspacer besitzen müssen.
Die 13 zeigt ein Schaltungsschema für ein weiteres Ausführungsbeispiel, bei dem die Wortleitungen in zwei quer zueinander verlaufenden Anteilen angeordnet sind. Die Bitleitungen BL sind jeweils an einen Anteil der ersten Anschlussbereiche A oder einen Anteil der zweiten Anschlussbereiche B angeschlossen. Wenn an zwei zueinander benachbarte Bitleitungen die entsprechenden Potenziale angelegt werden, kann ein zwischen diesen Bitleitungen vorhandener und über die betreffende Wortleitung adressierter Transistor programmiert oder ausgelesen werden. Die Anschlussbereiche sind nicht wie üblich jeweils nur zwei zueinander benachbarten Speicherzellen zugeordnet, sondern jeweils vier Speicherzellen. Nachfolgend wird ein bevorzugtes Herstellungsverfahren für diese Speicherzellenanordnung beschrieben, aus dem auch die Struktur dieses Ausführungsbeispiels deutlicher hervorgeht.
Die 14 zeigt im Querschnitt ein SOI-Substrat, bei dem auf dem eigentlichen Substrat 6 aus einer Bulk-Siliziumschicht eine dünne Isolationsschicht 17 und darauf eine Body-Siliziumschicht 18 angeordnet sind. Die Speicherzellen werden in der Body-Siliziumschicht 18 ausgebildet. Die Body-Siliziumschicht 18 wird vorzugsweise mit einer für die Transistorkanäle vorgesehenen Grunddotierungen versehen. Es wird dann ganzflächig die Speicherschicht 7, die für die Ausbildung von Charge-Trapping-Speicherzellen vorgesehen ist, abgeschieden. Diese Schicht kann auch hier eine Oxid-Nitrid-Oxid-Schichtfolge sein. Danach wird die Gate-Elektroden-Schicht 19 aufgebracht, die vorzugsweise elektrisch leitend dotiertes Polysilizium ist. Darauf wird eine Abdeckschicht 20 abgeschieden, die vorzugsweise Siliziumnitrid ist. Zur Ausbildung der Isolationsbereiche in dem Rechteckraster entsprechend der Darstellung der 3 und 4 wird dann eine Fotolithographie durchgeführt, mit der entsprechend dem Rechteckraster Öffnungen in der Schichtfolge bis auf die Body-Siliziumschicht 18 herab hergestellt werden.
Die 15 zeigt den Querschnitt gemäß der 14, nachdem die Öffnungen 21 in der Speicherschicht 7, der Gate-Elektroden-Schicht 19 und der Abdeckschicht 20 hergestellt worden sind. An den Seitenöffnungen werden dann die Seitenwandspacer 22 hergestellt, die aus einem Material, vorzugsweise SiO₂, sind, bezüglich dessen Silizium selektiv ätzbar ist. In der 15 ist der reine Querschnitt dargestellt, ohne die auch in der Blickrichtung sichtbaren Seitenwandspacer der Öffnungen 21.
Die Form der Öffnungen und die Anordnung der Seitenwandspacer, auch in der Blickrichtung der 15, geht aus der Darstellung in der 16 hervor, in der der Querschnitt gemäß der 15 markiert ist und die eine Aufsicht auf das betreffende Zwischenprodukt zeigt. Es sind die auf dem Rechteckraster angeordneten Öffnungen 21 mit den an den Seitenwänden ringsum angeordneten Seitenwandspacern 22 dargestellt. Die Oberseite wird im Übrigen durch die Abdeckschicht 20 gebildet.
Wie in der 17 gezeigt ist, werden im Bereich der Öffnungen 21 Isolationsbereiche 23 hergestellt, indem zunächst das Silizium anisotrop und selektiv zu SiO₂ aus der Body-Siliziumschicht 18 ausgeätzt wird. Dafür kann z. B. NH₄OH als Ätzmittel verwendet werden. In die so in der Body-Siliziumschicht 18 hergestellten weiteren Öffnungen wird ein dielektrisches Material, vorzugsweise SiO₂, eingebracht. Eine anschließende Nassätzung entfernt so viel von dem eingebrachten dielektrischen Material, dass es etwa bis auf die Höhe der Speicherschicht 7 einschließlich reicht, wie das in der 17 andeutungsweise eingezeichnet ist. Es wird dann elektrisch leitend dotiertes Polysilizium in die verbliebenen Öffnungen eingebracht und eventuell die Dicke der Schicht dieses dotierten Polysiliziums 24 entsprechend der Darstellung in der 17 so rückgeätzt, dass das Polysilizium 24 in etwa die Schichtlage der Gate-Elektroden-Schicht 19 einnimmt und mit dem elektrisch leitfähigen Material der Gate-Elektroden-Schicht 19 in Kontakt ist. Dann wird erneut dielektrisches Material, vorzugsweise wieder SiO₂, in die noch verbliebenen Öffnungen eingebracht, um Strukturierungsbereiche 25 auszubilden. Die Oberfläche des so erhaltenen Zwi schenproduktes wird planarisiert. Das Ergebnis ist in der 17 im Querschnitt dargestellt.
Es folgt dann ein Pull-Back-Schritt, mit dem das Material der Abdeckschicht selektiv bezüglich des dielektrischen Materials der Strukturierungsbereiche 25 in einem Schichtanteil rückgeätzt wird, wozu bei Verwendung von Siliziumnitrid als Abdeckschicht 20 und von SiO₂ als dielektrischem Material der Strukturierungsbereiche 25 insbesondere H₃PO₄ als Ätzmittel geeignet ist. Es verbleibt ein restlicher Schichtanteil der Abdeckschicht 20. Es wird dann ganzflächig ein für eine Hartmaske geeignetes Material als Maskenschicht abgeschieden. Dafür ist insbesondere Al₂O₃ geeignet, das nach dem Abscheiden ausgeheilt wird. Es erfolgt dann eine schräge Implantation eines Dotierstoffs, mit dem die Maskenschicht so verändert wird, dass die dotierten Anteile der Maskenschicht selektiv zu den übrigen, nicht dotierten Anteilen der Maskenschicht entfernt werden können. Im Fall einer Maskenschicht aus Al₂O₃ ist für die Implantation insbesondere Xenon geeignet. Die implantierten Anteile der Maskenschicht werden anschließend selektiv zu den nicht implantierten Anteilen entfernt.
Das Ergebnis dieser Verfahrensschritte ist in der 18 in einem Querschnitt dargestellt, der dem Querschnitt gemäß der 17 entspricht. Die Richtung der schrägen Implantation ist in der 18 mit dem schräg eingezeichneten Pfeil angedeutet. Von der Maskenschicht 26 sind nur noch die nach dem Entfernen der implantierten Anteile stehen gebliebenen restlichen Anteile eingezeichnet. Es ist deutlich erkennbar, dass infolge der schrägen Implantationsrichtung nicht implantierte Anteile der Maskenschicht 26 zwischen den Strukturierungsbereichen 25 oberhalb der Isolationsbereiche 23 stehen geblieben sind. Die genaue Anordnung der restlichen Anteile der auf diese Weise strukturierten Maskenschicht 26 lässt sich der Aufsicht entnehmen, die in 19 dargestellt ist.
Die 19 zeigt in der Aufsicht die Anordnung der Strukturierungsbereiche 25, unter denen sich jeweils die Isolationsbereiche befinden, sowie die zwischen den Strukturierungsbereichen 25 jeweils vorhandenen Anteile der strukturierten Maskenschicht 26. Die Richtung der schrägen Implantation ist in der 19 in der Projektion in die Zeichenebene durch die drei nach links weisenden Pfeile dargestellt. In den Bereichen zwischen den durch die Strukturierungsbereiche 25 und die strukturierte Maskenschicht 26 gebildeten Streifen ist daher die Oberseite der Abdeckschicht 20 freigelegt. Diese Anteile der Abdeckschicht sowie der darunter angeordneten Anteile der Gate-Elektroden-Schicht 19 können daher unter Verwendung der Strukturierungsbereiche 25 und der Maskenschicht 26 als Maske entfernt werden. Damit wird die Oberseite der Speicherschicht 7 in den betreffenden Bereichen freigelegt. Das ist in der 19 mit dem Bezugszeichen der Speicherschicht 7 wiedergegeben. Es ist jedoch im Prinzip unerheblich, ob die Speicherschicht 7 eventuell mit abgetragen wird oder zumindest teilweise angeätzt wird, da sie in einem nachfolgenden Verfahrensschritt gegebenenfalls erneuert werden kann. Die Position des in der 18 dargestellten Querschnitts sowie die Position des in der nachfolgenden 20 dargestellten Querschnitts sind in der 19 mit den strichpunktierten Linien markiert.
Die 20 zeigt den in der 19 markierten Querschnitt, in dem erkennbar ist, dass zwischen den Strukturierungsbereichen 25 und der Maskenschicht 26 jeweils das Material der Abdeckschicht 20 und der Gate-Elektroden-Schicht 19 entfernt wurde. In dem dargestellten Beispiel befinden sich in diesen Bereichen jeweils noch Anteile der Speicherschicht 7 auf der Body-Siliziumschicht 18. Dazwischen befinden sich unterhalb der Strukturierungsbereiche 25 die Isolationsbereiche 23 in dem Rechteckraster. Die Isolationsbereiche 23 sind hier in Aufsicht quadratisch, entsprechen also etwa den Isolationsbereichen 3 der 4.
Die 21 zeigt den Querschnitt gemäß der 20 nach dem Entfernen der Maskenschicht 26 und nach der Herstellung von weiteren Seitenwandspacern 27 längs der Seitenwände der Strukturierungsbereiche 25 und der verbliebenen Anteile der Abdeckschicht 20. Die Seitenwandspacer 27 reichen bis auf die Speicherschicht 7 bzw. bis auf die Isolationsbereiche 23 oder die restlichen Anteile der Body-Siliziumschicht 18 herab. Wesentlich ist dabei, dass die in dieser Richtung angeordneten Flanken des dotierten Polysiliziums 24 durch die Seitenwandspacer 27 elektrisch isoliert sind. Es wird dann erneut elektrisch leitend dotiertes Polysilizium 28 in die Zwischenräume eingebracht, nachdem gegebenenfalls die Speicherschicht 7 erneuert wurde. Die Seitenwandspacer 27 sind vorzugsweise SiO₂ oder auch eine Oxid-Nitrid-Oxid-Schichtfolge. Das eingebrachte dotierte Polysilizium 28 wird etwa auf die Höhe des dotierten Polysiliziums 24 rückgeätzt, sodass sich die Struktur gemäß der 21 ergibt. Es folgt dann eine Abscheidung einer weiteren Maskenschicht, die wiederum durch eine schräge Implantation, allerdings in einer Richtung, die in der Projektion auf die Oberseite des Bauelements gegenüber der Richtung der ersten Implantation um 90° gedreht ist.
Die 22 zeigt das Ergebnis des Aufbringens der weiteren Maskenschicht 29 und deren Strukturierung mittels einer weiteren, durch den eingezeichneten Pfeil angedeuteten, schrägen Implantation, bei der die Strukturierungsbereiche 25 wie zu vor die stehen bleibenden Anteile der weiteren Maskenschicht 29 abschatten.
Die 23 zeigt die so erhaltene Struktur des Zwischenprodukts in Aufsicht, in der die Anteile der strukturierten weiteren Maskenschicht 29 dargestellt sind. Die Projektion der Implantationsrichtung in die Zeichenebene ist in der 23 durch die nach oben weisenden Pfeile wiedergegeben. Die Anteile der weiteren Maskenschicht 29 befinden sich zwischen den Seitenwandspacern 27, die die Flanken der Strukturierungsbereiche 25 und der Abdeckschicht 20 sowie des darunter vorhandenen Polysiliziums bedecken. Das weitere dotierte Polysilizium 28 bleibt zwischen den Anteilen der weiteren Maskenschicht 29 jeweils nach oben frei, wie das ebenfalls der 23 zu entnehmen ist. Unter den Anteilen der weiteren Maskenschicht 29 sind jeweils restliche Anteile des dotierten Polysiliziums 28 vorhanden.
Ausgehend von dem in der 23 dargestellten Zwischenprodukt wird das dotierte Polysilizium 28 in den nicht von der weiteren Maskenschicht 29 bedeckten Bereichen entfernt, so dass auf diese Weise weitere Öffnungen gebildet werden. Im Anschluss daran können die Source-/Drain-Bereiche durch eine selbstjustierte Implantation von Dotierstoff ausgebildet werden. Dann werden die weiteren Öffnungen mit dielektrischem Material mindestens bis auf die Höhe der verbliebenen Anteile der Abdeckschicht 20 aufgefüllt. Anschließend wird die weitere Maskenschicht 29 entfernt. Die Oberseite des Bauelements wird planarisierend rückgeschliffen, was insbesondere mit CMP (chemical mechanical polishing) geschehen kann. In der 23 sind die Positionen der in den weiteren Figuren dargestellten Querschnitte markiert.
Die 24 zeigt das Ergebnis dieser Planarisierung der Oberseite bis herab auf die verbliebenen Schichtanteile der Abdeckschicht 20. Von dem dielektrischen Material der Strukturierungsbereiche 25 sind nur noch dünne restliche Schichtanteile übrig. Es ist in der 24 erkennbar, dass die restlichen Anteile der Gate-Elektroden-Schicht 19 sowie das in einem vorhergehenden Verfahrensschritt eingebrachte dotierte Polysilizium 24 eine durchgehende elektrisch leitende Verbindung in dieser Richtung bilden, die als Wortleitung vorgesehen ist. Seitlich sind diese Wortleitungen durch die Seitenwandspacer 27 gegen das übrige Material isoliert.
Die 25 zeigt einen Querschnitt im rechten Winkel zum Querschnitt der 24. In dem Querschnitt der 25 ist das dielektrische Material 30 eingezeichnet, das in den zuvor ausgeätzten Bereichen zwischen den Seitenwandspacern 27 und den zuvor vorhandenen Anteilen der weiteren Maskenschicht 29 eingebracht worden ist. Die Gate-Elektroden-Schicht 19 stellt in dem Querschnitt der 25 den Querschnitt der betreffenden Wortleitungen dar. Diese Wortleitungen bilden jeweils oberhalb eines in der Body-Siliziumschicht 18 vorhandenen Transistorkanals eine jeweilige Gate-Elektrode.
Die 26 zeigt einen Querschnitt parallel zu dem Querschnitt gemäß der 25, aber in den Bereich des eingebrachten dotierten Polysiliziums 24 bzw. 28 verschoben. In der 26 sind die Isolationsbereiche 23 eingezeichnet, zwischen denen die Body-Siliziumschicht 18 jeweils einen Transistorkanal bildet. Während in dem Querschnitt gemäß der 25 die verbliebenen Anteile der Gate-Elektroden-Schicht 19 jeweils als Gate-Elektroden vorhanden sind, bilden in dem Querschnitt der 26 die Anteile dotieren Polysiliziums 28, die von der Body-Siliziumschicht 18 durch die Speicher schicht 7 getrennt sind, jeweils weitere Gate-Elektroden. Diese weiteren Gate-Elektroden werden nach oben kontaktiert von weiteren herzustellenden Wortleitungen, die quer zu den bereits beschriebenen Wortleitungen verlaufen.
Die Anordnung der Bitleitungen und Wortleitungen wird aus der schematisierten Aufsicht der 27 deutlich. In dieser Darstellung wurde auf die Wiedergabe der unteren Wortleitungen, die aus der Gate-Elektroden-Schicht 19 und dem dotierten Polysilizium 24 gebildet sind, verzichtet. Die restlichen Anteile der Strukturierungsbereiche 25 wurden als verdeckte Konturen gestrichelt eingezeichnet. Die auf der Oberseite angeordneten Wortleitungen 31 und die darüber angeordneten diagonal dazu verlaufenden Bitleitungen 32 wurden im Ausschnitt eingezeichnet. An den mit den Kreuzen markierten Stellen sind die Bitleitungen 32 jeweils mit einem ersten Anschlussbereich oder einem zweiten Anschlussbereich kontaktiert.
Die 28 zeigt die Anordnung der oberseitigen Wortleitungen und Bitleitungen in einem Querschnitt, dessen Position dem Querschnitt der 24 entspricht. In der 28 ist erkennbar, dass auf die Oberseite des Zwischenproduktes gemäß der 24 oberseitige Wortleitungsstege 33 aufgebracht und strukturiert werden, die anschließend mit einer Isolationsschicht 34 bedeckt werden. Darauf werden die Bitleitungsstege 35 angeordnet. Die oberseitigen Wortleitungsstege 33 bilden die in der 27 eingezeichneten Wortleitungen 31 und die Bitleitungsstege 35 die Bitleitungen 32. Sowohl die oberseitigen Wortleitungsstege 33 als auch die Bitleitungsstege 35 können aus Wolfram oder einem anderen für Verdrahtungen geeigneten elektrisch leitfähigen Material ausgebildet werden.
Die 29 zeigt einen Querschnitt, dessen Position dem Querschnitt der 25 entspricht und der die Struktur des Bauelementes zwischen den oberseitigen Wortleitungsstegen wiedergibt. Dort befinden sich erste Anschlussbereiche und zweite Anschlussbereiche der Body-Siliziumschicht 18, die an die benachbarten Kanalbereiche angrenzen. In das dielektrische Material 30 und die Isolationsschicht 34 werden Kontaktlöcher für die Bitleitungen geätzt und mit Kontaktlochfüllungen 36 aus elektrisch leitfähigem Material gefüllt. Diese Kontaktlochfüllungen 36 dienen zur elektrischen Verbindung zwischen den oberseitigen Bitleitungsstegen 35, die anschließend aufgebracht und strukturiert werden, und den in der Body-Siliziumschicht 18 vorhandenen ersten Anschlussbereichen und zweiten Anschlussbereichen.
Die 30 zeigt einen Querschnitt entsprechend dem Querschnitt der 26. Dieser Querschnitt schneidet das Zwischenprodukt längs eines oberseitigen Wortleitungssteges 33, auf dem ein Schichtanteil der Isolationsschicht 34 aufgebracht ist. Darüber befinden sich die Bitleitungsstege 35. Die seitlichen Abmessungen der in den 28, 29 und 30 dargestellten Bitleitungsstege ergeben sich aus dem Umstand, dass bei den Ausrichtungen der jeweiligen Schnitte die schräg dazu verlaufenden Bitleitungsstege jeweils schräg geschnitten werden und sich so eine bezüglich der Kontaktlochfüllungen 36 und der Anteile dotierten Polysiliziums 24 unsymmetrische Ausrichtung der Schnittflächen dieser Bitleitungsstege 35 ergibt.
Die 31 zeigt den in der 27 markierten Querschnitt durch die Kontaktlochfüllungen 36 und quer zu den oberseitigen Wortleitungsstegen 33. Die eingezeichneten Bezugszeichen haben die bereits beschriebenen Bedeutungen.

1: erste Richtung
2: zweite Richtung
3: Isolationsbereich
4: Bitleitung
5: Wortleitung
6: Substrat
7: Speicherschicht
8: Gate-Elektroden-Schicht
9: Wortleitungsschicht
10: Polysilizium
11: Bitleitungsstreifen
12: Anteil des Polysiliziums
13: Seitenwandspacer
14: Öffnung
15: Polysilizium
16: Speicherbereich
17: Isolationsschicht
18: Body-Siliziumschicht
19: Gate-Elektroden-Schicht
20: Abdeckschicht
21: Öffnung
22: Seitenwandspacer
23: Isolationsbereich
24: dotiertes Polysilizium
25: Strukturierungsbereich
26: Maskenschicht
27: Seitenwandspacer
28: dotiertes Polysilizium
29: weitere Maskenschicht
30: dielektrisches Material
31: Wortleitung
32: Bitleitung
33: oberseitiger Wortleitungssteg
34: Isolationsschicht
35: Bitleitungssteg
36: Kontaktlochfüllung
A: erster Anschlussbereich
B: zweiter Anschlussbereich
C: Kanalbereich

Claims

Halbleiterspeicher-Bauelement mit einer matrixartigen Anordnung einer Mehrzahl von Charge-Trapping-Speicherzellen, die spaltenweise in einer ersten Richtung (1) und zeilenweise in einer quer zu der ersten Richtung verlaufenden zweiten Richtung (2) angeordnet sind und jeweils in Halbleitermaterial ausgebildete und für einen ersten Leitfähigkeitstyp dotierte Source-/Drain-Bereiche und einen zwischen den Source-/Drain-Bereichen vorgesehenen und undotierten oder für einen entgegengesetzten zweiten Leitfähigkeitstyp dotierten Kanalbereich sowie eine über dem Kanalbereich angeordnete und davon elektrisch isolierte Gate-Elektrode und eine Speicherschicht (7) zwischen der Gate-Elektrode und dem Kanalbereich und/oder einem jeweiligen Source-/Drain-Bereich aufweisen, einer Mehrzahl von ersten Anschlussbereichen (A), einer Mehrzahl von zweiten Anschlussbereichen (B), einer Mehrzahl von parallel im Abstand zueinander angeordneten Wortleitungen (5), die jeweils mit den Gate-Elektroden eines Anteils der Speicherzellen verbunden sind, und einer Mehrzahl von parallel im Abstand zueinander in der ersten Richtung (1) angeordneten Bitleitungen (4), die im Wechsel jeweils mit einem Anteil der ersten Anschlussbereiche oder mit einem Anteil der zweiten Anschlussbereiche verbunden sind, wobei die ersten Anschlussbereiche und die zweiten Anschlussbereiche jeweils einen Source-/Drain-Bereich einer ersten Speicherzelle und einer in der ersten Richtung dazu benachbarten zweiten Speicherzelle sowie einer in der zweiten Richtung zu der ersten Speicherzelle benachbarten dritten Speicherzelle und einer in der ersten Richtung zu der dritten Speicherzelle und in der zweiten Richtung zu der zweiten Speicherzelle benachbarten vierten Speicherzelle miteinander verbinden, jede Speicherzelle einen Source-/Drain-Bereich aufweist, der zu einem der ersten Anschlussbereiche gehört, und einen weiteren Source-/Drain-Bereich aufweist, der zu einem der zweiten Anschlussbereiche gehört, die ersten Anschlussbereiche spaltenweise und zeilenweise angeordnet sind und die zweiten Anschlussbereiche spaltenweise und zeilenweise jeweils zwischen Spalten und Zeilen aus ersten Anschlussbereichen angeordnet sind, dadurch gekennzeichnet, dass die Speicherzellen eine durch die Aufeinanderfolge eines Source-/Drain-Bereichs, eines Kanalbereichs (C) und eines weiteren Source-/Drain-Bereichs bestimmte Längsrichtung aufweisen, die in einem Winkel zwischen 30° und 60° zu der ersten Richtung verläuft.
Halbleiterspeicher-Bauelement nach Anspruch 1, bei dem die Bitleitungen (4) oberhalb der betreffenden ersten Anschlussbereiche (A) bzw. der betreffenden zweiten Anschlussbereiche (B) verlaufen und mittels vertikaler elektrisch leitender Verbindungen auf den Anschlussbereichen angeschlossen sind.
Halbleiterspeicher-Bauelement nach Anspruch 1 oder 2, bei dem die Wortleitungen (5) in der zweiten Richtung (2) angeordnet sind, die Bitleitungen (4) oberhalb der Wortleitungen (5) und von diesen elektrisch isoliert angeordnet sind und die Speicherschicht (7) jeweils unter den Wortleitungen angeordnet ist.
Halbleiterspeicher-Bauelement nach Anspruch 3, bei dem zwischen zwei in der ersten oder der zweiten Richtung aufeinanderfolgenden ersten Anschlussbereichen (A) und zwischen zwei in der ersten oder der zweiten Richtung aufeinanderfolgenden zweiten Anschlussbereichen (B) jeweils ein Isolationsbereich (3) unter einer Bitleitung (4) vorhanden ist, der die Bitleitung (4) beidseitig überragt und in der zweiten Richtung (2) eine größte Abmessung besitzt, die mindestens gleich der Summe aus dem Abstand zueinander benachbarter Bitleitungen und der Abmessung einer in der zweiten Richtung (2) gemessenen Breite der Bitleitung ist.
Halbleiterspeicher-Bauelement nach Anspruch 1 oder 2, bei dem die Wortleitungen (5) in einer dritten Richtung und in einer vierten Richtung angeordnet sind, wobei die dritte Richtung und die vierte Richtung Winkel von mindestens 60° zueinander einschließen und in Winkeln zwischen 30° und 60° zu der ersten Richtung (1) und zu der zweiten Richtung (2) verlaufen.
Halbleiterspeicher-Bauelement nach Anspruch 5, bei dem jeweils zu einer ersten Speicherzelle und einer zweiten Speicherzelle, die längs einer Wortleitung (5) aufeinanderfolgen, eine dritte Speicherzelle und eine vierte Speicherzelle vorhanden sind, die zu der ersten Speicherzelle in der ersten Richtung (1) und zu der zweiten Speicherzelle in der zweiten Richtung (2) bzw. zu der ersten Speicherzelle in der zweiten Richtung (2) und zu der zweiten Speicherzelle in der ersten Richtung (1) benachbart sind und längs einer quer zu der Wortleitung verlaufenden weiteren Wortleitung aufeinanderfolgen.
Halbleiterspeicher-Bauelement nach Anspruch 5 oder 6, bei dem zwischen zwei in der ersten Richtung (1) oder der zweiten Richtung (2) aufeinanderfolgenden ersten Anschlussbereichen (A) und zwischen zwei in der ersten Richtung (1) oder der zweiten Richtung (2) aufeinanderfolgenden zweiten Anschlussbereichen (B) jeweils ein Isolationsbereich (3) unterhalb einer Bitleitung (4) und zwei sich kreuzenden Wortleitungen (5) vorhanden ist.
Verfahren zur Herstellung eines Halbleiterspeicher-Bauelements, bei dem in einem ersten Schritt an einer Oberseite eines undotierten oder mit einer Grunddotierung versehenen Halbleiterkörpers oder Substrats (6) Aussparungen geätzt und mit dielektrischem Material aufgefüllt werden und auf diese Weise Isolationsbereiche (3) hergestellt werden, die in einem Rechteckraster angeordnet sind, in einem zweiten Schritt eine für die Ausbildung von Charge-Trapping-Speicherzellen vorgesehene Speicherschicht (7), eine für Gate-Elektroden vorgesehene Gate-Elektroden-Schicht (8) und eine für Wortleitungen (5) vorgesehene Wortleitungsschicht (9) aufgebracht werden, in einem dritten Schritt die in dem zweiten Schritt aufgebrachten Schichten zu Wortleitungsstegen strukturiert werden, die diagonal zu dem Rechteckraster parallel im Abstand zueinander über Reihen der Isolationsbereiche (3) verlaufen, im einem vierten Schritt die Wortleitungsstege in dielektrisches Material eingekapselt werden und eine selbstjustierte Implantation von Dotierstoff, bei Vorhandensein einer Grunddotierung in dem Substrat für das der Grunddotierung entgegengesetzte Vorzeichen der Leitfähigkeit, in den Halbleiterkörper oder das Substrat erfolgt, in einem fünften Schritt Polysilizium (10) in zwischen den Wortleitungsstegen vorhandene Zwischenräume eingebracht und nach Bedarf auf die Höhe der Wortleitungsstege abgetragen wird, in einem sechsten Schritt ein für Bitleitungen (4) vorgesehenes elektrisch leitfähiges Material ganzflächig abgeschieden und zu quer zu den Wortleitungsstegen verlaufenden und im Bereich jeweils übernächster vorgesehener Bitleitungen parallel im Abstand zueinander angeordneten Bitleitungsstreifen (11) strukturiert wird, in einem siebten Schritt unter Verwendung der Bitleitungsstreifen (11) als Maske zwischen den Bitleitungsstreifen vorhandene Anteile des in dem fünften Schritt eingebrachten Polysiliziums (10) entfernt werden und so Öffnungen (14) hergestellt werden, in einem achten Schritt in den in dem siebten Schritt hergestellten Öffnungen (14) und an Flanken der Bitleitungsstreifen (11) Seitenwandspacer (13) aus dielektrischem Material hergestellt werden, in einem neunten Schritt in die Öffnungen Polysilizium (15) abgeschieden wird und etwa auf die Höhe der verbliebenen Anteile des in dem fünften Schritt eingebrachten Polysiliziums (10) rückgeätzt wird und in einem zehnten Schritt ein für Bitleitungen vorgesehenes elektrisch leitfähiges Material abgeschieden und oberhalb der Seitenwandspacer (13) bis zur Ausbildung weiterer Bitleitungsstreifen (11) abgetragen wird, und bei dem die durch die Seitenwandspacer (13) voneinander getrennten Anteile des zwischen die Wortleitungsstege eingebrachten Polysiliziums (10) so angeordnet werden, dass sie längs der betreffenden Wortleitungsstege abwechselnd auf Halbleitermaterial und auf einem Isolationsbereich (3) angeordnet sind.
Verfahren zur Herstellung eines Halbleiterspeicher-Bauelements, bei dem in einem ersten Schritt auf eine Body-Siliziumschicht (18) eines SOI-Substrats (6) mit einer Bulk-Siliziumschicht, einer Isolationsschicht (17) und der undotierten oder mit einer Grunddotierung versehenen Body-Siliziumschicht (18) eine für die Ausbildung von Charge-Trapping-Speicherzellen vorgesehene Speicherschicht (7), eine für Gate-Elektroden vorgesehene Gate-Elektroden-Schicht (19) und eine Abdeckschicht (20) aus einem dielektrischen Material aufgebracht werden, in einem zweiten Schritt die in dem ersten Schritt aufgebrachten Schichten in Bereichen, die in einem Rechteckraster mit zwei quer zueinander vorgegebenen Richtungen angeordnet sind, entfernt werden und so Öffnungen (21) hergestellt werden, in einem dritten Schritt in den Öffnungen (21) Seitenwandspacer (22), die zumindest die Gate-Elektroden-Schicht (19) seitlich bedecken, aus einem Material hergestellt werden, bezüglich dessen Silizium selektiv ätzbar ist, in einem vierten Schritt in den Öffnungen (21) das Silizium der Body-Siliziumschicht (18) entfernt wird, in einem fünften Schritt ein dielektrischen Material zur Ausbildung von Isolationsbereichen (23) eingebracht wird, mit dem die Öffnungen bis zur Lage der Speicherschicht (7) aufgefüllt werden, in einem sechsten Schritt elektrisch leitfähig dotiertes Polysilizium (24) in die verbliebenen Öffnungen eingebracht und nach Bedarf überschüssiges Polysilizium etwa bis zu einer Grenzfläche zwischen der Gate-Elektroden-Schicht (19) und der Abdeckschicht (20) entfernt wird, in einem siebten Schritt die noch verbliebenen Öffnungen mit einem dielektrischen Material gefüllt werden, bezüglich des sen die Abdeckschicht (20) selektiv ätzbar ist, und damit Strukturierungsbereiche (25) gebildet werden, in einem achten Schritt ein Schichtanteil der Abdeckschicht (20) selektiv bezüglich des in den Strukturierungsbereichen (25) eingebrachten dielektrischen Materials entfernt wird, in einem neunten Schritt eine mittels einer Implantation veränderbare Maskenschicht (26) aufgebracht wird, in einem zehnten Schritt eine schräge Implantation über einer der durch das Rechteckraster vorgegebenen Richtungen in die Maskenschicht (26) erfolgt, wobei Anteile der Maskenschicht (26) durch die Strukturierungsbereiche abgeschattet werden, und dann die durch die Implantation veränderten Anteile der Maskenschicht entfernt werden, sodass jeweils zwischen zwei in der betreffenden Richtung aufeinanderfolgenden Strukturierungsbereichen ein restlicher Anteil der Maskenschicht stehen bleibt, in einem elften Schritt unter Verwendung der restlichen Anteile der Maskenschicht (26) als Maske die verbliebenen Schichtanteile der Abdeckschicht (20) und die Gate-Elektroden-Schicht (19) bereichsweise entfernt werden und danach die Maskenschicht (26) entfernt wird, in einem zwölften Schritt weitere Seitenwandspacer (27) an Flanken der verbliebenen Anteile der Gate-Elektroden-Schicht (19) und des in dem sechsten Schritt eingebrachten Polysiliziums (24) hergestellt werden, die Speicherschicht nach Bedarf bereichsweise erneuert wird und die in dem elften Schritt entfernten Anteile der Gate-Elektroden-Schicht durch elektrisch leitfähig dotiertes Polysilizium (28) ersetzt werden, in einem dreizehnten Schritt eine ebenfalls mittels einer Implantation veränderbare weitere Maskenschicht (29) aufgebracht wird, in einem vierzehnten Schritt eine weitere schräge Implantation über der anderen durch das Rechteckraster vorgegebenen Richtung in die weitere Maskenschicht (29) erfolgt, wobei Anteile der weiteren Maskenschicht (29) durch die Strukturierungsbereiche abgeschattet werden, und dann die durch die Implantation veränderten Anteile der weiteren Maskenschicht (29) entfernt werden, sodass jeweils zwischen zwei in der betreffenden Richtung aufeinanderfolgenden Strukturierungsbereichen ein restlicher Anteil der weiteren Maskenschicht (29) stehen bleibt, in einem fünfzehnten Schritt unter Verwendung der restlichen Anteile der weiteren Maskenschicht (29) als Maske Anteile des in dem zwölften Schritt eingebrachten Polysiliziums (28) entfernt werden und so weitere Öffnungen hergestellt werden, in einem sechzehnten Schritt in die weiteren Öffnungen eine Implantation von Dotierstoff zur Ausbildung von Source-/ Drain-Bereichen in der Body-Siliziumschicht (18) erfolgt, in einem siebzehnten Schritt die weiteren Öffnungen mit dielektrischem Material (30) gefüllt werden und die weitere Maskenschicht (29) entfernt wird, in einem achtzehnten Schritt durch ein Rückschleifen der zuvor aufgebrachten Materialien eine planare Oberfläche erzeugt wird, die auch jeweilige Oberflächen der von der Abdeckschicht (20) verbliebenen Schichtanteile umfasst, in einem neunzehnten Schritt oberseitig parallel im Abstand zueinander quer zu den weiteren Seitenwandspacern (27) verlaufende Wortleitungsstege (33) hergestellt werden, die die zuvor von den Anteilen der weiteren Maskenschicht (29) bedeckten Bereiche des in dem zwölften Schritt eingebrachten Polysiliziums (28) elektrisch kontaktieren, in einem zwanzigsten Schritt ein dielektrisches Material abgeschieden und planarisiert wird, womit die Wortleitungsstege (33) elektrisch isoliert werden, in einem einundzwanzigsten Schritt in den Bereichen, in denen in dem siebzehnten Schritt dielektrisches Material (30) eingebracht worden ist, jeweils Kontaktlöcher hergestellt und mit elektrisch leitfähigen Kontaktlochfüllungen (36) gefüllt werden und in einem zweiundzwanzigsten Schritt oberseitig parallel im Abstand zueinander diagonal zu den Richtungen des Rechteckrasters verlaufende Bitleitungsstege (35) hergestellt werden, die die Kontaktlochfüllungen (36) elektrisch kontaktieren.
Verfahren nach Anspruch 9, bei dem die Abdeckschicht (20) aus Siliziumnitrid aufgebracht wird und in dem fünften, siebten und siebzehnten Schritt SiO₂ als dielektrisches Material verwendet wird.