DE10153493A1

DE10153493A1 - Floatinggatespeicherzelle, Verfahren zu deren Herstellung un Halbleiterspeichereinrichtung

Info

Publication number: DE10153493A1
Application number: DE10153493A
Authority: DE
Inventors: Thomas Mikolajick
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2003-05-15
Also published as: US6760252B2; US20030081457A1

Abstract

Für eine besonders flexible und platzsparende Informationsspeicherung wird bei einer Floatinggatespeicherzelle (10) und einer entsprechenden Halbleiterspeichereinrichtung vorgeschlagen, eine vorgesehene Floatinggateanordnung (F) mit einer Mehrzahl von Floatinggates (F1, F2) auszubilden. Jedes der Floatinggates (F1, F2) ist zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet. Dadurch sind in der Speicherzelle (10) eine Mehrzahl von Informationseinheiten unabhängig voneinander speicherbar.

Description

Die Erfindung betrifft eine Floatinggatespeicherzelle gemäß dem Oberbegriff des Anspruchs 1, eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 16 sowie ein Verfahren zum Herstellen einer Floatinggatespeicherzelle gemäß dem Oberbegriff des Patentanspruchs 21.
Bei der Weiterentwicklung von Halbleiterspeichereinrichtungen auf der Grundlage nicht-flüchtiger Speichermechanismen wurde auch das Prinzip der sogenannten nicht-flüchtigen Floatinggatespeicherzelle entwickelt. Eine derartige Floatinggatespeicherzelle zur nicht-flüchtigen Informationsspeicherung weist eine Floatinggateanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung auf. Die Floatinggateanordnung dient der eigentlichen Informationsspeicherung, während die Source/Drainanordnung zum Zugriff auf die Floatinggateanordnung und somit zum Zugriff auf die jeweilige Information ausgebildet ist. Die Steuergateanordnung ist zur Steuerung dieses Zugriffs auf die Floatinggateanordnung bzw. auf die Information ausgebildet.
Nachteilig bei bekannten Halbleiterspeichereinrichtungen, in diesen enthaltener Speicherzellen sowie entsprechender Herstellungsverfahren von Halbleiterspeichereinrichtungen oder Speicherzellen ist, dass bei diesen das grundlegende Konzept in struktureller und fertigungstechnischer Hinsicht auf dem Vorsehen einer einzigen binären Informationseinheit in jeweils einer einzelnen Speicherzelle beruht. Jede Speicherzelle und somit jeder Speicherort werden somit nur einfach mit Information belegt und entsprechend ausgebildet.
Der Erfindung liegt die Aufgabe zugrunde, eine Floatinggatespeicherzelle, ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung anzugeben, durch welche auf besonders einfache Art und Weise eine besonders hohe Informationsdichte erzielbar und auf besonders zuverlässige Art und Weise modifizierbar und abrufbar ist.
Die Aufgabe wird bei einer gattungsgemäßen Floatinggatespeicherzelle erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Ferner wird die Aufgabe bei einer gattungsgemäßen Halbleiterspeichereinrichtung mit den kennzeichnenden Merkmalen des Anspruchs 16 gelöst. Darüber hinaus findet sich eine weitere Lösung der Aufgabe bei einem gattungsgemäßen Herstellungsverfahren für eine Floatinggatespeicherzelle durch die kennzeichnenden Merkmale des Anspruchs 21. Vorteilhafte Weiterbildungen der erfindungsgemäßen Floatinggatespeicherzelle, der erfindungsgemäßen Halbleiterspeichereinrichtung und des erfindungsgemäßen Herstellungsverfahrens sind Gegenstand der jeweiligen abhängigen Unteransprüche.
Die erfindungsgemäße Floatinggatespeicherzelle zur nicht- flüchtigen Informationsspeicherung ist dadurch gekennzeichnet, dass die Floatinggateanordnung eine Mehrzahl Floatinggates aufweist, dass jedes der Floatinggates zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und dass dadurch in der Speicherzelle eine entsprechende Mehrzahl Informationseinheiten, insbesondere binäre Bits, unabhängig speicherbar ist.
Im Gegensatz zum Stand der Technik wird also erfindungsgemäß das Ein-Bit-Konzept verlassen und somit die erfindungsgemäße Floatinggatespeicherzelle zur Speicherung einer Mehrzahl von Informationseinheiten, insbesondere von binären Bits oder dergleichen ausgebildet. Dies wird dadurch realisiert, dass im Gegensatz zur Floatinggatespeicherzelle nach dem Stand der Technik die Floatinggateanordnung mit einer Mehrzahl von Floatinggates ausgebildet ist. Dabei ist es vorgesehen, dass jedes der Floatinggates unabhängig von den anderen Floatinggates zur separaten und unabhängigen Informationsspeicherung ausgebildet ist. Somit kann zum Beispiel in jedem der Floatinggates jeweils ein Bit gemäß einem aufgeprägten Potenzialzustand eingeschrieben und abgerufen werden.
Jedes Floatinggate kann auch zur Aufnahme von mehr als zwei Ladungs- und/oder Potenzialzuständen ausgebildet sein, so dass die Informationsdichte pro Floatinggatespeicherzelle weiter gesteigert ist.
Besonders flexibel gestaltet sich die Struktur der erfindungsgemäßen Floatinggatespeicherzelle, wenn gemäß einer besonders bevorzugten Ausführungsform die Steuergateanordnung eine Mehrzahl Steuergates aufweist, je ein Steuergate je einem Floatinggate zugeordnet ist und durch jedes Steuergate der Zugriff auf das zugeordnete Floatinggate und den darin enthaltenen Informationszustand steuerbar ist. Durch die zunächst organisatorische Zuordnung je eines Steuergates der Steuergateanordnung mit je einem Floatinggate der Floatinggateanordnung ergibt sich eine besonders flexible Steuerung des Zugriffs auf die im Floatinggate zu speichernde Information. Die zunächst organisatorische und ablaufstechnische Zuordnung zwischen Floatinggate und Steuergate wird vorteilhafterweise sich auch in einer baulichen oder räumlichen Zuordnung, insbesondere in einer besonderen räumlichen Nachbarschaft der zugeordneten Floatinggates und Steuergates zueinander repräsentieren.
Eine weitere Vereinfachung der erfindungsgemäßen Floatinggatespeicherzelle ergibt sich, wenn die Source/Drainanordnung zwei Source/Draingebiete aufweist, die Source/Draingebiete für die Mehrzahl der Floatinggates und/oder für die Mehrzahl der Steuergates gemeinsam vorgesehen sind, und durch die zwei gemeinsamen Source/Draingebiete auf alle Floatinggates zugreifbar ist.
Im Hinblick auf eine besonders einfache Herstellungsprozedur und auch im Hinblick auf eine entsprechende Funktionszuverlässigkeit ist es vorgesehen, dass die Floatinggates bezüglich ihrer geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.
Zur Zuverlässigkeit der erfindungsgemäßen Floatinggatespeicherzelle ist es andererseits vorgesehen, dass die Floatinggates voneinander sowie von den Steuergates und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind und dass insbesondere jedes Floatinggate in der Floatinggatespeicherzelle im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet ist.
Ferner ist es von Vorteil, dass die Steuergates im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.
Weiter wird bevorzugt, dass die Steuergates voneinander sowie von den Floatinggates und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.
Gemäß einer anderen Ausführungsform der erfindungsgemäßen Floatinggatespeicherzelle ist es vorgesehen, dass die Floatinggates und/oder die Steuergates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen bestehen.
Bei einer weiteren Ausführungsform der erfindungsgemäßen Floatinggatespeicherzelle ist es vorgesehen, dass die Floatinggates und die Steuergates im Wesentlichen aus demselben Material bestehen.
Zur Realisierung der Zuordnung zwischen den Floatinggates und den Steuergates ist es gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Floatinggatespeicherzelle vorgesehen, dass die einander zugeordneten Floatinggates und Steuergates jeweils in direkter räumlicher Nachbarschaft zueinander ausgebildet sind und dass insbesondere dabei jeweils Zwischenisolationsbereiche vorgesehen sind, insbesondere jeweils ein Zwischendielektrikum zwischen den jeweils zugeordneten Floatinggates und dem Steuergate.
Das Zwischendielektrikum wird auch als Interpolydielektrikum bezeichnet und kann z. B. eine NO- oder ONO-Struktur sein, d. h. eine Struktur mit einer Anordnung aus Nitrid/Oxid bzw. Oxid/Nitrid/Oxid.
Es wird ferner bevorzugt, dass jedes Floatinggate einen ersten Endbereich und einen zweiten Endbereich aufweist. Dabei ist der jeweils erste Endbereich in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet und der jeweils zweite Endbereich in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet ausgebildet und angeordnet. Dadurch wird insbesondere ein räumlicher oder flächenartiger Überlapp zwischen den Floatinggates, insbesondere den jeweiligen Endbereichen davon, und den Source/Draingebieten ausgebildet.
Gemäß einer anderen Ausführungsform der erfindungsgemäßen Floatinggatespeicherzelle ist es vorgesehen, dass zwischen dem jeweiligen Floatinggate, insbesondere den Endbereichen davon, und den Source/Draingebieten ein Isolationsbereich vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.
Gemäß einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen Floatinggatezelle ist ein Hauptbereich der Floatinggatezelle ausgebildet, und zwar als ein erhabener Bereich, insbesondere als ein Lamelle, ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs.
Dabei weist der Hauptbereich, insbesondere die Lamelle, in vorteilhafter Weise Seitenbereiche auf. Ferner ist es dabei vorgesehen, dass die, insbesondere zwei, Floatinggates im Bereich der Seitenbereiche, insbesondere sich gegenüberliegend mit dem Hauptbereich dazwischen, vorgesehen sind, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs zum Hauptbereich hin.
Durch das Vorsehen eines derartigen Lamellenbereichs mit Seitenbereichen wird praktisch automatisch eine elektrische Isolation und räumliche Trennung zwischen den auszubildenden Floatinggates einerseits und zwischen den auszubildenden Steuergates andererseits erreicht.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Floatinggatespeicherzelle ist es vorgesehen, dass die Source/Draingebiete als - insbesondere n⁺-dotierte - Gebiete des Hauptbereichs, insbesondere durch ein Kanalgebiet als Teil des Hauptbereichs getrennt, ausgebildet sind. Zwar werden n-Kanal-Transistoren bevorzugt, aber auch p- Kanal-Transistoren sind möglich und vorgesehen. Dabei werden dann Source/Draingebiete p⁺-dotiert ausgebildet.
Durch diese Vorgehensweise mit der Ausgestaltung als Lamelle wird also zusätzlich automatisch die Ausbildung voneinander räumlich getrennter und voneinander elektrisch im Wesentlichen isolierter Source/Drainbereiche ermöglicht.
Die Lamellenstruktur ermöglicht weiterhin durch ihre lineare Ausdehnung und durch die Möglichkeit der Anordnung einer Mehrzahl von derartigen Lamellen parallel zueinander, eine besonders einfache Vorgehensweise beim Ausbilden einer Halbleiterspeichereinrichtung mit einer Mehrzahl oder Vielzahl erfindungsgemäßer Floatinggatespeicherzellen.
So ist es bei der erfindungsgemäßen Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen zur nicht- flüchtigen Informationsspeicherung vorgesehen, dass die Speicherzellen als erfindungsgemäße Floatinggatespeicherzellen ausgebildet sind.
Bei einer besonders bevorzugten Ausführungsform ist es vorgesehen, dass benachbarte Speicherzellen zumindest einen Teil der Steuergates als gemeinsame Steuergates verwenden.
Bei einer anderen erfindungsgemäßen Ausführungsform der Halbleiterspeichereinrichtung ist es vorgesehen, dass die Mehrzahl der Speicherzellen matrixartig und auf einer Mehrzahl im Wesentlichen gleicher Hauptbereiche, insbesondere in Form von Lamellen, Stegen, Graden oder dergleichen, ausgebildet ist.
Besonders vorteilhaft gestaltet sich die Ausbildung und Struktur der erfindungsgemäßen Halbleiterspeichereinrichtung dann, wenn die Hauptbereiche sich linear erstreckend und im Wesentlichen äquidistant zueinander ausgebildet und angeordnet sind.
Dabei ist es insbesondere vorgesehen, dass die Hauptbereiche, insbesondere die Lamellen, im Wesentlichen als Spalten und/oder als Zeilen der matrixartigen Anordnung von Speicherzellen vorgesehen sind.
Nachfolgend wird das erfindungsgemäße Verfahren zur Herstellung einer Floatinggatespeicherzelle zur nicht-flüchtigen Informationsspeicherung dargestellt. Dabei wird von einem gattungsgemäßen Verfahren zur Herstellung ausgegangen. Bei diesem gattungsgemäßen Verfahren werden eine Floatinggateanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung vorgesehen. Die Floatinggateanordnung wird zur eigentlichen Informationsspeicherung ausgebildet. Die Source/Drainanordnung wird zum Zugreifen auf die Floatinggateanordnung ausgebildet. Die Steuergateanordnung wird zur Steuerung des Zugriffs auf die Floatinggateanordnung bzw. auf die dort enthaltene Information ausgebildet.
Das erfindungsgemäße Verfahren zum Herstellen einer Floatinggatespeicherzelle ist dadurch gekennzeichnet, dass die Floatinggateanordnung mit einer Mehrzahl Floatinggates ausgebildet wird, dass jedes der Floatinggates zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet wird und dass dadurch in der Speicherzelle eine entsprechende Mehrzahl von Informationseinheiten, insbesondere binäre Bits oder dergleichen, unabhängig voneinander speicherbar wird.
Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die Steuergateanordnung mit einer Mehrzahl von Steuergates vorgesehen wird, dass je ein Steuergate je einem Floatinggate zugeordnet wird und dass durch jedes Steuergate der Zugriff auf das zugeordnete Floatinggate steuerbar ausgebildet wird.
Andererseits ist es vorgesehen, dass die Source/Drainanordnung mit zwei Source/Draingebieten ausgebildet wird, dass die Source/Draingebiete für die Mehrzahl der Floatinggates und/oder für die Mehrzahl der Steuergates gemeinsam vorgesehen werden und dass dadurch über die zwei gemeinsamen Source/Draingebiete auf alle Floatinggates zugreifbar wird.
Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass jeweils die Floatinggates und/oder jeweils die Steuergates im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.
Weiterhin bevorzugt wird, dass die Floatinggates und/oder die Steuergates voneinander, von den Steuergates bzw. von den Floatinggates und von den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.
Bei den Floatinggates wird ferner bevorzugt, dass diese durch diese Maßnahmen in der Floatinggatespeicherzelle im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet werden.
Die Floatinggates und/oder die Steuergates werden bevorzugterweise aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet. Sie werden insbesondere aus demselben Material ausgebildet.
Vorteilhaft ist, das Steuergate jeweils niederohmig auszubilden. Die Floatinggates können dagegen auch hochohmig sein.
Zur Realisierung der Zuordnung zwischen den jeweiligen Floatinggates und den jeweiligen Steuergates ist es vorgesehen, dass die einander zugeordneten Floatinggates und Steuergates jeweils in direkter räumlicher Nachbarschaft zueinander ausgebildet werden und dass dabei insbesondere jeweils ein Zwischenisolationsbereich vorgesehen wird, insbesondere ein Zwischendielektrikum.
In bevorzugter Weise wird jedes Floatinggate mit einem ersten Endbereich und mit einem zweiten Endbereich ausgebildet. Es wird jeweils der erste Endbereich in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet und der jeweils zweite Endbereich in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet ausgebildet oder angeordnet. Dadurch wird insbesondere ein räumlicher oder flächenartiger oder flächiger Überlapp zwischen den Floatinggates, insbesondere den jeweiligen Endbereichen davon, und den Source/Draingebieten ausgebildet. In bevorzugter Weise wird weiterhin zwischen den jeweiligen Floatinggates, insbesondere den Endbereichen davon, und dem jeweiligen Source/Draingebiet ein Isolationsbereich ausgebildet, insbesondere in Form eines Siliziumdioxidmaterials.
Besonders bevorzugt wird, dass als Hauptbereich der Floatinggatezelle jeweils ein erhabener Bereich, insbesondere eine Lamelle, ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs ausgebildet wird. Dabei ist es insbesondere vorgesehen, dass der Hauptbereich, insbesondere die Lamelle oder dergleichen mit Seitenbereichen ausgebildet wird. Es ist ferner vorgesehen, dass - insbesondere zwei - Floatinggates im Bereich der Seitenbereiche, insbesondere sich gegenüberliegend mit dem Hauptbereich dazwischen, vorgesehen werden, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs zum Hauptbereich hin.
Besonders vorteilhaft ist es, dass die Source/Draingebiete als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs, insbesondere durch ein Kanalgebiet als Teil des Hauptbereichs getrennt, ausgebildet werden.
Die bisherigen kennzeichnenden Merkmale des erfindungsgemäßen Herstellungsverfahrens repräsentieren zum Teil die strukturellen Merkmale der erfindungsgemäß auszubildenden Floatinggatespeicherzelle. Darüber hinaus sind aber verschiedene Ausgestaltungsformen beim Herstellen denkbar.
Gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass zunächst ein Halbleitersubstratbereich, insbesondere in Form von p-dotiertem Silizium, bereitgestellt wird. Dann werden lokale Dotiergebiete, insbesondere in n⁺-dotierter Form, für die auszubildenden Source/Draingebiete ausgebildet, insbesondere durch Implantieren. Nachfolgend wird dann der Hauptbereich für die Speicherzelle durch Rückätzen der Umgebung im Halbleitermaterialbereich ausgebildet, insbesondere unter Verwendung eines Maskierungsprozesses oder dergleichen.
Es kann auch n-dotiertes Silizium verwendet werden, wobei dann p⁺-dotierte Source/Draingebiete vorzusehen sind.
Die beiden zuletzt genannten Schritte können auch in umgekehrter Reihenfolge durchgeführt werden, so dass zunächst die Hauptbereiche, insbesondere also die Lamellenstruktur, durch Rückätzen der Umgebung im Halbleitermaterialbereich ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses oder dergleichen, und dass dann nachfolgend Dotiergebiete in lokaler Form ausgebildet werden, insbesondere durch Implantieren.
Vorteilhafterweise werden die lokalen Dotiergebiete in einer ersten Streifenform ausgebildet, und das Rückätzen erfolgt in einer zweiten Streifenform, quer zur ersten Streifenform.
Besonders vorteilhafte Strukturen ergeben sich, wenn gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens der Hauptbereich linear und/oder in etwa quaderförmig ausgebildet wird. Dies kann durch eine geschickte Prozessführung beim Rückätzen erfolgen.
Es ist vorgesehen, dass dann eine Isolationsschicht im Wesentlichen konform ausgebildet oder abgeschieden wird, insbesondere aus einem Siliziumdioxidmaterial und/oder insbesondere für den Isolationsbereich zwischen dem Hauptbereich und den auszubildenden Floatinggates.
Es ist ferner vorgesehen, dass die Isolationsschicht durch Aufwachsen ausgebildet ist.
Dann wird nachfolgend ein Materialbereich für die auszubildenden Floatinggates ausgebildet, insbesondere abgeschieden. Dabei wird insbesondere Polysiliziummaterial oder dergleichen verwendet.
Dann werden nachfolgend die Floatinggates strukturiert, insbesondere durch Ätzen von Spalten in den Materialbereich für die Floatinggates. Die Spalten werden dabei senkrecht zur Erstreckungsrichtung des Hauptbereichs, also zum Beispiel der Lamelle, verlaufend ausgebildet. Anschließend erfolgt ein Entfernen oder Rückätzen des Materialbereichs für die Floatinggates bis unter das Niveau eines Oberflächenbereichs des Hauptbereichs, zum Beispiel der Lamelle, so dass der Materialbereich oder das Material für die Floatinggates nur im Bereich der Seitenbereiche des Hauptbereichs verbleiben.
Nachfolgend wird dann im Wesentlichen ganzflächig und/oder konform ein Materialbereich ausgebildet oder abgeschieden, insbesondere für den auszubildenden Zwischenisolationsbereich zwischen zugeordneten Floatinggates und Steuergates.
Dann wird im Wesentlichen ganzflächig und/oder konform ein Materialbereich ausgebildet oder abgeschieden, insbesondere für die auszubildenden Steuergates.
Nachfolgend erfolgt dann das Strukturieren der Steuergates, insbesondere durch Ätzen von Spalten, welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs verlaufen, und durch anschließendes Entfernen oder Rückätzen des Materialbereichs für die Steuergates bis unter das Niveau des Oberflächenbereichs des Materialbereichs für den Zwischenisolationsbereich, so dass der Materialbereich für die Steuergates nur im Bereich der Seitenbereiche des Hauptbereichs verbleibt, wobei insbesondere der Materialbereich für den Zwischenisolationsbereich nicht entfernt wird.
In bevorzugter Weise wird die dann so erhaltene Struktur in einen Isolationsbereich eingebettet und nachfolgend mit einer Kontaktierung zu den Source/Draingebieten und/oder den Steuergates ausgebildet.
Die vorangehend beschriebenen und weitere Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Bemerkungen erläutert:
In Flash-Speicherzellen können mehrere Bits pro Zelle dadurch gespeichert werden, dass verschiedene Ladungszustände gespeichert werden oder dadurch, dass je ein Bit an räumlich getrennten Orten gespeichert wird. Für die letztgenannte Möglichkeit ist jedoch bislang die Verwendung eines sogenannten Charge-Trapping-Devices nötig. Das heißt zum Beispiel, dass die Ladung in einer Nitridschicht gespeichert wird.
Bei der vorliegenden Erfindung wird ein anderer Ansatz vorgestellt, bei welchem eine Floatinggatezelle zur Speicherung von zwei oder mehr Bits in einer Zelle realisiert werden kann.
Die Speicherung von zwei Bits in einer Flash-Zelle wird bisher entweder durch die Verwendung einer Si₃N₄-Schicht (NROM- Konzept) realisiert. Bei Floatinggatezellen wird bisher ausschließlich die Speicherung von mehreren Ladungszuständen in einem Floatinggate zur Speicherung mehrerer Bits in einer Zelle verwendet.
Durch Herstellung von Si-Lamellen kann eine Floatinggatezelle realisiert werden, die zwei Floatinggates besitzt, aber über dieselben Source- und Draingebiete versorgt wird. Damit kann in jedem der beiden Floatinggates ein oder gar mehrere Bits gespeichert werden.
Eine Kernidee liegt darin, dass der Kanal des Transistors von der Si-Oberfläche auf die Oberfläche einer Si-Lamelle verlegt wird. Dadurch ist es möglich, an zwei Stellen der Lamelle jeweils ein Floatinggate anzubringen und damit zwei oder mehr Bits in der Zelle zu speichern.
Im Folgenden wird die Funktion der Speicherzelle erläutert:
Wird das Bauelement, also die Floatinggatespeicherzelle, wie nachfolgend beschrieben prozessiert, so kann sowohl mit dem ersten Controlgate oder Steuergate als auch mit dem zweiten Controlgate oder Steuergate ein Inversionskanal an der linken bzw. rechten Seite des Bauelements erzeugt werden. Jeder dieser Kanäle kann als separater Speicherzellenbereich genutzt werden, weil beim Programmieren und Löschen die Gatespannung für jede Seite des Bauelements separat eingestellt werden kann.
Beim Programmieren sind die Verfahren mittels heißer Elektronen oder mittels Fowler-Nordheim-Tunneln möglich. Beim Löschen kann im Wesentlichen auf Fowler-Nordheim-Tunneln vom Floatinggate entweder zu Source, Drain oder Kanal (oder einer Kombination) zurückgegriffen werden. Das Programmieren durch heiße Elektronen kann entweder für beide Bits gemeinsam oder je Bit separat durchgeführt werden.
Eine wesentliche Innovation bei diesem Bauelement besteht darin, dass zwar zwei Gatebereiche zum Speichern und Ansteuern zur Verfügung stehen, diese jedoch nur von je einem gemeinsamen Source/Draingebiet versorgt werden.
Im Folgenden wird die Herstellung einer erfindunsgemäßen Speicherzelle beschrieben. Der Einbau einer Speicherzelle in ein Array ist in mehreren Architekturen (common ground NOR, virtual Ground NOR etc.) möglich. Diese unterscheiden sich jeweils dadurch, inwieweit eines der Source/Draingebiete noch von weiteren Zellen genutzt wird und deshalb gegebenenfalls nicht separat kontaktiert werden muss. Der Einbau in unterschiedliche Arrayarchitekturen erfolgt analog zu konventionellen Flashzellen. Ebenso wird die Kontaktierung der Controlgates im Folgenden nicht beschrieben. Diese erfolgt grundsätzlich am Arrayrand, wobei beide Controlgates auf einer Seite, oder die Controlgates auf jeweils gegenüberliegenden Seiten des Array kontaktiert werden können.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
Fig. 1A-15C zeigen schematische und teilweise geschnittene Seitenansichten bzw. Draufsichten von Zwischenzuständen, welche bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
Bei den nachfolgend beschriebenen Figuren bezeichnen gleiche Bezugszeichen immer gleiche Elemente, ohne dass eine Detailbeschreibung bei jedem Auftreten erfolgt.
Fig. 1A bis 1C zeigen in seitlicher Querschnittsansicht und in Draufsicht einen ersten Zwischenzustand einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens. Bereitgestellt ist ein Halbleitersubstratbereich 20 mit einer im Wesentlichen planaren Oberfläche 20a. Bei dem Halbleitersubstratbereich oder -materialbereich 20 kann es sich um ein p-dotiertes (oder n-dotiertes) Siliziummaterial oder dergleichen handeln. Dieses kann bereits vorprozessiert und z. B. mit geeigneten Wannen versehen sein. Streifenförmig aufgebracht sind Maskenbereiche 100, die der Ausbildung entsprechender Dotiergebiete 21 dienen. Dies geschieht durch Implantation in Pfeilrichtung.
Im Übergang zu dem in den Fig. 2A bis 2C gezeigten Zwischenzustand wird im Oberflächenbereich 20a des Halbleitermaterialbereichs 20 und in einer gewissen Tiefe darunter lokal ein Dotierbereich 21 ausgebildet, zum Beispiel in Form eines n⁺- dotierten (oder p⁺-dotierten) Siliziummaterialbereichs mittels einer entsprechenden Implantationstechnik. Die ausgebildeten Dotierbereiche 21 weisen eine im Wesentlichen planare Oberfläche 21a auf. Die Fig. 2C zeigt eine Draufsicht auf das lokal dotierte Halbleitermaterial 20, die Fig. 2A und 2B zeigen entsprechende Querschnittsseitenansichten entlang der Schnittebenen A-A bzw. B-B. Durch die Ausbildung der Dotiergebiete 21 wird mittels Implantation eine Vorstufe der auszubildenden Source/Draingebiete SD1 und SD2 für jede der Floatinggatespeicherzellen 10 geschaffen.
Nachfolgend wird dann das Halbleitermaterial 20 mit den entsprechenden Dotiergebieten 21 strukturiert, wodurch entsprechende Siliziumlamellen L als Hauptbereiche L für die auszubildenden Floatinggatespeicherzellen 10 erzeugt werden. Wie aus der Draufsicht der Fig. 3C sowie den geschnittenen Seitenansichten 3A und 3B hervorgeht, besitzt die Lamelle L als Hauptbereich L eine im Wesentlichen linear ausgedehnte Quaderstruktur mit Seitenbereichen Lb und einem Oberflächenbereich La, welcher im Wesentlichen planar ausgebildet ist. Durch den Ätzprozess wird im Übergang zu dem in den Fig. 3A bis 3C gezeigten Zwischenzustand der Oberflächenbereich 20a des Halbleitersubstratbereichs 20 auf einen Oberflächenbereich 20a' zurückgeätzt, wodurch die entsprechende Struktur der Lamelle L freigelegt wird.
Grundsätzlich kann im Rahmen dieses Ätzschritts eine Vielzahl parallel und äquidistant beabstandeter Lamellen nach Art eines Strichgitters auf dem Oberflächenbereich 20a bzw. 20a' des Halbleitersubstratbereichs 20 ausgebildet werden, zum Beispiel im Rahmen eines Herstellungsverfahrens zur simultanen Erzeugung einer Vielzahl von Floatinggatespeicherzellen einer Halbleiterspeichereinrichtung.
Wie aus der Fig. 3B hervorgeht, erfolgt das Rückätzen des Halbleitermaterialbereichs oder Halbleitersubstratbereichs 20 zur Ausbildung der Hauptbereiche oder Lamellen L um eine Tiefe, welche der Tiefe der Dotierung oder Implantation in den Dotierbereichen 21 in etwa entspricht. Es kann ggf. auch ein Überätzen stattfinden, um die dotierten Bereiche besser voneinander zu trennen.
Die verbleibenden Bereiche SD1, SD2 der Dotierbereiche 21 dienen als Source/Draingebiete SD1, SD2 der Source/Drainanordnung SD. Dazwischen liegt der Bereich 22, das Kanalgebiet K.
Im Übergang zum Zustand der Fig. 4A bis 4C wird dann eine Isolationsschicht 31 ganzflächig und/oder konform ausgebildet, zum Beispiel durch Aufwachsen oder Abscheiden. Dabei ergeben sich an den Seitenbereichen Lb der Lamellen L Isolationsbereiche 30 als Teil der Isolationsschicht 31, welche sich im Wesentlichen dort vertikal erstrecken und zur Isolation der auszubildenden Floatinggates gegenüber dem Kanalbereich 22 und gegenüber den Dotierbereichen 21 dienen.
Die Isolationsschicht 31 kann strikt konform ausgebildet sein, oder aber, wie das sich im Vergleich der Fig. 4A bis 4C ergibt, im Bereich der Dotierbereiche 21 mit einer größeren Schichtdicke D gegenüber der ansonsten dünneren Schichtdicke d ausgebildet sein. Die größere Schichtdicke D ergibt sich bei hohen Dotierungen, zum Beispiel bei n⁺-Silizium, ganz automatisch und hat den Vorteil, dass dadurch zwischen Steuergate G1, G2 und jeweiligem Source/Draingebiet SD1 bzw. SD2 eine geringere Kapazität vorliegt.
Direkt im Anschluss an die Isolationsschicht 30 bzw. 31 wird eine Materialschicht 40 für die auszubildenden Floatinggates F1, F2 der Floatinggateanordnung F aufgebracht, insbesondere durch Abscheidung. In dem in den Fig. 5A bis 5C gezeigten Zwischenzustand des erfindungsgemäßen Herstellungsverfahrens wurde dabei ein Polysiliziummaterial 40 verwendet. Die Abscheidung oder Ausbildung dieses Polysiliziums für die Floatinggates F1, F2 erfolgt ganzflächig.
Wie in den Fig. 6A bis 6C gezeigt wird, werden dann die Floatinggates F1 und F2 durch Strukturierung des Materialbereichs 40 für die Floatinggates F1 und F2 ausgebildet. Dazu werden Spalten 42 oder Ausnehmungen 42 durch Ätzen ausgebildet, welche im Wesentlichen senkrecht zur Erstreckungsrichtung der Hauptbereiche L der auszubildenden Speicherzellen 10 verlaufen. Dabei bleibt in diesem ersten Strukturierungsschritt, wie in den Fig. 1A bis 6C gezeigt ist, der Materialbereich 40 für die Floatinggates F1 und F2 nur im Überlappungsgebiet zu dem auszubildenden Kanalgebiet K, 22 und in einer dieses Kanalgebiet 22, K enthaltenden Spalte senkrecht zur Erstreckungsrichtung des Hauptbereichs L bestehen. Der Materialbereich 40 für die Floatinggates F1 und F2 kann dabei deutlich mit den auszubildenden Source/Draingebieten SD1, SD2, also mit den Dotierbereichen 21 überlappen.
Im Übergang zu dem in den Fig. 7A bis 7C gezeigten Zwischenzustand erfolgt dann ein ganzflächiges Rückätzen des Materialbereichs 40 für die auszubildenden Floatinggates. Das Rückätzen erfolgt bis unter das Niveau der Oberflächenbereiche La und 20a' der Lamelle L bzw. des zurückgezogenen Halbleitersubstratbereichs 20, so dass nur im Bereich der Seitenbereiche Lb des Hauptbereichs L das Material 40 für die auszubildenden Floatinggates F1 und F2 stehen bleibt. So werden gerade in den Seitenbereichen Lb der Lamellen L in von den Dotiergebieten 21 und vom Halbleitersubstratbereich 20 durch die Isolationsbereiche 30, 31 isolierter Form die beiden Floatinggates F1, F2 ausgebildet.
Im Übergang zu den in den Fig. 8A bis 8C gezeigten Zwischenzustand wird dann in ganzflächiger Art und Weise konform ein Materialbereich 50 für den auszubildenden Zwischenisolationsbereich Z ausgebildet, insbesondere durch einen Abscheidungsvorgang. Dieser Zwischenisolationsbereich wird auch als Interpolydielektrikum bezeichnet.
Direkt nachfolgend erfolgt dann das Abscheiden eines Materialbereichs 60 für die auszubildenden Steuergates G1 und G2. Es handelt sich bei dem in den Fig. 9A bis 9C gezeigten Zwischenzustand um eine ganzflächige Polysiliziumabscheidung. Gegebenenfalls ist eine Abscheidung von Polyzid, Metall und/oder dergleichen denkbar.
Im Übergang zu den in den Fig. 10A bis 100 gezeigten Zwischenzustand werden dann die Steuergates G1 und G2 strukturiert. Dies geschieht durch ganzflächige anisotrope Rückätzung, so dass nur am Rand der Lamelle L benachbart zu den Floatinggates F1 und F2 das Material 60 für die Steuergates G1 und G2 verbleibt. Ähnlich wie bei der Ausbildung der Floatinggates F1 und F2 ist ein deutliches Überätzen vorgesehen. Dies ist jedoch bei der Verwendung von Source/Drainkontakten nicht notwendig.
Im Randbereich ist - wie bei den Floatinggates F1, F2 - noch eine maskierte Ätzung notwendig, um die Steuergates G1, G2 zu trennen. Diese Vorgänge sind hier nicht explizit dargestellt.
Im Übergang zu dem in den Fig. 11A bis 11C gezeigten Zwischenzustand erfolgt dann eine Einbettung in einem weiteren Isolationsbereich 70, zum Beispiel in Form eines Siliziumdioxids.
Durch die vorangehend beschriebene Strukturierung wurde somit eine Floatinggatespeicherzelle 10 erzeugt, bei welcher ein Floatinggatebereich F zwei voneinander räumlich getrennte Floatinggates F1 und F2 aufweist, bei welcher ein Steuergatebereich G voneinander räumlich getrennte und den jeweiligen Floatinggates F1 und F2 zugewandte Steuergates G1 und G2 aufweist, und bei welchen der Source/Drainbereich SD für beide Gatestrukturen gemeinsame erste und zweite Source/Draingebiete SD1, SD2 aufweist.
Dieses Vorgehen erzeugt in der Regel nicht lokal eine einzige Floatinggatespeicherzelle 10, sondern in einem räumlich ausgedehnten Halbleitersubstratbereich 20 eine Vielzahl in Matrixform angeordneter Floatinggatespeicherzellen 10 zur Ausbildung einer erfindungsgemäßen Halbleiterspeichereinrichtung zur nicht-flüchtigen Informationsspeicherung.
Für die jeweilige Kontaktierung der Source/Draingebiete SD1 und SD2 sind grundsätzlich zwei unterschiedliche Prozessführungen denkbar.
Um eine möglichst kleine Zellfläche zu erhalten, wird auf eine lithografische Definition von Kontaktlöchern verzichtet. Die Entfernung der Isolationsschichten 70, 50, 31 über den Source/Draingebieten SD1 und SD2 erfolgt entweder durch chemisch-mechanisches Polieren oder CMP mit Stopp auf den Oberflächen der Source/Draingebiete oder durch Ätzen. Diese Vorgehensweise ist in den Fig. 12A bis 13C dargestellt.
Bei Verwendung von kontaktloser Architektur kann auf Metallleitbahnen ganz verzichtet werden. Es werden dann ausschließlich die vergrabenen Bit- und Sourceleitungen verwendet.
Im letztgenannten Fall wird die Lamelle nicht so tief herausgeätzt, dass die Dotiergebiete/Diffusionsgebiete für die Source-/Drainbereiche dadurch elektrisch getrennt würden.
Wie in dem Zustand der Fig. 12A bis 12C gezeigt ist, erfolgt ein streifenartiges Freiätzen mittels einer Maskenanordnung für die Bitleitungen bzw. Soure/Drain-Leitungseinrichtungen.
Im Übergang zu dem in den Fig. 13A bis 13C gezeigten Zwischenzustand erfolgt dann eine ganzflächige Metallabscheidung zur Kontaktierung, wobei die Ausnehmungen 92 in den Isolationsbereichen 70, 50, 30, 31 zu den Source/Drainbereichen SD1, SD2 mit einem entsprechenden Metall 95 gefüllt werden. Zur Trennung von elektrischen Isolationen dieser Füllungen 95 voneinander erfolgt dann ein Rückätzen oder Polieren mit Stopp auf der Oberfläche 70a des einbettenden Isolationsbereichs 70.
Bei einem anderen Kontaktierungsvorgang wird, um ein großes Prozessfenster zu erhalten und ein starkes Überätzen der Floatinggates F1 und F2 und der Steuergates G1 und G2 zu vermeiden, eine Kontaktierung zu den Source/Draingebieten SD1 und SD2 vorgesehen.
Diese Vorgehensweise ist in den Fig. 14A bis 15B dargestellt.
Dort ist in den Fig. 14A bis 14C zunächst die Ausbildung von Kontaktlöchern mit einer entsprechenden metallischen Füllung 94 der Kontaktlöcher dargestellt. In diesem Fall ist ein deutliches Überätzen der Floatinggates F1 und F2 bzw. der Steuergates G1 und G2 nicht notwendig. Im Übergang zu dem in den Fig. 15A bis 15C gezeigten Zwischenzustand wird dann abermals eine Metallabscheidung 95 zur Ausbildung von Bitleitungen und Sourceleitungen durchgeführt. Die Strukturierung der Metallschicht kann gemeinsam mit den Kontakten in einer Dual-Damascene-Technik erfolgen. Bezugszeichenliste 10 Floatinggatespeicherzelle, Speicherzelle
20 Halbleitermaterialbereich, p-Silizium
20a, 20a' Oberflächenbereich
21 Dotierbereich, n⁺-Silizium
21a Oberflächenbereich
22 Kanalbereich
30 Isolationsschicht, -bereich
30a Oberflächenbereich
31 Isolationsbereich
40 Materialbereich, -schicht für Floatinggates F1, F2
40a Oberflächenbereich
42 Spalte, Ausnehmung
50 Zwischenisolationsbereich, Interpolydielektrikum
50a Oberflächenbereich
60 Materialbereich für Steuergates G1, G2
60a Oberflächenbereich
62 Spalte, Ausnehmung
70 Isolationsbereich
70a Oberflächenbereich
92 Spalte, Ausnehmung
94 Metallisierung, Kontaktlochfüllung
95 Metallisierung, Bitleitung, Sourceleitung
F Floatinggateanordnung
F1, F2 Floatinggate
G Steuergateanordnung
G1, G2 Steuergate
K Kanalgebiet
L Hauptbereich, Lamelle
La Oberflächenbereich
Lb Seitenbereich
SD Source/Drainanordnung
SD1, SD2 Source/Draingebiet
Z Zwischenisolationsbereich, Interpolydielektrikum

Claims

1. Floatinggatespeicherzelle zur nicht-flüchtigen Informationsspeicherung:
mit einer Floatinggateanordnung (F), welche zur Informationsspeicherung ausgebildet ist,
mit einer Source/Drainanordnung (SD), welche zum Zugriff auf die Floatinggateanordnung (F) ausgebildet ist, und
mit einer Steuergateanordnung (G), welche zur Steuerung des Zugriffs auf die Floatinggateanordnung (F) ausgebildet ist,
dadurch gekennzeichnet,
dass die Floatinggateanordnung (F) eine Mehrzahl von Floatinggates (F1, F2) aufweist,
dass jedes der Floatinggates (F1, F2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und
dass dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl Informationseinheiten, insbesondere binäre Bits (b1, b2), unabhängig voneinander speicherbar sind.

2. Floatinggatespeicherzelle nach Anspruch 1,
dadurch gekennzeichnet,
dass die Steuergateanordnung (G) eine Mehrzahl Steuergates (G1, G2) aufweist,
dass je ein Steuergate (G1, G2) je einem Floatinggate (F1, F2) zugeordnet ist und
dass durch jedes Steuergate (G1, G2) der Zugriff auf das zugeordnete Floatinggate (F1, F2) steuerbar ist.

3. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Source/Drainanordnung (SD) zwei Source/Draingebiete (SD1, SD2) aufweist,
dass die Source/Draingebiete (SD1, SD2) für die Mehrzahl der Floatinggates (F1, F2) und/oder für die Mehrzahl der Steuergates (G1, G2) gemeinsam vorgesehen sind und
dass dadurch über die zwei gemeinsamen Source/Draingebiete (SD1, SD2) auf alle Floatinggates (F1, F2) zugreifbar ist.

4. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.

5. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Floatinggates (F1, F2) voneinander, von den Steuergates (G1, G2) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind und
dass insbesondere jedes Floatinggate (F1, F2) in der Speicherzelle (10) im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet ist.

6. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Steuergates (G1, G2) im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.

7. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Steuergates (G1, G2) voneinander, von den Floatinggates (F1, F2) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.

8. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) und/oder die Steuergates (G1, G2) aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen bestehen.

9. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) und die Steuergates (G1, G2) im Wesentlichen aus demselben Material bestehen.

10. Floatinggatespeicherzelle nach einem der Ansprüche 2 bis 9,
dadurch gekennzeichnet,
dass die einander jeweils zugeordneten Floatinggates (F1, F2) und Steuergates (G1, G2) in direkter räumlicher Nachbarschaft zueinander vorgesehen sind und
dass dabei insbesondere jeweils ein Zwischenisolationsbereich (Z) vorgesehen ist, insbesondere ein Zwischendielektrikum (Z).

11. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass jedes Floatinggate (F1, F2) einen ersten Endbereich (E11, E21) und einen zweiten Endbereich (E12, E22) aufweist,
dass der jeweils erste Endbereich (E11, E21) in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet (SD1) und der jeweils zweite Endbereich (E12, E22) in direkter räumlicher Nachbarschaft zum zweiten Source/Drainbereich (SD2) ausgebildet und angeordnet ist und
dass dadurch insbesondere ein räumlicher und/oder flächenartiger Überlapp zwischen den Floatinggates (F1, F2), insbesondere zwischen den jeweiligen Endbereichen (E11, . . ., E22) davon und den Source/Draingebieten (SD1, SD2) ausgebildet ist.

12. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem jeweiligen Floatinggate (F1, F2), insbesondere den Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ein Isolationsbereich (30, 31) vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.

13. Floatinggatespeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als Hauptbereich (L) der Floatinggatezelle (10) ein erhabener Bereich (L), insbesondere eine Lamelle (L), ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs (20) vorgesehen ist.

14. Floatinggatespeicherzelle nach Anspruch 13,
dadurch gekennzeichnet,
dass der Hauptbereich (L), insbesondere die Lamelle (L) Seitenbereiche (Lb) aufweist und
dass - insbesondere zwei - Floatinggates (F1, F2) im Bereich der Seitenbereiche (Lb), insbesondere sich gegenüber liegend mit dem Hauptbereich (L) dazwischen, vorgesehen sind, insbesondere in deren unmittelbarer räumlicher Nachbarschaft, gegebenenfalls unter Vorsehung jeweils eines Isolationsbereichs (30, 31) zum Hauptbereich (L) hin.

15. Floatinggatespeicherzelle nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Source/Draingebiete (SD1, SD2) als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs (L), insbesondere durch ein Kanalgebiet (K, 22) als Teil des Hauptbereichs (L) getrennt, ausgebildet sind.

16. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen (10) zur nicht-flüchtigen Informationsspeicherung, dadurch gekennzeichnet, dass die Speicherzellen (10) als Floatinggatespeicherzellen (10) nach einem der Ansprüche 1 bis 15 ausgebildet sind.

17. Halbleiterspeichereinrichtung nach Anspruch 16, dadurch gekennzeichnet, dass bei benachbarten Speicherzellen (10) zumindest ein Teil der Steuergates (G1, G2) als gemeinsame Steuergates (G1, G2) ausgebildet sind.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass die Mehrzahl von Speicherzellen (10) matrixartig und auf einer Mehrzahl im Wesentlichen gleicher Hauptbereiche (L), insbesondere in Form von Lamellen (L), Stegen, Graden oder dergleichen, ausgebildet und angeordnet ist.

19. Halbleiterspeichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Hauptbereiche (L) sich linear erstreckend und äquidistant zueinander ausgebildet und angeordnet sind.

20. Halbleiterspeichereinrichtung nach einem der Ansprüche 18 oder 19, dadurch gekennzeichnet, dass die Hauptbereiche (L) im Wesentlichen als Spalten- und/oder Zeilen der matrixartigen Anordnung der Speicherzellen (10) vorgesehen sind.

21. Verfahren zum Herstellen einer Floatinggatespeicherzelle zur nicht-flüchtigen Informationsspeicherung:
bei welchem eine Floatinggateanordnung (F) vorgesehen wird, welche zur Informationsspeicherung ausgebildet wird,
bei welchem eine Source/Drainanordnung (SD) vorgesehen wird, welche zum Zugriff auf die Floatinggateanordnung (F) ausgebildet wird, und
bei welchem eine Steuergateanordnung (G) vorgesehen wird, welche zur Steuerung des Zugriffs auf die Floatinggateanordnung (F) ausgebildet wird,
dadurch gekennzeichnet,
dass die Floatinggateanordnung (F) mit einer Mehrzahl Floatinggates (F1, F2) ausgebildet wird,
dass jedes der Floatinggates (F1, F2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet wird und
dass dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl an Informationseinheiten, insbesondere binäre Bits (b1, b2) unabhängig voneinander speicherbar wird.

22. Verfahren nach Anspruch 21,
dadurch gekennzeichnet,
dass die Steuergateanordnung (G) mit einer Mehrzahl Steuergates (G1, G2) vorgesehen wird,
dass je ein Steuergate (G1, G2) je einem Floatinggate (F1, F2) zugeordnet wird und
dass durch jedes Steuergate (G1, G2) der Zugriff auf das zugeordnete Floatinggate (F1, F2) steuerbar ausgebildet wird.

23. Verfahren nach einem der Ansprüche 21 oder 22,
dadurch gekennzeichnet,
dass die Source/Drainanordnung (SD) mit zwei Source/Draingebieten (SD1, SD2) vorgesehen wird,
dass die Source/Draingebiete (SD1, SD2) für die Mehrzahl der Floatinggates (F1, F2) und/oder für die Mehrzahl der Steuergates (G1, G2) gemeinsam vorgesehen werden und
dass dadurch über die zwei gemeinsamen Source/Draingebiete (SD1, SD2) auf alle Floatinggates (F1, F2) zugreifbar wird.

24. Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) im Hinblick auf die geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.

25. Verfahren nach einem der Ansprüche 21 bis 24,
dadurch gekennzeichnet,
dass die Floatinggates (F1, F2) voneinander, von den Steuergates (G1, G2) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden und
dass insbesondere jedes Floatinggate (F1, F2) in der Speicherzelle (10) im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet wird.

26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass die Steuergates (G1, G2) im Hinblick auf die geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.

27. Verfahren nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass die Steuergates (G1, G2) voneinander, von den Floatinggates (F1, F2) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.

28. Verfahren nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) und/oder die Steuergates (G1, G2) aus einem Polysiliziummaterial oder dergleichen ausgebildet werden.

29. Verfahren nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, dass die Floatinggates (F1, F2) und die Steuergates (G1, G2) aus demselben Material ausgebildet werden.

30. Verfahren nach einem der Ansprüche 22 bis 29,
dadurch gekennzeichnet,
dass die einander zugeordneten Floatinggates (F1, F2) und Steuergates (G1, G2) jeweils in direkter räumlicher Nachbarschaft zueinander vorgesehen werden und
dass dabei insbesondere jeweils ein Zwischenisolationsbereich (Z) vorgesehen wird, insbesondere ein Zwischendielektrikum (Z).

31. Verfahren nach einem der Ansprüche 21 bis 30,
dadurch gekennzeichnet,
dass jedes Floatinggate (F1, F2) mit einem ersten Endbereich (E11, E21) und mit einem zweiten Endbereich (E12, E22) ausgebildet wird,
dass der jeweils erste Endbereich (E11, E21) in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet (SD1) und der jeweils zweite Endbereich (E12, E22) in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet (SD2) ausgebildet oder angeordnet werden und
dass dadurch insbesondere ein räumlicher oder flächiger Überlapp zwischen den Floatinggates (F1, F2), insbesondere den jeweiligen Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ausgebildet wird.

32. Verfahren nach einem der Ansprüche 21 bis 31, dadurch gekennzeichnet, dass zwischen dem jeweiligen Floatinggate (F1, F2), insbesondere den Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ein Isolationsbereich (30, 31) vorgesehen wird, insbesondere in Form eines Siliziumdioxidmaterials.

33. Verfahren nach einem der Ansprüche 21 bis 32, dadurch gekennzeichnet, dass als Hauptbereich (L) der Floatinggatezelle (10) ein erhabener Bereich (L), insbesondere eine Lamelle (L), ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs (20) vorgesehen wird.

34. Verfahren nach einem der Ansprüche 21 bis 33,
dadurch gekennzeichnet,
dass der Hauptbereich (L), insbesondere die Lamelle (L) mit einem Seitenbereich (Lb) ausgebildet wird und
dass - insbesondere zwei - Floatinggates (F1, F2) im Bereich der Seitenbereiche (Lb), insbesondere sich gegenüberliegend mit dem Hauptbereich (L) dazwischen, vorgesehen werden, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs (30, 31) zum Hauptbereich (L) hin.

35. Verfahren nach einem der Ansprüche 33 oder 34, dadurch gekennzeichnet, dass die Source/Draingebiete (SD1, SD2) als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs (L), insbesondere durch ein Kanalgebiet (K) als Teil des Hauptbereichs (L) getrennt, ausgebildet werden.

36. Verfahren nach einem der Ansprüche 21 bis 35,
bei welchem zunächst ein Halbleitersubstratbereich (20), insbesondere p-dotiertes oder n-dotiertes Silizium, bereitgestellt wird,
bei welchem dann lokal Dotiergebiete (21), insbesondere n⁺- dotierte bzw. p⁺-dotierte Dotiergebiete (21) und/oder in einer ersten Streifenform, für die auszubildenden Source/Draingebiete (SD1, SD2) ausgebildet werden, insbesondere durch Implantieren, und
bei welchem dann der Hauptbereich (L) für die Speicherzelle (10) durch Rückätzen der Umgebung im Halbleitersubstratbereich (20) ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses und/oder in einer zweiten Streifenform quer zur ersten Streifenform.

37. Verfahren nach einem der Ansprüche 21 bis 35,
bei welchem zunächst ein Halbleitersubstratbereich (20), insbesondere p-dotiertes Silizium, bereitgestellt wird,
bei welchem dann der Hauptbereich (L) für die Speicherzelle (10) durch Rückätzen der Umgebung im Halbleitersubstratbereich (20) ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses und/oder in einer ersten Streifenform, und
bei welchem dann lokal Dotiergebiete (21), insbesondere n⁺- dotierte Dotiergebiete (21), für die auszubildenden Source/Draingebiete (SD1, SD2) ausgebildet werden, insbesondere durch Implantieren und/oder in einer zweiten Streifenform quer zur ersten Streifenform.

38. Verfahren nach einem der Ansprüche 33 bis 37, bei welchem der Hauptbereich (L) linear und/oder in etwa quaderförmig ausgebildet wird.

39. Verfahren nach einem der Ansprüche 36 bis 38, bei welchem dann eine Isolierschicht oder Isolationsschicht (30, 31) im Wesentlichen konform ausgebildet oder abgeschieden wird, insbesondere aus einem Siliziumdioxidmaterial und/oder insbesondere für den Isolationsbereich (30) zwischen dem Hauptbereich (L) und den auszubildenden Floatinggates (F1, F2).

40. Verfahren nach Anspruch 39, bei welchem die Isolationsschicht (30, 31) durch Aufwachsen ausgebildet wird.

41. Verfahren nach einem der Ansprüche 39 oder 40, bei welchem dann ein Materialbereich (40) für die auszubildenden Floatinggates (F1, F2) ausgebildet wird, insbesondere durch Abscheiden, wobei insbesondere ein. Polysiliziummaterial, Metall, Polyzid und/oder dergleichen verwendet wird.

42. Verfahren nach Anspruch 41,
bei welchem dann die Floatinggates (F1, F2) strukturiert werden,
insbesondere durch Ätzen von Spalten (42) in den Materialbereich (40) für die Floatinggates (F1, F2), welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs (L) verlaufen und
insbesondere durch anschließendes Entfernen oder Rückätzen des Materialbereichs (40) für die Floatinggates (F1, F2) bis unter das Niveau des Oberflächenbereichs (La) des Hauptbereichs (L),
so dass der Materialbereich (40) für die Floatinggates (F1, F2) nur im Bereich der Seitenbereiche (Lb) des Hauptbereichs (L) verbleibt.

43. Verfahren nach Anspruch 42, bei welchem dann im Wesentlichen ganzflächig und/oder konform ein Materialbereich (50), insbesondere für den auszubildenden Isolationsbereich (Z) zwischen den zugeordneten Floatinggates (F1, F2) und den Steuergates (G1, G2), ausgebildet oder abgeschieden wird.

44. Verfahren nach Anspruch 43, bei welchem dann im Wesentlichen ganzflächig und/oder konform ein Materialbereich (60), insbesondere für die auszubildenden Steuergates (G1, G2), ausgebildet oder abgeschieden wird.

45. Verfahren nach Anspruch 44,
bei welchem dann die Steuergates (G1, G2) strukturiert werden,
insbesondere durch Ätzen von Spalten (62) in dem Materialbereich (60) für die Steuergates (G1, G2), welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs (L) verlaufen und
insbesondere durch anschließendes Entfernen oder Rückätzen des Materialbereichs (60) für die Steuergates (G1, G2) bis unter das Niveau des Oberflächenbereichs (50a) des Materialbereichs (50) für den Zwischenisolationsbereich (Z),
so dass der Materialbereich (60) für die Steuergates (G1, G2) nur im Bereich der Seitenbereiche (Lb) des Hauptbereichs (L) verbleibt, wobei insbesondere der Materialbereich (50) für den Zwischenisolationsbereich (Z) nicht entfernt wird.

46. Verfahren nach Anspruch 45,
bei welchem dann die erhaltene Struktur in einen Isolationsbereich (70) eingebettet wird und
bei welchem dann nachfolgend eine Kontaktierung zu den Source/Draingebieten (SD1, SD2) und/oder den Steuergates (G1, G2) ausgebildet wird.