JP3815716B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばアドレス情報などの冗長置換情報や、デバイスの調整を行うための情報を不揮発性メモリセルに別途書込むことを可能とする不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来の不揮発性半導体記憶装置は、歩留まりを向上させるために、不良ワード線、不良ビット線および不良メモリセルをそれぞれ予備の冗長ワード線、冗長ビット線および冗長メモリセルと置換する冗長機能を持っている。
【0003】
一般的に、製品出荷時のテストにおいて、テスターが、不良ワード線、不良ビット線、不良メモリセルを検出すると、テスターは、その不良ワード線、不良ビット線および不良メモリセルのアドレス情報(以下不良アドレスまたは冗長アドレス、欠陥アドレスなどという)を、半導体記憶装置それ自体に用意された冗長アドレス記憶回路に記憶させる。
【0004】
DRAMまたはSRAMなどでは、ポリシリコンなどのフューズを用いた冗長アドレス記憶回路が一般的であるが、フローティングゲートトランジスタを主記憶回路のメモリセルとして使用している不揮発性半導体記憶装置では、主記憶回路と同様のフローティングゲートトランジスタを冗長アドレス記憶回路(以下、冗長記憶回路という)のメモリセルとして使用している。
【0005】
ここで、まず、不揮発性半導体記憶装置で従来使用されている冗長記憶回路の動作原理について、ワード線に欠陥がある場合を例に挙げて説明する。その欠陥ワード線は冗長ワード線に置換されるのであるが、その際に、欠陥ワード線のアドレスは冗長記憶回路に記憶される。
【0006】
この冗長記憶回路は、その内容によってアドレシング可能なメモリ回路(CAM(Contents Addressable Memory)とも呼ばれる)である。アドレスが主記憶回路に入力されると、このアドレスは、常に、冗長記憶回路(CAM)にも入力される。入力されたアドレスと、記憶されたアドレスとが同一であった場合、冗長回路が動作して欠陥ワード線の接続を切断し、冗長ワード線に切り替えるように動作する。
【0007】
数メガビット程度の主記憶回路では、数個の欠陥を修復する可能性があるため、修復することが可能な欠陥ワード線またはビット線と同数の冗長ワード線が存在する。各冗長ワード線には、欠陥ワード線のアドレス情報が記憶される冗長記憶回路が各々組み合わされている。N個の欠陥を修復するときにはN個の冗長ワード線とN個の冗長記憶回路が必要となる。さらに、欠陥ワード線のアドレスが冗長記憶回路に入力されたとき、この冗長記憶回路に対応する冗長回路が実際に動作可能であることを示す一つの有効化ビットが必要となり、主記憶回路のワード線アドレスがMビットとすると、冗長記憶回路は、最低M+1ビットを含む。したがって、上記の条件を満たすためには、冗長記憶回路の総ビット数はN×(M+1)ビット必要となる。
【0008】
一つの可能な方法として、欠陥アドレスビット(または有効化ビット)の記憶セルおよび読出しセルの構成、つまり冗長記憶回路およびその冗長情報読出し回路のM+1個のセル回路の1個分を図5に示している。
【0009】
図5において、ラッチ回路の両端(C点とD点)に、読出し時にオンするNMOSトランジスタT3,T4を介して、ソースがグランドに接続可能とするフローティングゲートトランジスタTGF1,TGF2のドレインが接続されている。フローティングゲートトランジスタTGFl,TGF2のソース電圧VSはデータ読出し時または書込み時には0Vとなり、消去時には約6Vとなる。
【0010】
NMOSトランジスタT3,T4はフローティングゲートトランジスタTGFl,TGF2のドレインディスターブを避けるためにドレイン電圧を低下させるバイアス効果も併せ持っている。この二つのフローティングゲートトランジスタTGFl,TGF2のワード線VGFは共通電位である。
【0011】
また、このラッチ回路のNMOSトランジスタT9,T10のソースには、NMOSトランジスタT8のドレインが接続されており、フローティングゲートトランジスタTGFl,TGF2の読出し時には、NMOSトランジスタT8はオフされる。つまり、読出し中は、ラッチ回路によるデータ保持は行わず、読出し後、データ確定した後に、ラッチ回路によりデータを保持する。このラッチ回路の片側(D点)には、ラッチ回路のデータを初期化するためのNMOSトランジスタT7のドレインが接続されており、このNMOSトランジスタT7のソースはグランドに接続されている。
【0012】
また、NMOSトランジスタT5,TI5は、フローティングゲートトランジスタTGF1のドレインと、フローティングゲートトランジスタTGF1に書込む際に書込み電圧VPRGが印加されるVPRG入力端との間に、直列に接続されており、これらは書込み時以外には全てオフしている。また、NMOSトランジスタT6、T16も同様に、フローティングゲートトランジスタTGF2のドレインとVPRG入力端との間に直列に接続されている。
【0013】
このセル回路の出力Outは、フローティングゲートトランジスタTGFl,TGF2のうちの何れか一方がプログラムされると、その状態に応じて論理レベル「0」または「1」をとる。ここで、フローティングゲートトランジスタTGF1が消去状態、フローティングゲートトランジスタTGF2が書込み状態であるときのこの冗長記憶回路CAMの読出し動作原理について説明する。
【0014】
冗長情報の読出し動作であって書込み動作ではないため、トランジスタT5,TI5とトランジスタT6,TI6とは全てオフになっている。さらに、読出し信号VBもロウレベルであり、トランジスタT3、T4はオフしている。このとき、フローティングゲートトランジスタTGFl,TGF2とラッチ回路のPMOSトランジスタT1,T2およびNMOSトランジスタT9,T10とはトランジスタT3、T4でそれぞれ分離されている。
【0015】
このとき、読出し信号VBの反転信号NVBはハイレベルであり、NMOSトランジスタT8はオンしている。したがって、トランジスタTl,T2、トランジスタT8、トランジスタT9,T10はラッチ回路を構成し、データを保持する。
【0016】
その後、初期化信号INTがハイレベルになり、これによってトランジスタT7がオンとなって、トランジスタT7のドレイン側のD点はロウレベル(グランドレベル)になる。冗長記憶回路CAMの出力Outとしては、このD点の電位のロウレベルがINV1、INV2を通して出力される。
【0017】
一方、トランジスタT1,T2、トランジスタT8、トランジスタT9,Tl0で構成されるラッチ回路のもう一方の出力側、つまり、ラッチ回路の片側のC点は、D点がロウレベルでトランジスタT1がオンして電源電圧Vccのハイレベルになる。その後、初期化信号INTがロウレベルになるとトランジスタT7がオフする。さらに、読出し信号VBがハイレベルになり、その反転信号NVBがロウレベルになる。このとき、トランジスタT9,T10のソースはグランドと分離されデータ保持が解除される。これと同時に、トランジスタT3,T4がオンになるため、電源VccとフローティングゲートトランジスタTGF1,TGF2のソース電圧VS(読出し時はグランド電位)の共通入力端との間に2本のアームが形成される。そのうちの一方のアームは、トランジスタT1,T3、フローティングゲートトランジスタTGF1が直列に接続され、他方のアームはトランジスタT2,T4、フローティングゲートトランジスタTGF2が直列に接続された形となっている。
【0018】
初期化状態においては、D点がロウレベルでトランジスタT1がオンし、トランジスタT3のドレイン(C点)、つまりトランジスタT2のゲート電圧がハイレベルとなり、トランジスタT2はオフし、トランジスタT4のドレイン(D点)はロウレベル、つまりトランジスタT1のゲート電圧もロウレベルとなり、トランジスタT1はオンを維持する。
【0019】
今、フローティングゲートトランジスタTGF1は消去状態、つまりオンするため、このときのフローティングゲートトランジスタTGF1の電流駆動能力がPMOSトランジスタT1のそれより十分高ければ、C点の電位はロウレベルとなる。これと同時に、PMOSトランジスタT2のゲート電圧もロウレベルとなり、トランジスタT2はオンし、電源電圧VccがD点をハイレベルに充電する。
【0020】
フローティンゲゲートトランジスタTGF2は、書込み状態、つまりオフしているため、D点はハイレベルを維持し、これと同時に、トランジスタTlをオフする。
【0021】
その後、読出し信号VBをロウレベルに、その反転信号NVBをハイレベルにし、トランジスタT1,T2、トランジスタT8、トランジスタT9,T10でラッチ回路を構成することでデータを保持し、そのセル回路の出力Outは、インバータNV1,INV2を通してハイレベルになる。このように、そのセル回路の出力Outは、アドレスビットの値(または有効化ビットの値)を決定する。
【0022】
フローティングゲートトランジスタTGFを用いた冗長記憶回路CAMおよびその冗長情報読出し回路の構成としては、フローティングゲートトランジスタTGFのデータをラッチ回路で保持する場合、図5に示すような差動型の回路の他に、図6示すようなシングルエンド型の回路が一般的に用いられている。
【0023】
図6のシングルエンド型の回路は、図5の差動型の回路から、そのラッチ回路の片側(D点)に直列に接続されているフローティングゲートトランジスタTGF2とそれの読出し時にオンするNMOSトランジスタT4とを取り除き、さらにラッチ回路によるデータ保持を制御するNMOSトランジスタT8をも取り除いた回路である(特願平10−238711号)。また、その冗長情報読出し回路として、ラッチ回路で保持しないタイプの図7に示すような双安定型マルチバイブレータ(特開平8−7595号公報)も用いられる。
【0024】
セル回路がM個の欠陥アドレスビットの一つに対応する時、これらM個の各セル回路の出力、つまり冗長情報読出し回路からの出力は排他的ORゲートの入力端に入力される。この排他的ORゲートの別の入力端には、主記憶回路が受けた対応するアドレスビットが入力される。一つの同じ冗長記憶回路の異なるアドレスビットにそれぞれ対応する排他的ORゲートの出力は、NORゲートの入力端に入力される。このNORゲートの出力は、入力された全てのアドレスビットと冗長記憶回路の全ての対応するビットが一致する時だけ、論理レベル「1」を出力する。NORゲートの出力は、例えばANDゲートによって、有効化ビットに対応するメモリセルの出力により有効化される。ANDゲートの出力はその冗長情報読出し回路の出力であり、主記憶回路に入力されたアドレスが記録された欠陥アドレスに対応する時、冗長経路を開くために使用される。
【0025】
一般に、冗長記憶回路への欠陥アドレスの書込みはテスト時に行われる。このとき、欠陥が検出されると、冗長記憶回路に欠陥アドレスを書込み、さらに欠陥が検出されるにつれて、各冗長記憶回路には欠陥アドレスが順次書込まれる。
【0026】
このような不揮発性半導体記憶装置の通常の動作時においては、この不揮発性半導体記憶装置に入力されたアドレスは主記憶回路と冗長記憶回路に同時に入力される。入力されたアドレスが冗長記憶回路に記憶されたアドレスであったとき、上述したように、このアドレスに対応する冗長経路が開く。したがって、冗長記憶回路に欠陥アドレスを書込むために、不揮発性半導体記憶装置の各アドレスビットは冗長記憶回路の各セルに入力される。テスト中のアドレスで欠陥が検出された場合、テスト装置の命令によって所定のプログラミングが実行される。
【0027】
図8は、従来の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成を含む回路図である。図8においては、その説明の簡略化のために、主記憶回路のメモリセルアレイ、そのメモリセルのアドレスに対応するワード線を選択するロウデコーダ(Row Decoder)、図5〜図7におけるフローティングゲートトランジスタTGF、トランジスタT5,TI5、フローティングゲートトランジスタのゲート電圧VGFとソース電圧VS、書込み時にフローティンゲゲートトランジスタTGFのドレインに印加される電圧VPRG、冗長情報読出し回路(CAM Read Out Circuit)のみを示している。
【0028】
冗長記憶回路CAMおよびその冗長情報読出し回路(CAM Read Out Circuit)は、本来であればN×(M+1)ビット分のセル回路が存在する。トランジスタT51,T52,T53は、図5〜図7でトランジスタT5で示されているものと同様の働きをし、また、トランジスタTI51,TI52,TI53は、冗長記憶回路CAMのフローティングゲートトランジスタTGFとトランジスタT51,T52,T53をそれぞれ分離するために使用されるものである。
【0029】
MVPRG0,MVPRG1,MVPRG2は、主記憶回路のメモリセルMのビット線であり、MVS1,MVS2,MVS3は主記憶回路のメモリセルMのソース電位である。この回路構成では、主記憶回路のロウデコーダ(Row Decoder)を利用し、このロウデコーダがワード線Wを選択して、冗長記憶回路CAMのメモリセル(フローティングゲートトランジスタTGF)へ冗長情報(欠陥アドレス)の書込みを行うようにしている。
【0030】
このような回路構成を効率よく実現するために、従来では図9に示すようなレイアウト配置を行うことで不要な領域を減少させていた。
【0031】
図9は、冗長記憶回路(CAM)、ワード線W(Word Line)を選択するロウデコーダ(Row Decoder)、主記憶回路のアドレスに対応するメモリセルアレイのビット線B(Bit Line)を選択するためのカラムデコーダ回路(Column Decoder)、主記憶回路のメインセルアレイ(Main Memory Array)、主記憶回路のデータ読出し用センスアンプ(Sense Amp)のチップ上でのレイアウト配置を示している。なお、図中にワード緑Wやビット線Bと表記している線は、実際のワード線Wおよびビット線B自体を示しているものではなく、ワード線Wおよびビット線Bが配線されている方向を示している。また、図9における信号(swapped signal)は主記憶回路に置換されるべき不良アドレスが入力されたときに冗長経路を開くための信号である。この信号は冗長記憶回路CAMから出力され、ロウデコーダ(Row Decoder)およびカラムデコーダ(Column Decoder)に入力されるものである。
【0032】
図9のようなレイアウト配置を行うことで不要な領域を作ることなく、また、冗長記憶回路CAMから各デコーダまでの配線をも短くまとめることが可能となっている。
【0033】
ここで、シンクロナスバースト読出しやページモード読出しのような高速読出し機能を備えた不揮発性半導体装置について考えてみる。図8に示す回路構成を維持したまま高速読出しの機能を持つ不揮発性半導体装置のレイアウト上での各回路配置の一例を図10に示している。
【0034】
このような高速読出し機能を持つ不揮発性半導体装置においては、センスアンプが多数必要となりかつビット線とセンスアンプの出力負荷を極力削減するため、図10に示すように、一般的に、メンインメモリアレイのビット線Bとワード線Wの方向を図9のような構成から図10のように入れ替えてビット線Bの配設方向にセンスアンプを配置するという手法が用いられている。これに伴って、ロウデコーダ(Row Decoder)とカラムデコーダ(Column Decoder)も、図9の回路配置から図10のような回路配置に入れ替わることになる。
【0035】
図10では、冗長記憶回路CAMがメモリセルMを挟んでロウデコーダ(Row Decoder)の反対側に配置されると、冗長記憶回路CAMから出力された信号はメモリセルMを迂回してロウデコーダ(Row Decoder)に入力されるようになり、非常に大きな配線負荷となる。これによって、冗長記憶回路CAMからロウデコーダ(Row Decoder)への信号伝達速度に影響が生じる。このため、欠陥ワード線が冗長のワード線と置き換えられているアドレスが主記憶回路に入力されたときの読出し速度は、正常なワード線の読出しよりも遅延が生じる。また、レイアウトの面積も図l0で示すように、冗長記憶回路CAMの下側に不要な領域ができてしまうという問題が生じる。
【0036】
冗長記憶回路CAMの内部では、図5〜図7に示すような冗長記憶回路セルがN×(M+1)ビット配置されている。図5に示す冗長記憶回路セルで構成された回路図を図11に示している。図11では、その説明を簡略化するために冗長記憶回路CAMの出力3ビットのみを示している。
【0037】
フローティングゲートトランジスタTGFの読出し時にハイレベルになる読出し信号VBと、その反転信号NVB、ワード線電圧VGF、冗長記憶回路CAMのメモリセル(フローティングゲートトランジスタTGF)へ書込み行う際にそのフローティングゲートトランジスタTGFのドレインへ高電圧を印加する書込み用のビット線電圧VPRGおよび、フローティングゲートトランジスタTGFのソース電圧VSは、セル回路間で共通接続されている。一方、書込むフローティングゲートトランジスタTGFを選択する選択信号PROG,NPROGは各冗長記憶回路セルに必要になる。
【0038】
従来、冗長記憶回路CAMは、冗長記憶回路CAMのメモリセル全てを使用するため、冗長記憶回路CAMのメモリセル内に欠陥がある場合、そのチッブは冗長救済が不可能な不良チップとなる。また、書込み用のビット線電圧VPRGが印加されるビット線に欠陥があると、冗長記憶回路CAMの全メモリセルに書込みが不可能となり、この場合も、そのチップは冗長救済が不可能な不良チップとなる。
【0039】
また、冗長記憶回路のメモリセルは主記憶回路のメモリセルアレイと同じデザインルールで設計されるため、微細化が進むにつれて冗長記憶回路内では隣接するセルとのスペースが狭くなってくる。このため、隣接するセル間でのショートによる回路不具合が発生する可能性が高くなる。
【0040】
さらに、従来の冗長記憶回路セルにおいては、低い電源電圧(約1.8V)では、正常にフローティングゲートトランジスタTGFの冗長情報(欠陥アドレス)を読出させない可能性がある。図5の回路図に示した冗長記憶回路セルを一例として、前述した読出し時での動作原理について説明する。
【0041】
冗長記憶回路セルの出力は、2つのトランジスタのうちプログラムされているトランジスタに従って決定される。このセルの状態(冗長記憶回路セルの出力)は、PMOSトランジスタの一つ(例えばT2)のドレイン側からデータが読出される。
【0042】
ここで、フローティングゲートトランジスタTGF1が書込み状態、フローティングゲートトランジスタTGF2は消去状態とする。このとき、トランジスタT2のドレイン側のD点の電圧は、フローティングゲートトランジスタTGF2が消去状態、即ちオン状態になっているため、ロウレベルとなり、その電圧がトランジスタT1のゲート電圧に入力され、トランジスタT1はオンする。さらに、フローティングゲートトランジスタTGF1は書さ込み状態、即ちオフ状態であるため、トランジスタT1のドレイン側のC点の電圧は、ハイレベルとなり、その電圧がトランジスタT2に入力されてトランジスタT2はオフし、トランジスタT2のドレイン側のD点の電圧はロウレベルを維持する。
【0043】
しかしなががら、低い電源電圧で本回路を使用すると、フローティングゲートトランジスタTGF2の駆動能力が下がるため、トランジスタT2のドレイン側のD点の電圧がロウレベルまで下がらずに中間電位になってしまう。
【0044】
これを避けるためには、PMOSトランジスタTl,T2の能力を下げるかまたは、フローティングゲートトランジスタTGFの消去状態の閾値電圧の上限を下げる必要がある。
【0045】
前者の場合には、仮にゲートの幅が設計ルールにおいて最小値で設計されていると、ゲート長を長くする必要があり、レイアウト面積の増加につながる、一方後者においては、テスト時間が長くなるという影響がある。
【0046】
【発明が解決しようとする課題】
前述したように、ビット線Bの配設方向にセンスアンプを配置する図10の回路配置では、高速読出し機能を持つ不揮発性半導体装置となるものの、冗長記憶回路CAMがメモリセルMを挟んでロウデコーダの反対側に回路配置されてしまい、冗長記憶回路CAMから出力された信号はメモリセルMを迂回してロウデコーダに入力されることから非常に大きな配線負荷となって、冗長記憶回路CAMからロウデコーダへの信号伝達速度に影響が生じる。このため、欠陥ワード線が冗長のワード線と置き換えられているアドレスが主記憶回路に入力されたときの読出し速度は、正常なワード線Wの読出しよりも遅延が生じる。また、レイアウトの面積も図l0で示すように、冗長記憶回路CAMの下側に不要な領域ができてしまうという問題が生じる。
【0047】
本発明は、上記事情に鑑みて為されたもので、冗長記憶回路の配線負荷を減少させて読出し速度を高速化すると共に、不要レイアウト領域をなくしてレイアウト面積、即ちチップ面積を縮小化することができる不揮発性半導体記憶装置を提供することを目的とする。
【0048】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各交叉部にそれぞれ情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルがそれぞれ配置された主記憶回路と、冗長置換情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなる複数のメモリセルが配置された冗長置換情報記憶回路とを有する不揮発性半導体記憶装置において、該冗長置換情報記憶回路は、該主記憶回路のビット線毎に、当該メモリセルと選択トランジスタとの直列回路がそれぞれ配置されており、該主記憶回路のビット線と、該冗長置換情報記憶回路のメモリセルの一方端とを、該選択トランジスタにより電気的に接続または遮断自在に構成し、該ビット線を通して該冗長置換情報記憶回路のメモリセルに対して書込みと読出しの電流を供給可能に構成するものであり、そのことにより上記目的が達成される。
【0049】
また、好ましくは、本発明の不揮発性半導体記憶装置において、一つの冗長置換情報に対して冗長置換情報記憶回路およびその冗長置換情報読出し回路の組が少なくとも二組設けられ、少なくとも二つの冗長置換情報読出し回路の出力側に、冗長置換情報読出し回路からの各出力に基づいて、正常な冗長置換情報記憶回路側からの出力が反映されるように論理演算する論理回路が設けられ、この論理回路から1ビットの2値情報を出力する。
【0050】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、主記憶回路のビット線の本数よりも、使用する冗長置換情報記憶回路のメモリセルの個数を少なく構成することにより、一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびそのダミービット線のうち少なくともいずれかを配置する。
【0051】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における冗長置換情報記憶回路の複数のメモリセルのドレイン側を一つの選択トランジスタに並列接続する。
【0052】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における冗長置換情報記憶回路には冗長置換情報以外にも記憶装置の調整を行うための情報を記憶可能とする。
【0053】
上記構成により、以下にその作用を説明する。冗長置換情報記憶回路のフローティングゲートトランジスタの配置を、従来のワード線方向からビット線方向に置換するので、図10のような冗長記憶回路の配線負荷の増加を防止することが可能となって読出し速度を高速化しかつ、図10のような不要レイアウト領域が無くなると共に、冗長記憶回路のフローティングゲートトランジスタをワード線方向に配置した場合と比較して、冗長記憶回路専用のビット線が削除できると同時に冗長記憶回路選択用の選択トランジスタおよびその制御信号が削除可能となるという効果を奏し、その削除した分も含めてレイアウト面積、即ちチップ面積が縮小化される。
【0054】
また、2組以上の冗長置換情報記憶回路のメモリセルに共に1ビットの2値情報が記憶されているので、冗長置換情報記憶回路のフローティングゲートトランジスタが二組あるうちの一組に欠陥があったとしても、残りの一組が正常であれば、冗長置換情報記憶回路からの出力として正常な値を出力させることが可能となって、より冗長性が向上する。
【0055】
さらに、冗長記憶回路では、連続して配置された冗長記憶回路および冗長情報読出し回路の一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびダミービット線の少なくとも何れかを配置したので、隣接する回路間のショートを防止し、頑健性(耐故障性)を向上させることが可能となる。さらに、ビット線の冗長救済できる状況が更に増える。
【0056】
さらに、1本のアームで考慮すると、PMOSトランシスタと2個のフローティングゲートトランジスタの能力によりPMOSトランジスタのドレイン電圧が決定するため、低電圧時は、PMOSトランジスタよりフローティングゲートトランジスタの駆動能力が低くい場合において有効となる。
【0057】
さらに、複数のフローティングゲートトランジスタの並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することが可能となる。
【0058】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の実施形態1〜4について図面を参照しながら説明する。
(実施形態1)
図1は、本発明の実施形態1の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成を含む回路図である。なお、説明の簡略化のためにメモリセルMのビット線B、ワード線Wは数本しか示していないが、実際には記憶容量に応じた数のビット線B、ワード線WおよびメモリセルMが存在すると共に、それ応じた数の、後述する冗長記憶回路および冗長情報読出し回路のセル回路が存在する。
【0059】
図1において、不揮発性半導体記憶装置1は、カラムデコーダ2と、ロウデコーダ3と、主記憶回路4と、冗長置換情報記憶回路(例えば冗長アドレス記憶回路)としての冗長記憶回路(CAM)5と、冗長情報読出し回路(CAM Read Out Circuit)6とを備えている。
【0060】
カラムデコーダ2は、入力アドレスに基づいて複数のビット線Bから所定のビット線Bを順次選択するものである。
【0061】
ロウデコーダ3は、入力アドレスに基づいて複数のワード線Wから所定のワード線Wを順次選択するものである。
【0062】
主記憶回路4は、複数のビット線Bと複数のワード線Wとの各交叉部にそれぞれ、電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルMがそれぞれマトリックス状に配置されたものである。ビット線Bの信号VPRG1〜3は、データ読出し時には主記憶回路4のデータを転送し、データ書込み時には、主記憶回路4のフローティングゲートトランジスタのドレイン電圧にカラムデコーダ2から所定の高電圧が印加されるようになっている。
【0063】
冗長記憶回路5は、主記憶回路4のビット線B毎に、冗長置換情報(例えば欠陥アドレスなど)を電気的に書込みまたは消去可能なフローティングゲートトランジスタTGFからなるメモリセルと選択トランジスタTI51〜TI53のそれぞれとの直列回路が配置されており、この冗長置換情報記憶用のメモリセルの一方端と、それに対応する主記憶回路4のビット線Bとを、選択トランジスタTI51〜TI53の何れかにより電気的に接続または遮断自在に構成されると共に、ビット線Bを通して冗長置換情報記憶用のメモリセルに書込みと読出しの電流を供給可能に構成している。
【0064】
したがって、冗長記憶回路5に関しては、ビット線Bの信号VPRG1〜3は、冗長情報書込み時にフローティングゲートトランジスタTGFのドレイン電圧に高電圧を印加するとき、またはテストモードで冗長記憶回路5のフローティングゲートトランジスタTGFのしきい値を確認するときなどに使用される。つまり、冗長記憶回路5にとっては、信号VPRG1〜3はテスト時にしか使用されない。トランジスタTI51〜TI53は冗長記憶回路書込み時にのみ書込み信号(冗長記憶回路選択信号)CAMSELによりオンするように制御される。さらに、信号VSとしては、フローティングゲートトランジスタTGFのソース電位で読出し/書込み時にはグランドレベルであり、消去時には高電圧の約6Vとなるように制御される。なお、信号MVSは、主記憶回路4のフローティングゲートトランジスタのソース電位で、そのソース電位の振る舞いは、冗長記憶回路5のソース電位VSの場合と同様である。この回路内には、図5〜7で示されるような冗長記憶回路セルがN×(M+1)個配置されている。
【0065】
冗長情報読出し回路は6は、図5〜7で示されるような差動型のラッチ回路、シングルエンド型のラッチ回路および双安定型マルチバイブレータなどで構成されている。この回路内には、図5〜7で示されるような冗長情報読出し回路セルがN×(M+1)個配置されている。
【0066】
上記構成により、以下、冗長記憶回路5のフローティングゲートトランジスタTGFに冗長情報を書込む際の動作について説明する。
【0067】
冗長情報読出し回路は6では、図5〜7に示されているように、初期化信号INTによりトランジスタT7をオンにする。それにより、冗長記憶回路5の出力をリセット状態に固定し、内部回路への影響をなくす。これと同時に、読出し信号VBによりトランジスタT3,T4をオフし、冗長記憶回路5のフローティングゲートトランジスタTGFと冗長情報読出し回路6とを分離する。
【0068】
その後、書込み信号CAMSELによりトランジスタTI51〜TI53を共通にオンにし、冗長記憶回路5のフローティングゲートトランジスタTGFのドレインと主記憶回路4のメモリセルMのビット線Bとをそれぞれ接続し、冗長記憶回路5のフローティングゲートトランジスタTGFのゲート電圧VGFを書込み可能な電圧(約10V)まで昇圧させる。
【0069】
さらに、入力されたビット線アドレス(カラムアドレス;Column Address)に対応したビット線Bがカラムデコーダ2(Column Dccodcr)により選択され、選択されたビット線Bにカラムデコーダ2から高電圧(約6V)が与えられる。このとき、主記憶回路4のワード線Wは、ロウデコ−ダ3によって誤書込み防止のために全てグランドレベルになっている。これにより、冗長記憶回路5のフローティングゲートトランジスタTGFに書込み動作が行われる。
【0070】
以上により、本実施形態1によれば、冗長記憶回路5のフローティングゲートトランジスタTGFの配置を、従来のワード線W方向からビット線B方向に置換したため、図10のような不要レイアウト領域を排除することができる。また、ビット線Bを冗長記憶回路5のフローティングゲートトランジスタTGFと主記憶回路4のメモリセルMで共用することができて、従来は冗長記憶回路専用で用意する必要があったビット線Bを取り除くことができて、レイアウト面積を縮小化することができる。また、これに伴い、従来の図8におけるトランジスタT51〜T53を取り除くこともできて、レイアウト面積を縮小化することができる。さらに、冗長記憶回路5のフローティングゲートトランジスタTGFに冗長情報(例えば欠陥アドレス)を書込む際に、そのドレインに高電圧を印加するフローティングゲートトランジスタトランジスタTGFを選択するために、主記憶回路のビット線Bを選択するデコーダを共用できるため、従来は、冗長記憶回路のフローティングゲートトランジスタTGFに冗長情報を書込む際には、冗長記憶回路用のビット線Bを選択し、ロウデコーダにより冗長記憶回路を選択し且つ書込み信号CAMSELを高電圧にして、冗長記憶回路書込みモードに入る必要があったが、本発明により冗長記憶回路用のビット線Bを選択をする必要がなくなり、冗長記憶回路用ビット線および冗長記憶回路用ビット線選択回路の削除によるレイアウト面積の縮小化を図ることができる。以上のレイアウト面積の縮小化、即ちチップ面積を縮小化することができる。
【0071】
また、冗長記憶回路5のフローティングゲートトランジスタTGFの配置を、従来のワード線W方向からビット線B方向に置換したため、冗長記憶回路の配線負荷を減少させて読出し速度を高速化することができる。さらに、ビット線Bの配設方向にセンスアンプを配置する回路配置では、主記憶回路4のメモリセルからの高速読出し機能を持つ不揮発性半導体装置となる。
(実施形態2)
上記実施形態1では、冗長記憶回路5のフローティングゲートトランジスタTGFの配置を、従来のワード線W方向からビット線B方向にレイアウト変更した場合であるが、本実施形態2では、上記実施形態1の構成に加えまたは上記実施形態1の構成とは別に、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を2組使用する場合である。
【0072】
図2は、本発明の実施形態2の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の構成図である。
【0073】
図2において、不揮発性半導体記憶装置10は、冗長記憶回路5Aおよび冗長情報読出し回路6AからなるCAM手段7A(Normal CAM Read Out CircuitA)と、冗長記憶回路5Bおよび冗長情報読出し回路6BからなるCAM手段7B(Normal CAM Read Out CircuitB)と、論理ゲート(論理回路)としてのORゲート61とを有し、CAM手段7A,7Bからの出力OutA,OutBに基づいて、正常な冗長記憶回路側からの出力が反映されるように論理演算する論理ゲートに入力し、その出力Outを1ビットの2値情報として出力する。
【0074】
この回路構成においては、出力OutA,OutBを出力するCAM手段7A,7Bの冗長記憶回路5A,5Bに用いられる各フローティングゲートトランジスタTGFの状態(書込み状態または消去状態)は同一である必要がある。
【0075】
この論理ゲートがORゲート61で、冗長記憶回路5A,5Bおよび冗長情報読出し回路6A,6Bに図5のセル回路を適用した場合における本実施形態2の動作原理について説明する。
【0076】
第1例として、一方の冗長記憶回路5AのフローティングゲートトランジスタTGF1が書込み状態でフローティングゲートトランジスタTGF2が消去状態であるものとする。したがって、他方の冗長記憶回路5BのフローティングゲートトランジスタTGF1も書込み状態、フローティングゲートトランジスタTGF2も消去状態である。このとき、冗長情報読出し回路6A,6Bからの出力OutA,OutBは共にロウレベルを出力する。したがって、ORゲート61からの出力Outはロウレベルとなる。
【0077】
第2例として、冗長記憶回路5A,5Bの各フローティングゲートトランジスタTGF1が消去状態で、各フローティングゲートトランジスタTGF2が書込み状態であるとき、冗長情報読出し回路6A,6Bからの出力OutA,OutBは共にハイレベルを出力し、ORゲート61からの出力Outもハイレベルとなる。
【0078】
上記第1,2例は冗長記憶回路5A,5Bの各フローティングゲートトランジスタTGF1,TGF2に欠陥がない場合の動作であるが、次に、2個の冗長記憶回路5A,5Bの何れか一方に用いられているフローティングゲートトランジスタTGF1,TGF2の何れかに欠陥がある場合の動作について説明する。
【0079】
一方の出力OutAに対応した冗長記憶回路5AのフローティングゲートトランジスタTGF1は消去状態、そのフローティングゲートトランジスタTGF2は書込み状態とする。他方の出力OutBに対応した冗長記憶回路5BのフローティングゲートトランジスタTGFには欠陥があり書込み状態にできない、つまりTGF1、TGF2共に消去状態とする。
【0080】
この場合に、冗長記憶回路5A,5BのフローティングゲートトランジスタTGFにおける消去状態の電流駆動能力がラッチ回路のPMOSトランジスタT1、T2の電流駆動能力よりも強くなるように設計しておけば、PMOSトランジスタT1,T2のドレイン電圧(C点電圧とD点電圧)は共にロウレベルとなり、出力OutBもロウレベルとなる。したがって、ORゲート61からの最終的な出力Outは、ハイレベルとロウレベルの論理和ORとなるのでハイレベルとなって出力され、正常な回路側の出力が反映されることになる。このとき、欠陥がある冗長情報読出し回路6A,6Bの2本のア一ムには貫通電流が流れるため、図5および図6のようなラッチ型の冗長情報読出し回路を利用する方が望ましい。
【0081】
以上により、本実施形態2によれば、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を2組使用して1ビットの2値情報を共に記憶するため、2組の冗長記憶回路5A,5Bの各フローティングゲートトランジスタTGFのうちの一組の例えば冗長記憶回路5AのフローティングゲートトランジスタTGFに欠陥があったとしても、残りの一組の冗長記憶回路5Bのフローティングゲートトランジスタが正常であれば、ORゲート61からの最終的な出力Outは、正常な回路側の出力が反映されて正常な値を出力させることができて冗長性を向上させることができる。
【0082】
なお、本実施形態2では、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を2組使用するようにしたが、これに限らず、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を3組以上使用することにより、冗長性をより向上させるようにしてもよい。
【0083】
また、本実施形態2では、論理ゲートとしてORゲート61を用いたが、正常な冗長記憶回路側からの出力が最終的な論理出力に反映されるように論理演算するために、回路構成によってはその他の論理ゲートを用いてもよく、さらには他の信号と組み合わせた複合ゲートを用いて最終的な論理出力を得るようにしてもよい。
【0084】
さらに、本実施形態2では、二つの冗長情報読出し回路のセル構成を図5のようなラッチ型回路としたが、これに限らず、図5のようなラッチ型回路、図6のようなラッチ型回路、図7のような双安定マルチバイブレータ回路から任意の2組を使用してもよく、それぞれの出力の論理をとり、最終的な論理出力Outを得るようにしてもよい。
(実施形態3)
本実施形態3は、主記憶回路4のビット線Bの本数よりも冗長記憶回路5のメモリセルの個数を少なく構成し、一定間隔毎に、使用しないフローティングゲートトランジスタおよびそのダミービット線を配置する場合である。
【0085】
図3は、本発明の実施形態3の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の要部構成を示す回路図である。
【0086】
図3において、ビット線信号VPRG1〜VPRG8は、冗長記憶回路5のフローティングゲートトランジスタTGF1,TGF2への冗長情報の書込み時に、冗長記憶回路5のフローティングゲートトランジスタTGF1,TGF2のドレインに高電圧を供給する信号であって、主記憶回路4のビット線B毎に2本(信号VPRG1,2〜VPRG7,8)づつ共通接続されている。冗長情報書込み時であることを示す信号CAMSELがゲートに入力されている選択トランジスタTI51〜TI54により、各ビット線Bと各冗長記憶回路のフローティングゲートトランジスタTGF1,2とを分離する。
【0087】
一方、ダミービット線(Dummy Bit Line)に示されているダミービット線信号も主記憶回路4においては通常のビット線として使用される。ただし、冗長記憶回路5に対してはこのダミービット線(Dummy Bit Line)はフローティングゲートトランジスタTGF1,2のドレインに接続されておらず、信号CAMSELがゲートに入力されているトランジタを介してグランドに接続される。このように、冗長記憶回路5およびその冗長情報読出し回路6のセル回路間にダミービット線(Dummy Bit Line)によるスペースを加えることで、隣接する冗長記憶回路5およびその冗長情報読出し回路6のセル回路間のショートによる不具合を回避することが可能となる。
【0088】
以上により、本実施形態3によれば、主記憶回路4のビット線Bの本数よりも冗長記憶回路5のメモリセルの個数を少なく構成し、冗長記憶回路5のメモリセルとして全てのフラッシュセルおよびそのビット線を使用せず、一定間隔毎に、使用しないダミービット線を配置し、その使用しないダミービット線はフローティングゲートトランジスタTGF1,2のドレインに接続せずにグランドに接続する。このように、冗長記憶回路5のセル間にスペースを空けてダミービット線(Dummy Bit Line)を設けたため、隣接する冗長記憶回路5間のショートを無くすことができて、頑健性(耐故障性)を向上させることができる。さらに、ダミービット線によってビット線Bの冗長救済できる状況も増える。
【0089】
なお、図3では、冗長記憶回路読出し回路として図5の差動式のラッチ回路を示したが、この読出し回路に図6のシングルエンドラッチ型の回路や図7の双安定バイブレータ型の回路を用いてもよい。また、ここでは、一定間隔毎に、使用しないダミービット線を配置したが、これと共にまたはこれとは別に、一定間隔毎に、通常は使用しない冗長記憶回路のメモリセルを配置してもよい。この使用しない冗長記憶回路のメモリセルによって冗長記憶回路のメモリセルの冗長救済できる状況が増える。
(実施形態4)
本実施形態4では、冗長記憶回路5にフローティングゲートトランジスタTGF1,TGF3の並列回路を設けた場合である。
【0090】
図4は、本発明の実施形態4の不揮発性半導体記憶装置における低電圧動作可能な冗長記憶回路および冗長情報読出し回路の要部構成を示す回路図である。
【0091】
図4において、冗長記憶回路5Cでは、フローティングゲートトランジスタTGF1と、これと同様のフローティングゲートトランジスタTGF3との並列回路がVS線に接続されている。これら2個のフローティングゲートトランジスタTGF1,TGF3の状態(書込み状態と消去状態)は常に同じ状態でなければならない。
【0092】
上記構成により、冗長情報読出し回路6Cによる冗長記憶回路5Cの冗長情報の読出し動作原理について説明する。
【0093】
読出し時なのでCAMSEL信号、PROG信号は出力されないのでトランジスタT15,T5はオフとなりプログラム電圧は遮断されている。
【0094】
このとき、冗長情報読出し信号VBも出力されておらず、トランジスタT3もオフ状態となっている。フローティングゲートトランジスタTGF1,3のゲート電圧VGFは電源電圧Vccに等しく、ソース電圧VSはグランドレベルになっている。その読出し前に初期化信号INTが入力され、トランジスタT7がオンし、トランジスタT7のドレイン電圧(D点)はグランドレベルになり、冗長情報読出し回路6Cからの出力Outはロウレベルとなる。
【0095】
これと同時に、ラッチ回路のトランジスタT7の接続されている側とは逆の電圧レベル、つまりトランジスタT3のドレイン電圧(C点)はラッチ回路の特性から冗長情報読出し回路6Cからの出力Outはハイレベルとなる。
【0096】
その後、初期化信号INTをロウレベルにし、トランジスタT7をオフにする。さらに、読出し信号VBをハイレベルにして、フローティングゲートトランジスタTGF1,3からの冗長情報の読出しを開始する。
【0097】
フローティングゲートトランジスタTGF1,3が消去状態であれば、電源電圧Vccが低<ても2個のフローティングゲートトランジスタTGF1,3を駆動することにより、トランジスタT3の電位をロウレベルに反転させることが可能である。これにより、ラッチ回路が反転して冗長情報読出し回路6Cからの出力Outもハイレベルとなる。
【0098】
また、フローティングゲートトランジスタTGF1,3が書込み状態であれば、ラッチ回路は反転せずに冗長情報読出し回路6Cからの出力Outもロウレベルを維持する。
【0099】
以上により、本実施形態4によれば、並列回路を構成する2個のフローティングゲートトランジスタTGF1,3のドレイン側を一つの選択トランジスタに接続するようにしたため、1本のアームで考慮すると、PMOSトランシスタT1と2個のフローティングゲートトランジスタTGF1,3の能力によりPMOSトランジスタT1のドレイン電圧を決定でき、低電圧時は、PMOSトランジスタT1よりフローティングゲートトランジスタTGF1,3の駆動能力が低くい場合において特に有効となる。したがって、2個のフローティングゲートトランジスタTGF1,3の並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することができる。
【0100】
なお、図4では、図6に示すシングルエンド型のラッチ回路を示しているが、図5や図7のようなセル回路でも同様の効果が得られる。
【0101】
また、上記実施形態1〜4では、冗長記憶回路には欠陥アドレス情報などの冗長置換情報を記憶させたが、この冗長置換情報以外にも記憶装置の調整を行うための情報を記憶する冗長記憶回路を設けても良い。この場合、冗長置換情報以外の記憶装置の調整を行うための情報とは、記憶装置内で発生させたクロックのパルス幅の調整やオプション回路の使用の有無の決定などがある。
【0102】
【発明の効果】
以上により、本発明のよれば、図10のような冗長記憶回路の配線負荷の増加を防止して読出し速度を高速化できかつ、図10のような不要レイアウト領域を排除できると共に、従来のように、冗長記憶回路をワード線方向に配置した場合と比較して、冗長記憶回路専用のビット線が削除できると同時に冗長記憶回路選択トランジスタおよびその制御信号が削除できて、レイアウト面積、即ちチップ面積を縮小化することができる。
【0103】
また、2組以上の冗長置換情報記憶回路のメモリセルに同一の1ビットの2値情報が記憶されているため、冗長置換情報記憶回路のフローティングゲートトランジスタが二組あるうちの一組に欠陥があったとしても、残りの一組が正常であれば、冗長置換情報記憶回路からの出力としては正常な値を出力させることができて、より冗長性を向上させることができる。
【0104】
さらに、冗長記憶回路では、連続して配置された冗長記憶回路および冗長情報読出し回路の一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびダミービット線の少なくとも何れかを配置したため、隣接する回路間のショートを防止し、頑健性(耐故障性)を向上させることができる。さらに、ビット線の冗長救済できる状況が更に増える。
【0105】
さらに、複数のフローティングゲートトランジスタの並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成例を含む回路図である。
【図2】本発明の実施形態2の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の構成図である。
【図3】本発明の実施形態3の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【図4】本発明の実施形態4の不揮発性半導体記憶装置における低電圧動作可能な冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【図5】従来のセル回路1個分の差動型の冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図6】従来のセル1個分のシングルエンド型の冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図7】従来のラッチ回路で保持しないタイプの双安定型マルチバイブレータを用いた冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図8】従来の冗長記憶回路および主記憶回路の各メモリセルアレイの構成を含む回路図である。
【図9】従来の冗長記憶回路を備えた不揮発性半導体記憶装置の平面構成の一例を示すレイアウト図である。
【図10】従来の冗長記憶回路を備えた不揮発性半導体記憶装置の平面構成の他の一例を示すレイアウト図である。
【図11】従来の冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【符号の説明】
1 不揮発性半導体記憶装置
2 カラムデコーダ
3 ロウデコーダ
4 主記憶回路
5,5C 冗長記憶回路
6,6C 冗長情報読出し回路
61 ORゲート
7A,7B CAM手段
TGF,TGF1〜3 フローティングゲートトランジスタ
Out,Out1〜3,OutA,OutB 出力
Dummy Bit Line ダミービット線
W ワード線
B ビット線
Claims (5)
- 複数のビット線と複数のワード線との各交叉部にそれぞれ情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルがそれぞれ配置された主記憶回路と、冗長置換情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなる複数のメモリセルが配置された冗長置換情報記憶回路とを有する不揮発性半導体記憶装置において、
該冗長置換情報記憶回路は、該主記憶回路のビット線毎に、当該メモリセルと選択トランジスタとの直列回路がそれぞれ配置されており、
該主記憶回路のビット線と、該冗長置換情報記憶回路のメモリセルの一方端とを、該選択トランジスタにより電気的に接続または遮断自在に構成し、該ビット線を通して該冗長置換情報記憶回路のメモリセルに対して書込みと読出しの電流を供給可能に構成する不揮発性半導体記憶装置。 - 一つの冗長置換情報に対して前記冗長置換情報記憶回路およびその冗長置換情報読出し回路の組が少なくとも二組設けられ、該少なくとも二つの冗長置換情報読出し回路の出力側に、該冗長置換情報読出し回路からの各出力に基づいて、正常な冗長置換情報記憶回路側からの出力が反映されるように論理演算する論理回路が設けられ、該論理回路から1ビットの2値情報を出力する請求項1記載の不揮発性半尊体記憶装置。
- 前記主記憶回路のビット線の本数よりも、使用する冗長置換情報記憶回路のメモリセルの個数を少なく構成することにより、一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびそのダミービット線のうち少なくとも何れかを配置する構成とした請求項1記載の不揮発性半導体記憶装置。
- 前記冗長置換情報記憶回路の複数のメモリセルのドレインを一つの前記選択トランジスタに並列接続する請求項1〜3の何れかに記載の不揮発性半導体記憶装置。
- 前記冗長置換情報記憶回路には冗長置換情報以外にも記憶装置の調整を行うための情報を記憶可能とする請求項1〜4の何れかに記載の不揮発性半導体記憶装置。
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