KR0142367B1 - 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 - Google Patents

열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로

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KR0142367B1
KR0142367B1 KR1019950002007A KR19950002007A KR0142367B1 KR 0142367 B1 KR0142367 B1 KR 0142367B1 KR 1019950002007 A KR1019950002007 A KR 1019950002007A KR 19950002007 A KR19950002007 A KR 19950002007A KR 0142367 B1 KR0142367 B1 KR 0142367B1
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김광호
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Abstract

[청구범위에 기재된 발명이 속한 기술분야]
열리던던씨를 가지는 불휘발성 반도체 메모리의 소거검증회로
[발명이 해결하려고 하는 기술적 과제]
오픈된 노말 비트라인의 발생에 관계없이 신뢰성있게 동작할 수 있는 불휘발성 반도체 메모리의 제공
[발명의 해결방법의 요지]
소거검증동작중 오픈된 노말 비트라인과 접속된 데이터래치에 저장된 페일 데이터를 패스 데이터로 변경시키는 수단을 제공함.
[발명의 중요한 용도]
개인용 컴퓨터등의 영구메모리

Description

열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
제1도는 본 발명의 실시예에 따른 소거 검증회로의 블록도
제2도는 메모리쎌 어레이의 열블럭들중 하나의 일부분의 등가회로도
제3도는 제1도의 열블럭들중 하나와 관련된 페이지 버퍼, 열선택 회로 및 패스/페일 검출회로의 개략적 회로도
제4도는 제1도의 소거검증 제어회로를 구성하는 고장 열 프로그램회로들중 하나의 개략적 회로도
제5도는 제1도의 소거검증 제어회로를 구성하는고장 열 어드레스 로딩 제어신호 발생회로의 개략적 회로도
제6도는 제1도의 소거 검증 제어회로를 구성하는 열 디코오더 인에이블 신호 발생회로의 개략적 회로도
제7도는 제1도의 소거검증 제어회로를 구성하는 열디코오더 디스에이블신호 발생회로의 개략적 회로도
제8도는 제1도의 소거검증 제어회로를 구성하는 교체 어드레스 신호 발생회로의 개략적 회로도
제9도는 제1도의 소거검증 제어회로를 구성하는 열어드레스 카운터의 개략적 회로도
제10도는 제1도의 열디코오더의 개략적 회로도
제11도는 본 발명의 실시예에 따라 소거검증 동작중 여러 제어신호들의 타이밍도
제12도는 제11도의 타이밍도중 시간 t2와 t3사이의 패스데이터 변경기간중 여러 제어신호들의 상세한 타이밍도.
*도면의 주요부분에 대한 부호의 설명
10:메모리 쎌 어레이 16:페이지 버퍼
18:패스/페일검출회로 20:열선택회로
22:열디코오더 24:소거검증 제어회로
본 발명은 불휘발성 반도체 메모리에 관한 것으로 특히 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로에 관한 것이다.
전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리(이하EEPROM이라한다)는 제조기술의 향상과 함께 그의 메모리 용량이 점점더 고밀도화되어 가는 경향이 있다. 칩의 면적의 증가없이 고밀도의 메모리 용량이 집적되기 위하여 미세 에칭기술과 같은 제조기술이 개발되었지만, 제조공정의 변화에 기인하여 메모리 쎌들의 결함이 발생되고 이에 의해 제조수율은 감소한다. 제조수율을 향상시키기 위하여, 메모리 쎌 어레이는 노말 메모리 쎌 어레이와 여분의 또는 리던던트 메모리 쎌 어레이로 구성되고 노말 메모리 쎌 어레이내의 어느 하나의 노말 메모리 쎌이 고장이 났을 때 이 고장난 노말 메모리 쎌을 리던던트 메모리 쎌 어레이내의 리던던트 메모리 쎌로 교체하는 리던던트 기술이 사용되어 왔다. 리던던트 기술은 고장난 노말 메모리 쎌과 접속된 노말 행라인 즉 노말 워드라인을 리던던트 메모리 쎌과 접속된 리던던트 워드라인과 교체하는 행리던던트 기술과, 고장난 노말 메모리 쎌과 접속된 노말 열라인을 리던던트 열라인과 교체하는 열리던던트 기술로 분류된 수 있다.
통상의 EEPROM은 독출속도를 증가하기 위하여 하나의 선택된 워드라인과 접속된 메모리 쎌들로부터 데이터를 일시에 독출하는 페이지 독출동작을 행한다. 그러한 동작을 수행하기 위하여 다수의 열라인들 즉 비트라인들의 각각은 독출된 데이터를 일시적으로 저장하기 위한 데이터 래치와 접속되어 있다. 상기 다수의 열라인들과 접속된 데이터 래치들은 페이지 버퍼라고 불리운다. 페이지 버퍼에 저장된 데이터는 열선택회로를 통해 데이터 입출력 단자들로 4비트. 8비트, 또는 16비트씩 순차적으로 출력된다. 또한 EEPROM은 기입동작전에 소거동작을 행하지 않으면 안된다. 또한 소거동작후 소거된 메모리 쎌들이 소망의 임계 전압들을 갖도록 소거가 이루워졌는가를 결정하기 위한 소거 검증동작이 행해진다. 소거검증의 결과 소거된 메모리 쎌들중 어느하나라도 성공적으로 소거되지 않았다면 재소거 및 재소거 검증동작이 반복적으로 행해진다.
EEPROM의 소거는 행과 열의 매트릭스 형으로 배열된 다수의 메모리 쎌들의 모두 또는 하나의 행 또는 인접한 복수개의 행들과 접속된 한 블록내의 메모리 쎌들에 대해 행해진다. 메모리 쎌들은 반도체 기판의 일표면에 형성된 P형 웰내에 있는 플로팅게이트형의 N채널 모오스 FET들이다. 각 플로팅 게이트형의 N채널 모오스 FET는 상기 P형 웰내에 서로 이격하여 형성된 소오스 및 드레인 영역들과, 사익 소오스와 드레인 영역들 사이의 채널 영역상에 형성된 턴넬 산화막과, 이 턴넬 산화막상에 형성된 다결정 실리콘의 플로팅게이트와, 이 플로팅 게이트 상에 유전체 전연막을 개재하여 형성된 제어 게이트로 구성되어있다. 메모리 쎌들 전체의 소거는 P형 웰로 소거전압, 예컨데 약 18볼트의 전압을 인가하고 동시에 메모리 쎌들의 제어게이트들과 접속된 워드라인들상에 기준전압, 예컨데 접지전압을 인가하는 것에 의해 행해진다. 그러면 메모리 쎌들의 플로팅게이트에 있는 전자들이 Fowler-Nordheim (F-N) 턴넬링에 의해 P형 웰로 방출되고 음의 임계전압을 가지는 디플레숀 모우드의 트랜지스터들로 변경된다. 한편 메모리 쎌들의 일부분의 소거 즉 선택된 행블럭내의 메모리 쎌들의 소거는 선택된 행블럭내의 메모리 쎌들과 접속된 워드라인들상에 접지전압을 인가하고 비선택된 행블럭내의 워드라인들을 플로팅하며, P형 웰로 소거전압을 인가하는 것에 의해 행해진다. 비선택된 행블럭내의 워드라인들은 용량 커플링에 의해 거의 상기 소거전압으로 되고 이에 의해 소거가 자동으로 방지된다. 그러나 선택된 행블럭내의 워드라인들은 접지전압을 유지하기 때문에 선택된 행블럭내의 메모리 쎌들은 전술한 방식으로 소거된다. 메모리 쎌들이 소망의 임계전압으로 소거된 경우 이들과 접속된 워드라인상에 접지전압이 인가될 때 이들은 턴온상태에 있다. 소거된 메모리 쎌들의 그러한 턴온상태드은 온쎌들이라고 참조될 것이다.
소거후 소거검증은 선택된 행블럭내의 워드라인들 상에 소거 검증전압, 예컨데 접지전압을 인가하고 선택된 행블럭내의 메모리 쎌들의 드레인들과 접속된 열라인들 즉 비트라인들로 감지 전류를 제공하는 것에 의해 행해진다. 만약 선택된 행블럭내의 메모리 쎌들이 소망의 임계전압을 가지면서 성공적으로 소거되었다면 선택된 행블럭내의 메모리 쎌들은 온 쎌들 이기 때문에 비트라인들과 접속된 페이지 버퍼는 초기의 리세트 상태들을 유지하고 페이지 버퍼의 출력들과 접속된 패스/페일회로는 패스신호를 출력하고 이에 의해 선택된 행블럭내의 메모리 쎌들이 성공적으로 소거되었음을 알려준다. 이와는 달리 선택된 행브럭내의 메모리 쎌들중 어느하나라도 성공적으로 소거되지 않았다면 소거되지 않는 메모리 쎌은 소거 검증중 턴오프된 상태를 나타내는 오프쎌로 작용한다. 그러므로 이 메모리 쎌과 접속된 비트라인은 감지전류에 의해 소정전압으로 충전되고 이 비트라인과 접속된 데이터 래치는 초기 리세트 상태와 상보되는 상태 즉 페일상태를 나타내는 페일데이터로 래치되고 이에 의해 패스/레일회로는 페일신호를 출력한다. 이러한 방식으로 재소거와 소거검증동작이 행해진다. 이러한 소거 및 소거 검증동작은 본원 출원인에게 양도되고 1994년 9월 3일자로 출원된 한국특허출원번호 94-22167호에 개시되어 있다.
그러나, 제조공정중 발생할 수 있는 노말 비트라인의 절단과 같은 오픈 노말 비트라인은 이 비트라인과 접속된 노말 메모리 쎌들의 소거 상태들과 관계없이 항상 페일 상태를 나타낸다. 그러므로 여러 싸이클에 걸친 소거가 행해진다 하더라도 소거검증은 여전히 페일상태를 나타낸다. 그러한 오픈 노말 비트라인에 대한 페일상태는 이 오픈 노말 비트라인을 리던던트 비트라인 또는 열라인으로 교체한다 하더라도 여전히 일어난다. 그 이유는 오픈 노말 비트라인과 접속된 데이터 래치는 소거검증이 행해질때마다 항상 페일 데이터를 저장하기 때문이다. 그러므로 오픈 노말 비트라인과 관련된 결함은 열리던던씨의 기술의 사용을 가지고 해결될 수 없는 문제가 발생한다.
그러므로 본 발명의 목적은 오픈 노말 비트라인 또은 오픈 비트라인의 발생에 관계없이 신뢰성 있게 소거검증 동작을 할 수 있는 불히발성 반도체 메모리를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다수의 플로팅 게이트형의 노말 및 리던던트 메모리쎌들과:
상기 노말 메모리쎌들과 접속된 복수개의 노말 비트라인들과:
상기 리던던트 메모리쎌들과 접속된 복수개의 리던던트 비트라인들과,
상기 노말 및 리던던트 비트라인들과 각각 접속되고, 소거 검증동작중 선택된 노말 및 리던던트 메모리쎌들이 성공적으로 소거된 경우와 성공적으로 소거되지 않았을 경우 각각 패스데이터와 페일데이터를 감지하기 위한 감지회로들과:
상기 노말 및 리던던트 비트라인들과 각각 접속되고 상기 감지된 패스데이터와 페일데이터를 저장하기 위한 데이터래치들과:
소거검증동작중 상기 페일 데이터를 저장하고 있는 데이터 래치들이 패스데이터로 변경되도록 패스데이터 변경수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리를 제공한다.
또한 본 발명은 다수의 플로딩게이트형의 노말 및 리던던트 메모리쎌과 접속된 복수개의 노말 및 리던던트 비트라인들을 가지는 메모리 쎌어레이와, 상기 노말 및 리던던트 비트라인들과 각각 접속된 데어터래치들과, 소거동작후 소거검증동작중 고장난 노말비트라인과 관련된 데이터래치에 페일데이터가 저장되도록 사의 노말 비트라인들과 각각 접속된 감지회로들을 가지는 불휘발성 반도체 메모리의 소거검증방법에 있어서, 상기 소거검증동작중 상기 페일데이터를 저장하고 있는 상기 데이터 래치가 패스데이터로 변경되도록 상기 페일 데이터를 상기 패스데이터로 변경하는 방법을 가짐을 특징으로 하는 불휘발성 반도체 메모리의 소거 검증방법을 제공한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호를 나타내고 있음을 유의하여야 한다.
하기 설명에서 메모리 쎌들의 종류, 예컨데 낸드 구조 또는 노아구조의 메모리 쎌들, 전압값, 회로구성 및 부품들등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 돕기 위하여 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.
본 발명의 EEPROM은 CMOS 제조기술을 사용하여 제작되고 약 -1.8볼트의 임계 전압을 가지는 디플레숀 모우드의 N채널 모오스 FET들 (이하 D형 트랜지스터들이라 칭함)과, 약 0.7볼트의 임계전압을 가지는 인한스멘트 모우드의 N채널 모오스 FET들 (이하 N형 트랜지스터들이라 칭함)과, 약 -0.9볼트의 임계전압을 가지는 P채널 모오스 FET들 (이하 P형 트랜지스터들이라 칭함)이 사용된다.
제1도는 본 발명의 실시예를 나타내고 있는 소거 검증회로의 블럭도이다. 도면을 참조하면 메모리 쎌 어레이(10)는 본 발명의 바람직한 실시예에 따라 행과 열의 매트릭스 형으로 배열된 다수의 낸드쎌 유닐들로 구성된다. 각 낸드쎌 유닐은 제1선택트랜지스터의 드레인 소오스 통로와 복수개의 메모리 셀들의 드레인 소오스 통로들과 제2선택트랜지스터의 드레인 소오스통로가 직렬로 접속된 제1선택트랜지스터와 복수개의 메모리 쎌들과 제2선택트랜지스터로 구성되어 있다. 각 낸드 쎌 유닐내의 제1선택트랜지스터의 드레인은 열방향으로 신장하는 대응 비트라인과 접속되고 각 낸드쎌유닐내의 제2선택트랜지스터의 소오스는 공통 소오스라인과 접속되어 있다. 전술된 바와 같이 낸드쎌 유닐들은 반도체 기판의 일표면상에 형성된 P형웰 영역내에 형성된다. 동일 행들에 배열된 메모리 쎌들의 제어게이트들은 동일 워드라인들에 각각 접속되고 동일 행들에 배열된 제1 및 제2선택트랜지스터들의 게이트들은 제1 및 제2선택라인들과 각각 접속되어 있다. 그러한 메모리 쎌들의 배치는 동일 출원인에게 양도되고 1994년 8월 19일자 공개된 한국공개 특허번호 제 94-18870호에 개시되어 있다.
상기 메모리 쎌 어레이(10)는 동일행에 배열된 낸드쎌 유닐들로 구성된 복수개의 행 블록들을 가지고 있다. 또한 상기 메모리 쎌 어레이(10)는 복수개의 비트라인들의 8개의 그룹으로 분할되고 각 그룹은 열블럭을 구성한다. 8개의 열블럭들 CBO~CB7의 각가의 열블럭내에 있는 복수개의 비트라인들중 일부는 리던던트 비트라인들을 구성하고 나머지 비트라인들은 노말 비트라인들을 구성한다. 리던던트 비트라인들과 접속된 메모리 쎌들은 리던던트 메모리 쎌들이라고 참조되고 노말 비트라인과 접속된 메모리 쎌들은 노말 메모리 쎌들이라고 참조된다.
행디코오더(12)는 여러동작 모우드들, 예컨데 소거, 기입, 독출, 소거검증 및 기입검증과 같은 동작 모우들에 따라 행라인 제어회로(14)로부터의 제어신호들에 응답하여 선택된 행브럭을 선택하고 이 행 블록내의 선택된 워드라인과 비선택된 워드라인들상에 적절한 동작전압을 제공하는 작용을 한다. 여러동작 모우드들에 따라 그러한 동작전압을 제공하는 기술은 상기 한국 공개특허번호 제 94-18870호에 개시되어 있다.
페이지 버퍼(16)는 메모리 쎌 어레이(10)로부터의 노말 및 리던던트 비트라인들에 대응하는 데이터 래치들로 구성된다. 본 발명의 실시예와 관련하여 페리지 버퍼(16)는 선택된 노말 및 리던던트 메모리 쎌들의 소거후 소거검증 동작중 상기 선택된 노말 및 리던던트 메모리 쎌들이 성공적으로 소거되었는지 아닌지를 나타내는 패스데이터 또는 상기 패스 데이터와 상보관계에 있는 페일데이터를 저장하는 작용을 한다. 상기 페이지 버퍼(16)는 소거 검증동작중 상기 노말 및 리던던트 비트라인들로 감지전류를 제공하고 상기 패스 또는 페일 데이터를 감지하는 작용을 하는 감지회로를 가지고 있다.
패스/페일 검출회로(18)는 페이지 버퍼(16)를 구성하는 데이터 래치들의 출력들과 접속되고 소거검증 동작중 데이터 래치들에 저장된 데이터에 응답하여 선택된 노말 및 리던던트 메모리 쎌들이 성공적으로 소거되었는지를 판단하는 작용을 한다. 즉 상기 데이터 래치들이 모두 패스데이터를 저장하고 있는 경우에 상기 패스/페일검출회로(18)는 선택된 노말 및 리던던트 메모리 쎌들의 성공적 소거를 나타내는 패스신호를 출력하고, 상기 데이터 래치들중 어느하나라도 페일 데이터를 저장하고 있는 경우에 상기 패스/페일 검출회로(18)는 선택된 노말 및 리던던트 메모리 쎌들의 비성공적 소거를 나타내는 페일신호를 출력한다.
열선택회로(20)와 열디코오더(22) 및 소거검증 제어회로(24)는 본 발명의 특징에 따라 제조공정중 적어도 하나의 노말 비트라인의 절단을 나타내는 오픈 노말 비트라인과 접속되는 데이터 래치에 저장된 페일 데이터를 패스데이터로 변경하는 데이터 변경수단 또는 회로를 구성한다. 열선택회로(20)는 소거검증 동작중 열디코오더(22)로부터 선택된 오픈 노말 비트라인과 접속된 데이터 래치에 저장된 페일 데이터를 패스데이터로 변경하기 위하여 상기 데이터 래치를 선택하는 작용을 한다. 소거검증 제어회로(24)는 상기 적어도 하나의 오픈 노말 비트라인의 어드레스를 저장하고 소거검증 동작중 이 어드레스를 상기 열 디코오더(22)로 제공하고 이에 의해 상기 열선택회로(20)가 상기 어드레스에 대응하는 노말 비트라인과 접속된 데이터 래치에 저장된 페일데이터를 패스데이터로 변경되게 한다.
데이터 입출력회로(26)는 열선택회로(20)로 접속되고 기입동작중 데이터 입출력 단자들로부터의 데이터를 래치하고 독출동작중 독출된 데이터를 데이터 입출력 단자들로 제공하는 작용을 한다. 데이터 입출력회로(26)는 데이터 입출력단자들을 통하여 입력하는 명령신호를 래치하고 이 명령신호를 도시하지 아니한 명령 레지스터로 제공하는 작용을 한다.
제2도는 제1도에 보인 메모리 셀 어레이의 일부분을 나타내고 있는 등가회로도이다. 도시의 편의상 제 k 번째 열블럭중 동일행들에 배열된 2개의 행들과 관련된 낸드구조로된 메모리 쎌들만이 도시되어 있다. 동일행에 배열된 낸드쎌 유닐들은 노말 낸드쎌 유닐들 NNU과 리던던트 낸드쎌 유닐들 RNU로 구성된 행블럭이다. 노말 낸드쎌 유닐들 NNU의 각각은 드레인 소오스 통로들이 직렬로 접속된 제1선택트랜지스터ST1와 노말 메모리쎌들 NM1~NM16과 제2선택트랜지스터 ST2로 구성되어 있다. 제1선택트랜지스터들 ST1의 드레인들은 대응 노말 비트라인들 NBL0~NBL511과 접속되어 있고 제2선택트랜지스터들 ST2의 소오스들은 공통소오스라인 CSL과 접속되어 있다. 리던던트 낸드쎌 유닐들 RNU의 각각은 드레인 소오스 통로들이 직렬로 접속된 제1선택트랜지스터 ST1와 리던던트 메모리 쎌들 RM1~RM16 및 제2선택트랜지스터 ST2로 구성되어 있다. 리던던트 낸드쎌 유닐들 RNU내에 있는 제1 및 제2선택트랜지스터들 ST1과 ST2의 드레인들과 소오스들은 대응 리던던트 비트라인들 RBL0~RBL7 및 공통소오스라인 CSL과 각각 접속된다. 제2도에 보인 열블럭 CBk( =0,1,2,....,7)은 512개의 노말 비트라인들 NBL0~NBL511과 8개의 리던던트 비트라인들 RBL0~RBL7을 가지고 있지만 본 발명은 그러한 비트라인들의 개수에 한정되는 것이 아님을 유의하여야 한다. 또한 각 열블럭 CB 내의 리던던트 비트라인들 RBL0~RBL7은 각 열블럭 CB 내의 노말 메모리 쎌 어레이의 양측에 분할 배치될 수도 있다.
본 발명의 바람직한 실시예는 칩의 면적을 증가하지 않고 고밀도의 메모리 용량을 달성할 수 있는 인터리브 비트라인 기술과 관련하여 설명될 것이다. 인터리브 비트라인기술은 메모리 쎌 어레이의 상부와 하부에 제1 및 제2페이지 버퍼를 가지며 비트라인들이 교대로 상기 제1 및 제2페이지 버퍼와 접속되는 기술이다. 그러한 기술은 동일 출원인에게 양도되고 1994년 12월 19일자 출원된 한국특허출원번호 제94-35016호에 개시되어 있다.
제3도는 제2도의 열블럭 CBκ 와 관련된 페이지 버퍼, 열선택회로 및 패스/페일 검출회로의 개략적 회로도를 나타내고 있다. 열블럭 CBk의 노말 및 리던던트 비트라인들 NBL0, NBL2, NBL4,..., NBL510 및 RBLO~RBL3의 하단들의 각각은 드레인 소오스 통로들이 직렬로 접속된 D형 트랜지스터(30)와 N형 트랜지스터들(31)과 (32)의 일단 즉 D형 트랜지스터(30)의 드레인과 접속된다. 상기 N형 트랜지스터들(31)과 (32)의 소오스 드레인 접속점들(34)과 접시전압 Vss사이에는 N형 트랜지스터들(33)의 드레인 소오스 통로들이 각각 접속되어 있다. D형 트랜지스터을 (30)과 N형 트랜지스터들(31)~(33)의 게이트들은 제어신호들 Φblsh와 BLSHF와 SBL과 DCB와 각각 접속된다. 하부 페이지 버퍼(16B)를 구성하는 데이터 래치들(35)은 N형 트랜지스터들(32)의 소오스들과 각각 접속된다. 각 데이터 래치(35)는 제1 및 제2 노오드들(36)과 (37)사이에 교차되게 접속된 한 쌍의 인버어터들로 구성된 래치와, 제2노오드(37)와 접지전압 Vss사이에 드레인 소오스 통로들이 직렬로 접속된 N형 감지 트랜지스터들(38)과 (39)과, 전원공급전압 Vcc와 N형 트랜지스터(38)의 게이트 사이에 소오스 드레인 통로가 접속된 P형 전류원 트랜지스터(40)로 구성되어 있다. 각 데이터 래치(35)의 N형 트랜지스터들(38)과 (39)의 게이트들은 접속점(34)와 제어신호 Φkv와 각각 접속되어 있다. 데이터 래치들(35)의 P형 트랜지스터들(40)의 게이트들은 라인(41)과 접속되고 라인(41)의 일단에는 전류원의 기준부와 접속되어 있다. 상기 기준부는 P형 트랜지스터들(42)와 (43)과 N형 트랜지스터들(44)와 (45)로 구성되어 있다. 기준부와 P형 전류원 트랜지스터들(40)은 전류 미러형의 전류원회로 구성한다
하부 패스/페일 검출회로(18B)는 N형 트랜지스터들(47), (48) 및 (53), D형 트랜지스터(49), P형 트랜지스터(50), 노아게이트(51) 및 인버어터(52)로 구성된다. N형 트랜지스터들(47)의 드레인들은 데이터 래치들(35)의 제1노오드들(36)과 각각 접속되고 상기 트랜지스터들(47)의 소오스들은 N형 트랜지스터들(48)의 게이트들과 각각 접속된다. 상기 트랜지스터들(48)의 드레인 소오스 통로들은 라인들(54)와 (55)사이에 병렬로 접속되어 있고 라인 (55)와 접지 전압 Vss사이에는 N형 트랜지스터(53)의 드레인 소오스통로가 접속되어 있다. N형 트랜지스터(53)의 게이트는 패스/페일 제어신호 Φfp와 접속된다. 전원공급전압 Vcc와 라인(54)의 일단 사이에는 D형 트랜지스터(49)와 P형 트랜지스터(50)의 소오스 드레인 통로들이 병렬로 접속되어 있고 상기 D형 트랜지스터(49)의 게이트는 라인(54)와 접속된다. P형 트랜지스터(50)의 게이트는 상기 제어신호 Φfp와 접속된다. 노아게이트(51)의 2 입력단자들은 라인(54)의 일단과 상기 제어신호Φfp의 상보신호Φfp와 각각 접속된다. 상기 노아게이트(51)의 출력은 인버어터(52)를 통하여 제 R번째 열블럭과 관련된 패스/페일 판단신호 FPR를 출력한다.
하부 열선택회로(20B)는 열디코오더(22)로부터의 하부 디코오딩 신호들 YAOb~YA15b 및 YB0b~YB15b 및 하부 리던던트 열선택신호들 CR0~CR3에 응답한다. 하부 열선택회로(20B)는 본 발명의 특징에 따라 소거검증 동작중 페일데이터를 패스데이터로 변경하기 위하여 데이터라인(57)과 접지전압 Vss사이에 드레인 소오스통로가 접속된 N형 트랜지스터(58)와 통상의 선택트랜지스터들(59)로 구성된다. N형 트랜지스터(58)의 게이트는 소거검증 플래그 신호 eravf의 상보신호 Seravf와 접속된다.
한편 상부 페이지 버퍼(16T)를 구성하는 데이터 래치들 (35)은 노말 비트라인들 NBL1, NBL3, NBL5, .... NBL511과 리던던트 비트라인들 RBL4~RBL7의 상단부들과 각각 접속되어 있고, 상부 열선택회로(20T)는 상부 노말 열선택신호들 YA0t~YA15t 및 YB0t~YB15t 및 상부 리던던트 열선택신호들 CR4~CR7에 응답한다는 것을 제외하고 상부 페이지버퍼(16T), 상부 패스/페일 검출회로(18T) 및 상부열선택회로(20T)의 구성은 전술한 하부 페이지버퍼(16B), 하부 패스/페일 검출회로(18B) 및 하부 열선택회로(20B)의 구성과 동일하다.
제4도는 고장 열 프로그램 회로들의 개략적 회로도이다. 소거검증제어회로(24)의 일부를 구성하는 고장열 프로그램회로들(60-k)의 개수는 각 열블럭내의 리던던트 비트라인들의 개수와 동일하다. 각 고장열 프로그램회로는 고장 열 어드레스를 저장하고 소거 검증동작중 고장열 어드레스 신호들을 제공하고 독출 또는 기입동작중 저장된 어드레스를 가지고 리던던트 비트라인을 특정하는 작용을 한다. 상기 고장열 프로그램회로들(60-i)중 회로부분들 (60-1)~(60-3)은 하부 열선택회로(20B)와 관련되어 있고 나머지 회로부분들(60-4)~(60-7)은 상부 열선택회로 (20T)와 관련되어 있다.
고장열 프로그램 회로들(60-i)의 각각은 전원공급전압 Vcc와 접지전압 Vss사이에 직렬로 접속된 마스터 휴우즈(61)와 N형 트랜지스터(62) 및 D형 트랜지스터(63)의 드레인 소오스 통로들을 가지고 있다. N형 트랜지스터(62)의 게이트는 칩인에이블중 H레벨에 있는 칩인에이블신호 CE와 접속된다. 전류소모를 방지하기 위하여 긴 채널길이를 가지는 D형 트랜지스터(63)의 게이트는 접지전압과 접속된다. 마스터휴우즈(61)는 고장난 노말 비트라인을 특정하는 어드레스가 프로그램될 때 레이져 빔에 의해 절단된다. 전원공급 전압 Vcc와 라인(64)사이에는 P형 트랜지스터들(65)와 (66)의 소오스 드레인 통로들이 병렬로 접속된다. P형 트랜지스터(65)의 게이트는 마스터 휴우즈(61)와 N형 트랜지스터(62)의 드레인과의 접속점(67)과 접속된다. 노아게이트(68)의 2입력단자들은 상기 접속점(67)과 고장난노말 비트라인에 대한 열 어드레스 로딩 기간을 정의하는 고장 열 어드레스 로딩 제어신호 SCANredi의 상보신호 redi와 접속된다. 노아게이트(68)의 출력은 인버어터(69)를 통하여 P형 트랜지스터(66)의 게이트와 접속된다. N 형 트랜지스터(70)의 드레인과 휴우즈들(71)~(76)의 일단들은 상기 라인(64)과 접속되고, N형 트랜지스터(70)의 소오스와 게이트는 접지전압 Vss와 칩인에이블신호CE의 상보신호 CE와 각각 접속된다. 휴우즈들(71)~(76)의 타단들과 접지전압 Vss사이에는 N형 트랜지스터들(77)~(82)의 드레인 소오스 통로들이 각각 접속되고 상기 트랜지스터들(77)~(82)의 게이트들은 후술하는 열어드레스 카운터로부터의 노말 열 선택 어드레스 신호들1b, A1b(A1t,1t)~ A8b(A8t,8t)과 각각 접속된다. 휴우즈들(71), (73) 및 (75)의 타단과 접지전압 Vss사이에는 드레인 소오스통로들이 직렬로 접속된 N형 트랜지스터와 D형 트랜지스터의 쌍들(83)과 (84),(85)와 (86) 및 (87) 과 (88)이 각각 접속되어 잇다. N 형 트랜지스터들 (83), (85) 및 (87) 의 게이트들은 소거검증 플래그 신호 eravf redi eravf검출신호 DETredi를 출력하고 낸드게이트(93)의 출력은 인버어터(95)를 통하여 리던던트 열 선택신호 CRi를 출력한다.
고장난 노말 비트라인과 관련된 열어드레스를 프로그램하기 위한 휴우즈들 (71)~(76)의 절단은 H레벨의 어드레스신호를 입력하는 N형 트랜지스터들과 관련된 휴우즈들이다. 예를 들어 고장난 노말 비트라인을 특정하는 어드레스신호들 A1b(A1t)~A8b(A8t)이 H레벨들이라면 휴우즈들(71), (73),.... (75)레이져빔에 의해 용단된다. 그러므로 상기 신호 SCANredi가 L레벨일 때 노아게이트들(89)~(91)의 출력들 REDi1~REDi8은 H레벨들이 되고 이에 의해 프로그램된 고장난 노말 비트라인을 특정한다.
제5도는 제1도의 소거검증 제어회로를 구성하는 고장열 어드레스 로딩 제어신호 발생회로의 개략적 회로도이다. 고장 열 어드레스 로딩 제어신호 발생회로(100)를 구성하는 2진 카운터의 스테이지들(101)과 (102)의 각각은 1994년 9월 3일자를 출원된 한국특허출원번호 94-22167호에 개시되어 있다. 상기 발생회로(100)는 2스테이지들(101)과 (102)의 2진 카운터, 인버어터들(103)~(111), 노아게이트들(113)과 (114) 및 낸드게이트들(115)와 (116)으로 구성된다. 상기 발생회로(100)는 소거금증 동작중 어드레스 로딩신호 ADload 에 응답하여 상기 고장열 어드레스 로딩 제어신호 SCANredi와 그 상보신호 SCANredi를 발생한다.
제6도는 제1도의 소거검증 제어회로를 구성하는 열디코오더 인에이블신호 발생회로의 개략적 회로도이다. 열디코오더 인에이블신호 발생회로(120)는 하부 열디코오더 인에이블신호 발생회로와 상부 열디코오더 인에이블 신호 발생회로로 구성된다. 리던던트 열선택신호들 CR0~CR3 과 리던던트 검출신호들 DETred0~DETred3에 응답하여 하부 열 디코오더 인에이블 신호 YEb를 출력하는 하부 열디코오더 인에이블 신호 발생회로의 구성은 리던던트 열 선택신호들 CR4~CR7과 리던던트 검출신호들 DETred4~DETred7에 응답하여 상부 열 디코오더 인에이블신호 YEt를 발생하는 상부 열 디코오더 인에이블 신호 발생회로의 구성과 동일하다. 하부 및 상부 열디코오더 인에이블 신호 발생회로들의 각각은 노아게이트들(121)과 (122), 인버어터들(123)~(125), 낸드게이트(127) 및 입력신호의 L레벨 천이에 응답하여 짧은 펄스를 발생하는 짧은 펄스 발생회로(126)로 구성된다. 소거검증 동작중 리던던트 열 선택신호들 CR0~CR7은 L레벨들에 있기 때문에 하부 및 상부 열 디코오더 인에이블 신호등 YEb와 YEt의 논리레벨은 리던던트 검출신호들 DETred0~DETred7의 논리상태들에 의해 결정된다. 즉 신호들 DETred0~DETred3중 어느 하나가 H레벨의 펄스일 때 하부 열디코오더 인에이블신호 YEb는 상기 펄스의 L레벨 천이에 응답하는 H레벨의 짧은 펄스가 된다. 유사하게 신호들 DETred4~DETred7중 어느 하나가 H레벨의 펄스 일 때 상부 열디코오더 인에이블신호 YEt는 상기 펄스가 L레벨로 천이한후 짧은 H레벨의 인에이블 펄스가 된다. 한편 기입 및 독출 동작중 리던던트 검출신호들 DETred0~DETred7은 L레벨들에 있기 때문에 리던던트 열 선택신호들 CR0~CR7중 어느하나가 H레벨로 갈 때 하부 또는 상부 열디코오더 인에이블신호 YEb 또는 YEt는 L레벨로 가고 이에 의해 하부 또는 상부 열디코오더가 디스에이블된다.
제7도는 제1도의 소거검증 제어회로를 구성하는 열어드레스 디스에이블 신호 발생회로의 개략적 회로도이다. 열어드레스 디스에이블신호 발생회로(130)는 인버어터들(131)~(133)과 낸드게이트(134)로 구성된다. 상기 발생회로(130)는 소거 검증동작중 발생되는 어드레스 로딩 신호 ADload에 응답하여 열어드레스 디스에이블신호 dis를 발생한다. 상기 신호 dis는 소거검증동작중 어드레스 로딩신호 ADload가 H레벨로 갈때마다 L레벨로 간다.
제8도는 제4도의 고장 열 프로그램회로들 60-i로부터의 고장 열 어드레스 신호들 RED0j~RED7j (j=1,2....,8)에 응답하여 교체 어드레스 신호들 RAjb와 RAjt을 발생하는 교체 어드레스 신호 발생회로의 개략적 회로도이다 제8도(A)와 (B)는 하부 및 상부 교체 어드레스 신호 발생회로들을 각각 나타낸 도면이다. 하부 교체 어드레스 신호 발생회로(165)는 노아게이트들(160)과 인버어터들(161)로 구성되고 상부 교체 어드레스 신호 발생회로(166)는 노아게이트들(162)과 인버어터들(163)로 구성된다. 하부 교체 어드레스 신호 발생회로(165)는 제4도의 하부 고장 열 프로그램회로들 60-0~60-3로 부터의 고장 열 어드레스 신호들 REDOj~RED3j에 응답하여 하부 교체 어드레스 신호들 RAjb을 발생한다. 유사하게 상부 교체 어드레스 신호 발생회로(166)는 상부 고장 열 프로그램회로들 60-4~60-7로 부터의 고장 열 어드레스 신호들 RED4j~RED7j에 응답하여 상부 교체 어드레스 신호들 RAjt를 발생한다.
제9도는 소거검증 제어회로의 일부를 구성하는 열어드레스 카운터의 개략적 회로도이다. 열어드레스 카운터(140)는 하부 열 어드레스 카운터와 상부 열 어드레스 카운터로 구성된다. 하부 열 어두레스 카운터는 소거검증 동작중 하부 교체 어드레스 신호들 RA1b~RA8b들을 입력하고 하부 노말 열 선택 어드레스 신호들 A1b~A8b과 그 상보신호들1b ~8b을 발생하는 작용을 한다. 유사하게 상부 열어드레스 카운터는 소거검증동작중 상부 교체 어드레스 신호들 RA1t~RA8t들을 입력하고 상부 노말 열 선택 어드레스 신호들 A1t~A8t과 그 상보신호들 A1t ~ A8t을 발생하는 작용을 한다. 하부 및 상부 열 어드레스 카운터들은 L레벨의 열어드레스 디스에이블 신호 dis dis 1b ~ A8b,8b와 A1t ~8t, A8t를 출력한다. 그후 어드레스 로딩신호 ADload가 L레벨일 때 상기 하부 및 상부 열 어드레스 카운터들의출력들인 A1b~A8b와 A`t~A8t는 상기 래치된 어드레스 신호들이 된다. 즉 하부 및 상부 열어드레스 카운터들의 출력들 A1b,1b ~ A8b,8b와 A1t,1t ~ A8t,8t은 고장난 노말 열을 특정하는 어드레스 신호들이다. 상기 카운터(140)의 첫 스테이지(141)는 도시하지 아니한 어드레스 버퍼로부터 어드레스 신호 PAO를 입력하고 하부 및 상부 어드레스신호들 A0b와 A0t를 발생하며 이에 의해 독출동작중 도시하지 아니한 멀티플랙서가 하부 및 상부 데이터 버스를 선택한다. 그러한 기술은 본 발명의 특징이 아니기 때문에 설명은 생략된다.
제10도는 제1도의 열디코오더의 개략적 회로도이다. 열디코오더(22)는 하부 디코오더와 상부 디코오더로 구성된다. 하부 및 상부 디코오더들은 낸드게이트들(171)~(174), 노아게이트들(175) 및 (176), 인버어터들(177)~(180)로 구성된다. 하부 디코오더는 하부 열 어드레스 카운터로부터의 하부 노말 열 선택 어트레스신호들 A1b, A1b ~ A8b,8b을 디코오딩하고 특정 하부 노말 열을 선택하는 하브 디코오딩 신호들 YAnb와 YBnb (n=0,1,...,15)을 발생한다. 유사하게 상부디코오더는 상부 열 어드레스 카운터로부터의 상부 노말 열 선택 어드레스 신호들 A1t,1t ~ A8t,8t을 디코오딩하고 특정 상부 노말 열을 선택하는 상부 디코오딩 신호들 YAnt와 YBnt를 발생한다. 하부디코오더는 하부 열 디코오더 인에이블신호 YEb가 L레벨일 때 디스에이블되고 상부 디코오더는 상부 열디코오더 인에이블신호 YEt가 L레벨일 때 디스에이블된다.
이하 본 발명의 실시예의 동작이 제2도 내지 제 10도의 도면과 제11도 및 제12도에 도시된 타이밍도를 참조하면서 설명된다.
소거검증동작이 행해지기 위하여 소거 검증동작전에 블록소거 동작이 행해지지 않으면 안된다. 선택된 행블럭내의 모든 메모리 쎌들을 소거하는 기술은 전술된 한국공개특허번호 제94-18870호에 개시되어 있다.
통상적으로 소거동작후 소거검증동작이 행해지기 위하여 소거명령, 예켠데 핵사코오드 60의 명령이 행해진다. 그후 소거개시 명령, 예켠데 핵사코오드 DO의 명령이 입력된다. 소거 개시 명령의 입력에 의해 L레벨로 가는 소거 검증 플래그 신호 Seravf가 도시하지 아니한 명령 레지스터로부터 출력되고 상기 특정된 행블럭에 대한 소거동작이 약 5msec동안 행해진다. 상기 소거동작은 제11도의 시간 t0에서 종료된다.
시간 t0에서 소거동작의 종료후 페이지 버퍼(16)를 리세트하는 동작이 행해진다. 페이지 버퍼를 리세트하기 위하여 제3도의 제어신호들 BLSHF와 SPB는 L레벨들에 유지되고 제어신호들 DCB와 SBL은 H레벨들에 놓여진다. 그러면 트랜지스터들(31)과 (47)은 턴오프되고 트랜지스터들(32)와 (33)은 턴온된다. 그러므로 페이지 버퍼를 구성하는 데이터 래치들(35)의 제1노오드들 (36)은 L레벨들로 래치되고 제2노오드들(37)은 H레벨들로 래치된다. 페이지 버퍼(16)에 대한 리세트동작후 시간 t1에서 특정된 행블럭내의 메모리 쎌들이 소망의 임계전압들로 소거되었는지를 감지하기위한 감지동작이 개시된다. 그러한 소거 감지동작을 행하기 위하여 제어신호들blsh, DCB, SBL 및 SPB는 L레벨들로 유지되고 제어신호들 BLSHF과 Φ sae은 H레벨들에 유지된다. 그러면 트랜지스터들(32), (33) 및 (47)은 턴오프되고 트랜지스터들(31)과 (45)는 턴온된다. 그러므로 라인(41)은 L레벨에 있고 전류원 트랜지스터들(40)은 턴온된다. 따라서 접속점들(34)와 트랜지스터들(31)과 (30) 및 노말 및 리던던트 비트라인들 NBL0~NBL511 및 RBL0~RBL7을 통하여 상기 특정된 행블럭의 메모리 쎌들로 약 4μA의 전류가 공급된다. 만약 상기 특정된 행블럭내의 메모리 쎌들이 소망의 임계전압으로 소거되었다면 접속점들(34)은 L레벨들에 있고 이에 의해 트랜지스터들(38)은 턴오프된다. 그러므로 데이터래치들(35)의 제1노오들(36)은 전술된 리세트상태들 즉 패스데이터를 유지한다. 만약 노말 비트라인들 NBL0~NBL511중 어느 하나가 오픈되어 있다면 이 오픈 노말 비트라인은 상기 공급전류에 의하여 충전된다. 상기 오픈 노말 비트라인과 접속된 접속점(34)가 소정전압으로 충전되면 이 접속점(34)와 접속된 트랜지스터(38)이 턴온을 한다. 그후 제어신호 lat가 H레벨로 가면 트랜지스터(39)는 턴온된다. 결국 상기 오픈 노말 비트라인과 접속된 데이터 래치(35)의 제2노오드(37)는 L레벨로 변경되고 제1노오드(36)는 H레벨로 변경된다. 그러므로 상기 오픈 노말 비트라인과 접속된 데이터 래치(35)는 페일 데이터를 저장하게 된다.
시간 t3에서 소거감지동작은 종료되고 페일데이터를 패스데이터로 교체 또는변경하는 동작이 개시된다.
지금 첫 번째 열블럭 CB0의 첫 번째 노말 비트라인 NBL0이 오픈되었다 가정하고 이 노말 비트라인 NBL0를 특정하는 열어드레스 신호들이 모두 로우레벨들이라 가정한다. 또한 제4도에 도시된 하부 고장 열 프로그램회로 60-0내의 마스터 휴우즈(61)과 휴우즈들(72),(74),...., (76)이 절단되었다 가정한다.
제11도의 시간 t2와 t3사이의 페일데이터 변경기간의 상세한 타이밍도가 제12도의 시간 t2와 t3사이에 나타나 있다. 제12도를 참조하면 시간 t2후 도시하지 아니한 타이머로부터 약 120nsec의 주기를 가지는 어드레스 로딩신호 ADload가 발생된다. 제5도에 도시된 고장 열 어드레스 로딩 제어신호 발생회로(100)는 사이 어드레스 로딩신호ADload와 소거검증 플래그 신호 eravf에 응답하여 H레벨들의 상기 신호 ADload에 동기하는 고장열 어드레스 로딩 제어신호들 SCANred0~SCANred7과 그 상보신호들 red0~ red7을 발생한다. 상기 신호들 SCANred0, SCANred0~ SCANred7, SCANred7은 제4도의 고장열 프로그램회로들 (60-0)~(60-7)로 각각 입력한다. 그로므로 하부 고장 열 프로그램회로(60-0)의 라인(64)은 절단된 마스터 휴우즈(61)과 턴온된 트랜지스터들(62)와 (63)에 기인하여 턴온된 트랜지스터들(65)와 (66)을 통하여 H레벨로 충전된다. 그러면, 리던던트 검출신호 DETred0 는 상기 신호 SCANrde0의 H레벨에 응답하여 H레벨로 된다. 그러나 리던던트 열 선택신호 CR0는 L레벨에 있는 신호 eravf dis 1b ~ A8b, ~8b와 A1t,1t~ A8t, A8t은 모두 L레벨들에 있다. 그러므로 상기회로(60-0)내의 트랜지스터들(77)~(82)은 턴오프되고 노아게이트들(89)~(91)의출력신호들 RED01~RED08은 L레벨들이 된다. 한편 SCANred0신호가 상기 H레벨에 있을 때 신호들 SCANred1~SCANred7은 L레벨들에 있기 때문게 고장 열 프로그램회로들 (60-1)~(60-7)내의 노아게이트들(89)~(91)의 출력들은 모두 L레벨들이다. 그러므로 제8도의 하부 교체 어드레스신호 발생회로(165)는 L레벨들에 있는 하부 교체 어드레스 신호들 RA1b~RA8b을 발생하고 이 신호들을 입력하는 제9도의 카운터의 스테이지들(142)~(143)은 상기 신호ADload가 H레벨에 있을 때 상기 신호들을 래치한다. 상기 신호 SCANred0가 H레벨로부터 L레벨로 가면 신호DETred0 또한 H레벨로부터 L레벨로 간다. 그러면 제6도의 하부 열 디코오더 인에이블신호 YEb는 H레벨의 짧은 펄스가 된다. 한편 ADload신호가 L레벨로 가는 것에 의해 제7의 신호 YADDdis는 H레벨로 가며 이에 의해 제9도의 하부 열 어드레스 카운터는 L레벨들로 래치된 하부 노말 열 선택 어드레스 신호들 RA1b~RA8b을 출력한다. 그러면 제10도의 하부 열 디코오더는 H레벨의 사이신호 YEb에 의해 인에이블되고 첫 번째 열블럭내의 첫 번째 노말 비트라인 NBL0를 선택하는 하부디코오딩 신호들 YAnb와 YBnb을 발생한다. 그러면 제3도의 턴온된 트랜지스터(58)에 의해 L레벨의 데이터 즉 패스데이터가 상기 노말 비트라인 NBL0과 접속된 데이터 래치(35)로 입력되고 이에 의해 H레벨의 페일데이터를 L레벨의 패스데이터로 변경한다. 한편 고장열 프로그램회로들(60-1)~(60-7)의 휴우즈들은 절단되지 않았기 때문에 이 회로들과 관련된 트랜지스터들 (62)와 (66)은 턴오프상태에 있고 이에 의해 라인들(64)은 초기상태인 방전상태 즉 L레벨들에 있다. 그러므로 신호들 DETred1~DETred7은 L레벨들에 있고 이에 의해 제6도의 상부 열디코오더 인에이블신호 YEt는 L레벨에 있다. 그러므로 상부 열디코어더는 디스에이블상태에 있다.
제11도로 돌아가면 시간 t3와 t4사이의 기간은 패스/페일 결정기간이다. 이 기간중 패스/페일 제어신호Φfp가 H레벨일 때 데이터 래치들(35)이 패스데이터를 저장하고 있다면 트랜지스터들(48)은 모두 턴오프 상태들에 있고 라인들(54)상에 충전된 HZ레벨들에 의해 패스/페일 판단신호들 FPκ 은 H레벨들을 출력한다. 상기 신호들 FPκ는 열블럭들 CB0~CB7에 각각 대응되며 상기 신호들 FRκ 의 논리조합에 의해 패스상태임이 판단된다.
만약 고장난 노말 비트라인이 없다면 제4도의 고장 열 프로그램회로들(60-0)~(60-7)내의 휴우즈들(61) 및 (71)~(76)의 절단은 행해지지 않는다. 그러면 고장 열 프로그램회로들의 라인들 (64)은 L레벨들이므로 소거검증 동작중 리던던트 검출 신호들 DETred0~DETred7은 모두 L레벨들에 있다. 그러므로 제6도의 하부 및 상부 열디코오더 인에이블신호들 YEb와 YEt은 L레벨들로 디스에이블 상태에 있고 이에 의해 제10도의 하부 및 상부 열디코오드들은 디스에이블된다. 결국 제3도의 데이터 라인들(57)상의 패스데이터는 열선택 트랜지스터들(59)의 오프 상태에 의해 페이지 버퍼로 전달될 수 없다.
본 발명의 실시예는 교대로 비트라인들과 접속되는 제1 및 제2페이지 버퍼들을 가지는 EEPROM에 대하여 설명되었지만 본 발명은 그러한 EEPROM에 한정되는 것이 아님을 유의하여야 한다.
전술한 바와 같이 본 발명은 소거검증 동작중 데이터 라인들을 패스데이터로 설정하는 수단 즉 트랜지스터들(58)을 가지고 오픈 노말 비트라인과 접속된 데이터 래치에 저장된 페일데이터를 패스데이터로 변경하는 수단을 갖기 때문에 제조수율이 향상될 수 있는 이점을 갖는다.

Claims (4)

  1. 행과 열로 배열된 다수의 플로팅 게이트형의 노말 및 리던던트 메모리 쎌들의 어레이와, 상기 각 열의 노말 메모리쎌들과 접속된 복수개의 노말 비트라인들과, 상기 각 열의 리던던트 메모리쎌들과 접속된 복수개의 리던던트 비트라인들과, 사이 노말 및 리던던트 비트라인들과각각 접속되고, 하나의 행에 배열된 선택된 노말메모리쎌들의 소거 후 이들에 대한 소거 검증동작중 선택된 노말 메모리쎌들의 성공적 소거를 나타내는 패스데이터와 적어도 하나의 고장난 노말 비트라인과 관련된 페일데이터를 감지하고 저장하기 위한 페이지 버퍼와, 상기 소거검증동작중 상기 페이지 버퍼에 저장된 페일 데이터를 패스데이터로 변경하는 패스데이터 변경회로를 가짐을 특징으로 하는 불휘방성 반도체 메모리.
  2. 제1항에 있어서, 상기 패스데이터 변경회로는 상기 소거검증둥작중 상기 고장난 노말 비트라인을 선택하기 위하여 상기 페이지 버퍼와 접속된 열 선택회로와, 상기 소거 검증동작중 상기 열 선택회로를 통하여 상기 패스데이터가 상기 페이지버퍼로 전송되도록 상기 열 선택회로와 접속된 패스데이터 설정트랜지스터를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 열 선택회로는 상기 고장난 노말 비트라인을 특정하는 어드레스 신호를 저장하는 적어도 하나의 고장 열 프로그램회로와 상기 어드레스 신호를 디코오딩하기위한 열디코오더를 포함함을 특징으로 하는 불휘발성 반도체 메모리.
  4. 다수의 플로딩게이트형의 노말 및 리던던트 메모리쎌들과 접속된 복수개의 노말 및 리던던트 비트라인을 가지는 메모리 쎌어레이와, 상기 노말 및 리던던트 비트라인들과 각각 접속된 데이터래치들과 소거동작후 소거검증동작중 고장난 노말비트라인과 관련된 데이터래치에 페일데이터가 저장되도록 상기 노말 비트라인들과 각각 접속된 감지회로들을 가지는 불휘발성 반도체 메모리의 소거검증방법에 있어서, 상기 소거검증동작중 상기 페일데이터를 저장하고 있는 사익 데이터 래치가 패스데이터로 변경되도록 상기 페일 데이터를 상기 패스데이터로 변경하는 방법을 가짐을 특징으로 하는 불휘발성 반도체 메모리의 소거 검증방법.
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169419B1 (ko) * 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법
US6009014A (en) * 1998-06-03 1999-12-28 Advanced Micro Devices, Inc. Erase verify scheme for NAND flash
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
US6407944B1 (en) 1998-12-29 2002-06-18 Samsung Electronics Co., Ltd. Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices
US6605961B1 (en) 2000-02-29 2003-08-12 Micron Technology, Inc. Low voltage PLA's with ultrathin tunnel oxides
US6639835B2 (en) 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6351428B2 (en) * 2000-02-29 2002-02-26 Micron Technology, Inc. Programmable low voltage decode circuits with ultra-thin tunnel oxides
US6731538B2 (en) * 2000-03-10 2004-05-04 Kabushiki Kaisha Toshiba Semiconductor memory device including page latch circuit
US6381174B1 (en) * 2001-03-12 2002-04-30 Micron Technology, Inc. Non-volatile memory device with redundant columns
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
TW569092B (en) * 2002-05-23 2004-01-01 Ememory Technology Inc Page buffer of a flash memory
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
JP2005092963A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
KR100543310B1 (ko) * 2003-12-24 2006-01-20 주식회사 하이닉스반도체 플래쉬 메모리 소자
KR100609567B1 (ko) * 2004-01-09 2006-08-08 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 소거 검증 방법
US7379333B2 (en) 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
JP4664804B2 (ja) * 2005-04-28 2011-04-06 株式会社東芝 不揮発性半導体記憶装置
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
EP1932158A4 (en) 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
EP2002442B1 (en) * 2006-03-31 2010-11-10 Mosaid Technologies Incorporated Flash memory system control scheme
DE602006006029D1 (de) * 2006-04-12 2009-05-14 St Microelectronics Srl Spaltendekodierungssystem für mit Niederspannungstransistoren implementierte Halbleiterspeichervorrichtungen
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US8271758B2 (en) * 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US7646636B2 (en) * 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US8122202B2 (en) * 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
WO2008101316A1 (en) 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US7969783B2 (en) * 2007-06-15 2011-06-28 Micron Technology, Inc. Memory with correlated resistance
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
KR100933859B1 (ko) * 2007-11-29 2009-12-24 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 프로그램 방법
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US8594110B2 (en) 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US7835190B2 (en) * 2008-08-12 2010-11-16 Micron Technology, Inc. Methods of erase verification for a flash memory device
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
KR20140001479A (ko) * 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
CN106480667B (zh) 2015-08-31 2020-01-21 青岛海尔洗衣机有限公司 一种内桶的排水控制机构及洗衣机
US10157097B2 (en) * 2016-08-11 2018-12-18 SK Hynix Inc. Redundant bytes utilization in error correction code
US10445173B2 (en) * 2017-06-26 2019-10-15 Macronix International Co., Ltd. Method and device for programming non-volatile memory
US10601546B2 (en) * 2018-04-03 2020-03-24 SK Hynix Inc. Dynamic interleaver change for bit line failures in NAND flash storage

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05282882A (ja) * 1991-12-19 1993-10-29 Toshiba Corp 不揮発性半導体メモリ
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR960032496A (ko) 1996-09-17
JPH08249896A (ja) 1996-09-27
JP3119810B2 (ja) 2000-12-25
US5671178A (en) 1997-09-23

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