KR100609567B1 - 플래쉬 메모리 소자 및 그 소거 검증 방법 - Google Patents

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자 및 그 소거 검증 방법에 관한 것으로, 메인 셀 어레이의 출력 라인과 리던던시 셀 어레이의 출력 라인에 검증을 위한 회로를 설치하고, 어드레스 카운터를 이용하여 어드레스를 증가시키면서 소거 검증을 실시하여 페일 셀을 리던던시 셀로 대체함으로써 리던던시로 대체된 기존의 페일 셀의 영향으로 패스가 되지 않고 페일로 판정되는 현상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그 소거 검증 방법에 관한 것이다.
NAND 플래쉬 메모리, 소거 검증, 어드레스 카운터

Description

플래쉬 메모리 소자 및 그 소거 검증 방법{Flash memory device and method of erase verifying the same}
도 1은 종래의 NAND형 플래쉬 메모리 소자의 소거 검증을 위한 회로의 구성도.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 소거 검증을 위한 회로의 구성도.
도 3은 본 발명에 따른 NAND형 플래쉬 메모리 소자의 검증 회로도.
도 4는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 소거 검증 방법을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
310 : 메인 셀 어레이 320 : 메인 페이지 버퍼
330 : 메인 디코더 340 : 메인 출력 버퍼
350 : 리던던시 셀 어레이 360 : 리던던시 페이지 버퍼
370 : 리던던시 디코더 380 : 리던던시 출력 버퍼
390 : 어드레스 카운터 400 : 검증 회로
401 내지 404 및 407 : NOR 게이트
405 및 406 : NAND 게이트 408 : 인버터
본 발명은 플래쉬 메모리 소자 및 그 소거 검증 방법에 관한 것으로, 메인 셀 어레이의 출력 라인과 리던던시 셀 어레이의 출력 라인에 검증을 위한 회로를 설치하고, 어드레스 카운터를 이용하여 어드레스를 증가시키면서 소거 검증을 실시하여 페일 셀을 리던던시 셀로 대체함으로써 리던던시로 대체된 기존의 페일 셀의 영향으로 패스가 되지 않고 페일로 판정되는 현상을 방지할 수 있는 NAND형 플래쉬 메모리 소자 및 그 소거 검증 방법에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하고 두개의 스트링이 한 개의 콘텍(contact)을 공유하는 NAND형 플래쉬 메모리(NAND flash memory)가 개발되었다. NAND형 플래쉬 메모리의 소거 및 프로그램은 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 이루어진다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱 전압을 가지며, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱 전압을 가진다. 그러나, NAND형 플래쉬 메모리 장치의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 및 소거 여부를 검증하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1은 종래의 NAND형 플래쉬 메모리 소자의 소거 검증을 위한 회로의 구성도로서, 셀 스트링과 페이지 버퍼를 나타낸 회로도이다.
메인 셀 어레이(1000)는 다수의 셀 스트링(100a 내지 100n)으로 구성되며, 리던던시 셀 어레이(2000)도 메인 셀 어레이(1000)와 동일한 구조의 셀 스트링(100r)으로 구성된다. 예를들어, 하나의 셀 스트링(100a)은 소오스 선택 라인(SSL), 다수의 셀(CELL) 및 드레인 선택 라인(DSL)이 연결되어 구성된다.
한편, 페이지 버퍼(200)는 셀 스트링과 연결되며, 전달 트랜지스터(210), 전류원(220), 센싱 트랜지스터(230), 데이터 래치 회로(240), 반전 트랜지스터(250), 그리고 체크 트랜지스터(260), PMOS 트랜지스터(270) 및 인버터(280)를 포함하여 구성된다. 페이지 버퍼(200)는 선택된 페이지의 메모리 셀에 저장될 데이터를 임시 저장하거나 선택된 페이지의 메모리 셀로부터 출력되는 출력 데이터(OUTDATA)를 감지 및 증폭하는 동작을 한다.
체크 트랜지스터(260)는 페이지 버퍼의 노드(Qb)에 게이트 단자가 접속되고, 드레인 단자는 출력 노드에 접속되며, 소오스 단자는 접지 단자(Vss)에 접속된다. 그리고, PMOS 트랜지스터(270)는 소거 검증을 위한 신호(EVER)가 게이트 단자로 입력되고, 소오스 단자는 전원 단자(Vcc)에 접속되며, 드레인 단자는 출력 노드에 접속된다. 또한, 인버터(280)는 출력 노드의 전위를 반전시켜 소거 패스 신호(PASS)를 출력한다.
NAND형 플래쉬 메모리 소자는 셀이 소거되었을 경우 하이 레벨의 데이터가 페이지 버퍼에 입력되고, 소거되지 않았을 경우 로우 레벨의 데이터가 페이지 버퍼에 입력된다. 소거된 셀은 검증을 실시한 후 데이터가 로우 레벨로 바뀜으로써 더이상 소거를 실시하지 않고, 완전히 소거되지 않은 셀은 검증을 실시한 후에도 계속 하이 레벨의 데이터를 유지함으로써 다시 소거를 실시하게 된다. 이러한 소거 및 검증을 반복함으로써 결국 모든 셀들이 소거되면 모든 데이터가 로우 레벨로 바뀌게 된다.
모든 셀이 소거되어 로우 레벨의 데이터를 유지하면 소거 검증 신호(EVER)에 따라 구동되는 PMOS 트랜지스터(270)에 의해 출력 노드는 하이 레벨을 유지하고, 인버터(280)를 통해 반전되어 로우 레벨의 소거 패스 신호(PASS)가 출력된다. 그러나, 하나의 셀이라도 소거되지 않아 하이 레벨의 데이터를 유지하면 체크 트랜지스 터(260)가 턴온되어 출력 노드는 로우 레벨을 유지하고, 인버터(280)를 통해 반전되어 하이 레벨의 소거 패스 신호(PASS)가 출력된다. 따라서, 소거를 재실시하게 된다.
상기와 같이 구성되는 종래의 NAND형 플래쉬 메모리 소자는 모든 셀이 소거되었는지 판단하기 위해 체크 트랜지스터를 이용하여 각 페이지를 검증할 수 있다. 이때, 두가지 상태를 고려할 수 있다.
첫째, 공정상의 불량으로 서로 이웃하는 노드(Q)와 노드(Qb)가 단락되어 나머지 한쪽 노드(Qb)를 전원 전압(Vcc) 레벨로 만들 수 있다. 이 경우 리던던시 셀로 대체할 수 있지만, 체크 트랜지스터가 모든 비트라인에 연결되어 있는 것을 고려해야 한다. 체크 트랜지스터가 모든 비트라인에 연결되어 있기 때문에 실제 데이터는 대체된 리던던시 셀의 비트 라인을 통해서 출력되지만, 검증은 체크 트랜지스터가 수행하게 된다. 따라서, 리던던시 셀로 대체된다고 하더라도 검증에 대한 것은 불량이 된 노드(Qb)의 값과 리던던시 셀 어레이의 노드(Qb)값이 동시에 출력되기 때문에 검증 결과는 항상 페일로 나타날 소지가 충분히 있다. 이런 것은 공정상의 결함(defect)이므로 공정을 개선한다면 어느 정도는 줄일 수 있다.
둘째, 어떤 셀이 완전히 소거되지 않은 상태로 소거 동작이 종료되는 경우가 있다. 이 경우에는 완전히 소거되지 않은 셀은 프로그램된 상태로 보일 수 있다. 그러면, 소거를 검증할 때 페이지 버퍼의 노드(Qb)는 항상 전원 전압(Vcc) 레벨을 유지하게 되므로 체크 트랜지스터를 턴온시켜 페일로 처리된다. 일반적인 경우 한 페이지에 에러가 발생되지 않는다면 모든 노드(Qb)의 전위는 0V일 것이다. 모든 셀이나 페이지 버퍼 자체에 결함이 없다면 일반적인 회로는 아주 빠른 시간에 소거 검증을 실시할 수 있는 방법이 될 것이다.
그러나, 위와 같은 2가지 문제가 발생하게 될 경우에는 리던던시 셀로 교체하더라도 교체된 리던던시 셀의 체크 트랜지스터만이 출력 노드에 연결되는 것이 아니라 실제로 페일이 발생한 셀 스트링의 체크 트랜지스터도 출력 노드에 연결된다. 따라서, 실제로 페일이 발생된 셀 스트링의 체크 트랜지스터에도 페일의 정보가 같이 실리게 되므로 항상 페일로 인식될 수 있어 소자의 오동작을 유발시킬 수 있다.
본 발명은 목적은 메인 셀 어레이의 출력 라인과 리던던시 셀 어레이의 출력 라인에 검증을 위한 회로를 설치하여 상기한 문제점을 해결할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 어드레스 카운터를 이용하여 어드레스를 증가시키면서 소거 검증을 실시하여 페일 셀을 리던던시 셀로 대체함으로써 리던던시로 대체된 기존의 페일 셀의 영향으로 패스가 되지 않고 페일로 판정되는 현상을 방지할 수 있는 플래쉬 메모리 소자의 소거 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 다수의 메인 셀 스트링으로 구성된 메인 셀 어레이와, 상기 메인 셀 어레이의 선택된 셀에 저장된 데이터를 임시 저장하거나 선택된 셀로부터 출력되는 데이터를 감지 및 증폭하기 위한 메인 페이지 버퍼와, 어드레스 신호를 카운트 업하기 위한 어드레스 카운터와, 상기 어드레시 카운터를 통해 입력된 어드레스 신호를 디코딩하여 상기 메인 셀 어레이의 셀을 선택하기 위한 메인 디코더와, 상기 메인 셀의 출력 데이터를 제 1 버스 라인을 통해 출력하기 위한 메인 출력 버퍼와, 다수의 리던던시 셀 스트링으로 구성된 리던던시 셀 어레이와, 상기 리던던시 셀 어레이의 선택된 셀에 저장된 데이터를 임시 저장하거나 선택된 셀로부터 출력되는 데이터를 감지 및 증폭하기 위한 리던던시 페이지 버퍼와, 상기 어드레시 카운터를 통해 입력된 어드레스 신호를 디코딩하여 상기 리던던시 셀 어레이의 셀을 선택하기 위한 리던던시 디코더와, 상기 리던던시 셀의 출력 데이터를 제 2 버스 라인을 통해 출력하기 위한 리던던시 출력 버퍼와, 상기 제 1 및 제 2 버스 라인에 접속되어 상기 어드레스 코딩을 이용하여 어드레스를 증가시키면서 소거 검증을 실시하기 위한 검증 회로를 포함한다.
상기 검증 회로는 서로 다른 두 소거 신호를 입력하여 논리 조합하기 위한 다수의 NOR 게이트와, 상기 다수의 NOR 게이트의 출력 신호중 두 신호를 입력하여 논리 조합하기 위한 다수의 NAND 게이트와, 상기 다수의 NAND 게이트의 출력 신호를 입력하여 논리 조합하기 위한 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 반전시켜 소거 패스 신호를 출력하기 위한 인버터를 포함한다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 소거 검증 방법은 (a) 모든 셀에 대해 소거를 실시한 후 소거 검증을 실시하는 단계와, (b) 디코더를 이용하여 컬럼 어드레스를 선택하여 해당 셀을 선택한 후 상기 선택된 셀이 완전히 소거되었나 확인하는 단계와, (c) 상기 확인 결과에 따라 상기 해당 셀이 완전히 소거되었으면 어드레스 카운터를 이용하여 컬럼 어드레스를 증가시키는 단계와, (d) 상기 (b) 및 (c) 단계를 마지막 컬럼 어드레스까지 실시하는 단계와, (e) 상기 마지막 컬럼 어드레스까지 해당 셀이 완전히 소거되었으면 소거 검증 패스 플래그를 발생시키는 단계와, (f) 상기 셀이 완전히 소거되지 않았으면 소거 검증 페일 플래그를 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 구성도이다.
메인 셀 어레이(310)는 다수의 셀 스트링으로 구성되는데, 하나의 셀 스트링은 소오스 선택 라인, 다수의 셀 및 드레인 선택 라인이 연결되어 구성된다. 메인 페이지 버퍼(320)는 선택된 페이지의 셀에 저장될 데이터를 임시 저장하거나 선택된 페이지의 셀로부터 출력되는 출력 데이터를 감지 및 증폭하는 동작을 수행한다. 메인 디코더(330)는 어드레스 카운터(390)를 통해 입력되는 어드레스 신호를 디코딩하여 메인 셀 어레이(310)를 선택한다. 어드레스 카운터(390)는 어드레스 신호를 카운트 업하여 메인 디코더(330)로 입력시킨다. 메인 출력 버퍼(340)는 메인 디코 더(330)에 의해 선택된 메인 셀의 출력 데이터를 버스 라인을 통해 출력한다.
한편, 리던던시 셀 블럭도 메인 셀 블럭과 마찬가지 구성을 갖는다. 리던던시 셀 어레이(350)는 다수의 셀 스트링으로 구성되는데, 하나의 셀 스트링은 소오스 선택 라인, 다수의 셀 및 드레인 선택 라인이 연결되어 구성된다. 리던던시 페이지 버퍼(360)는 선택된 페이지의 리던던시 셀에 저장될 데이터를 임시 저장하거나 선택된 페이지의 리던던시 셀로부터 출력되는 출력 데이터를 감지 및 증폭하는 동작을 수행한다. 리던던시 디코더(370)는 어드레스 카운터(390)를 통해 입력되는 어드레스 신호를 디코딩하여 리던던시 셀 어레이(350)를 선택한다. 어드레스 카운터(390)는 어드레스 신호를 카운트 업하여 리던던시 디코더(370)로 입력시킨다. 리던던시 출력 버퍼(380)는 리던던시 디코더(370)에 의해 선택된 리던던시 셀의 출력 데이터를 버스 라인을 통해 출력한다.
또한, 검증 회로(400)는 메인 셀 어레이의 데이터 출력 라인과 리던던시 셀 어레이의 데이터 출력 라인에 접속되어 어드레스 코딩을 이용하여 어드레스를 증가시키면서 소거 검증을 실시하므로 페일이 발생한 비트라인은 애초에 읽지 않게 된다. 결국 종래에는 메인 셀과 리던던시 셀을 모두 포함한 라인을 한꺼번에 읽었는데, 본 발명에서는 페일이 발생한 메인 셀에 대해서는 어드레스 코딩시 제외하게 되므로 페일이 발생되지 않은 메인 셀과 대체된 리던던시 셀만을 읽게 된다. 결과적으로 한번에 검증하는 비트라인의 수는 줄어들지만, 정확성은 더 높아진다고 할 수 있다.
도 3은 본 발명에 따른 소거 검증을 위한 검증 회로도이다.
다수의 NOR 게이트(401 내지 404)는 다수의 소거 신호(ERASE0 내지 ERASE7)중 둘을 입력하여 논리 조합한다. 예를들어 제 1 NOR 게이트(401)는 제 1 및 제 2 소거 신호(ERASE0 및 ERASE1)를 입력하여 논리 조합하고, 제 2 NOR 게이트(402)는 제 3 및 제 4 소거 신호(ERASE2 및 ERASE3)를 입력하여 논리 조합하고, 제 3 NOR 게이트(403)는 제 5 및 제 6 소거 신호(ERASE4 및 ERASE5)를 입력하여 논리 조합하며, 제 4 NOR 게이트(404)는 제 7 및 제 8 소거 신호(ERASE6 및 ERASE7)를 입력하여 논리 조합한다. 다수의 NAND 게이트(405 및 406)는 다수의 NOR 게이트(401 내지 404)의 출력 신호중 둘을 입력하여 논리 조합하는데, 예를들어 제 1 NAND 게이트(405)는 제 1 및 제 2 NOR 게이트(401 및 402)의 출력 신호를 입력하여 논리 조합하고, 제 2 NAND 게이트(406)는 제 3 및 제 4 NOR 게이트(403 및 404)의 출력 신호를 입력하여 논리 조합한다. 제 5 NOR 게이트(407)는 제 1 및 제 2 NAND 게이트(405 및 406)의 출력 신호를 입력하여 논리 조합한다. 그리고, 인버터(408)는 제 5 NOR 게이트(407)의 출력 신호를 반전시켜 소거 패스 신호(PASS)를 출력한다.
상기와 같이 구성되는 본 발명에 따른 소거 검증 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 모든 셀이 완전히 소거되어 각 비트라인의 신호, 즉 다수의 소거 신호(ERASE0 내지 ERASE7)가 모두 로우 레벨로 인가되면 제 1 내지 제 4 NOR 게이트(401 내지 404)는 각각 하이 레벨의 신호를 출력한다. 그리고, 제 1 및 제 2 NAND 게이트(405 및 406)는 각각 로우 레벨의 신호를 출력하며, 제 5 NOR 게이트(407)는 하이 레벨의 신호를 출력한다. 하이 레벨의 제 5 NOR 게이트(407)의 출력 신호는 인버터(408)를 통해 반전되어 로우 레벨의 소거 검증 신호(PASS)가 출력된다.
그런데, 모든 셀이 완전히 소거되지 않고 페일이 발생하여 예를들어 제 3 소거 신호(ERASE2)가 하이 레벨로 입력되면 제 1, 제 3 및 제 4 NOR 게이트(401, 403 및 404)는 하이 레벨의 신호를 출력하고, 제 2 NOR 게이트(402)는 로우 레벨의 신호를 출력한다. 이에 따라 제 1 NAND 게이트(405)는 하이 레벨의 신호를 출력하고, 제 2 NAND 게이트(406)는 로우 레벨의 신호를 출력한다. 따라서, 제 5 NOR 게이트(408)는 로우 레벨의 신호를 출력하고, 이 신호가 인버터(408)에 의해 반전되어 하이 레벨의 소거 검증 신호(PASS)로서 출력된다.
상기한 바와 같은 회로를 이용하면 어느 부분에서 정확하게 페일이 발생하였는지 알 수가 있다. 또한, 이미 페일이 발생한 셀의 영향이 검증 신호에 관련이 없어지게 된다. 다시 말하자면, 리던던시 셀로 대체된 셀을 검증하는 것이 정확해 진다는 것이다. 이러한 것은 결과적으로 칩의 수율에 많은 영향을 미칠 수가 있다. 그런데, 리던던시 셀로 대체된 후에도 페일이 발생할 수 있다. 리던던시로 대체한 후에도 발생한 페일은 결과적으로 칩을 사용할 수 없는 페일의 결과를 만들게 되므로, 그 칩은 페일 처리가 된다.
도 5는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 소거 검증 방법을 설명하기 위한 흐름도이다.
먼저, 모든 셀에 대해 소거를 실시한 후(501) 소거 검증을 실시한다(502). 그리고, 디코더를 이용하여 컬럼 어드레스를 선택하여 해당 셀을 선택한 후(503) 선택된 셀이 완전히 소거되었나 확인한다(504). 확인 결과 완전히 소거되었으면 어드레스 카운터를 증가시키면서 컬럼 어드레스를 증가시켜(505) 마지막 컬럼 어드레스까지 셀의 소거 여부를 확인한다. 마지막 어드레스까지 해당 셀이 완전히 소거되었으면 소거 검증 패스 플래그를 발생시키고(507), 셀이 완전히 소거되지 않았으면 소거 검증 페일 플래그를 발생시켜(508) 리던던시 셀로 대체시킨다.
상술한 바와 같이 본 발명에 의하면 메인 셀 블럭과 리던던시 셀 블럭의 데이터 버스 라인에 연결되도록 검증 회로를 구성하고, 어드레스 카운터를 이용하여 어드레스를 증가시키면서 검증하여 페일 셀을 리던던시 셀로 대체함으로써 리던던 시 셀로 대체되어 패스된 상태에서 기존에 페일이 발생된 셀의 영향으로 패스가 되지 않고 페일로 판정되는 현상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 다수의 메인 셀 스트링으로 구성된 메인 셀 어레이;
    상기 메인 셀 어레이의 선택된 셀에 저장된 데이터를 임시 저장하거나 선택된 셀로부터 출력되는 데이터를 감지 및 증폭하기 위한 메인 페이지 버퍼;
    어드레스 신호를 카운트 업하기 위한 어드레스 카운터;
    상기 어드레시 카운터를 통해 입력된 어드레스 신호를 디코딩하여 상기 메인 셀 어레이의 셀을 선택하기 위한 메인 디코더;
    상기 메인 셀의 출력 데이터를 제 1 버스 라인을 통해 출력하기 위한 메인 출력 버퍼;
    다수의 리던던시 셀 스트링으로 구성된 리던던시 셀 어레이;
    상기 리던던시 셀 어레이의 선택된 셀에 저장된 데이터를 임시 저장하거나 선택된 셀로부터 출력되는 데이터를 감지 및 증폭하기 위한 리던던시 페이지 버퍼;
    상기 어드레시 카운터를 통해 입력된 어드레스 신호를 디코딩하여 상기 리던던시 셀 어레이의 셀을 선택하기 위한 리던던시 디코더;
    상기 리던던시 셀의 출력 데이터를 제 2 버스 라인을 통해 출력하기 위한 리던던시 출력 버퍼; 및
    상기 제 1 및 제 2 버스 라인에 접속되어 상기 어드레스 코딩을 이용하여 어드레스를 증가시키면서 소거 검증을 실시하기 위한 검증 회로를 포함하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서, 상기 검증 회로는 서로 다른 두 소거 신호를 입력하여 논리 조합하기 위한 다수의 NOR 게이트;
    상기 다수의 NOR 게이트의 출력 신호중 두 신호를 입력하여 논리 조합하기 위한 다수의 NAND 게이트;
    상기 다수의 NAND 게이트의 출력 신호를 입력하여 논리 조합하기 위한 NOR 게이트; 및
    상기 NOR 게이트의 출력 신호를 반전시켜 소거 패스 신호를 출력하기 위한 인버터를 포함하는 플래쉬 메모리 소자.
  3. (a) 모든 셀에 대해 소거를 실시한 후 소거 검증을 실시하는 단계;
    (b) 디코더를 이용하여 컬럼 어드레스를 선택하여 해당 셀을 선택한 후 상기 선택된 셀이 완전히 소거되었나 확인하는 단계;
    (c) 상기 확인 결과에 따라 상기 해당 셀이 완전히 소거되었으면 어드레스 카운터를 이용하여 컬럼 어드레스를 증가시키는 단계;
    (d) 상기 (b) 및 (c) 단계를 마지막 컬럼 어드레스까지 실시하는 단계;
    (e) 상기 마지막 컬럼 어드레스까지 해당 셀이 완전히 소거되었으면 소거 검증 패스 플래그를 발생시키는 단계; 및
    (f) 상기 셀이 완전히 소거되지 않았으면 소거 검증 페일 플래그를 발생시키는 단계를 포함하는 플래쉬 메모리 소자의 소거 검증 방법.
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