KR100344506B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

결함 메모리 셀을 용장 셀 어레이에 의해 치환하지 않아도 일괄 기록/소거 시험을 가능하게 한 불휘발성 반도체 기억 장치를 제공하기 위한 것이다.
메모리 셀 어레이(1), 로우 디코더(2) 및 칼럼 디코더(4), 센스 앰프 회로(3), 데이터의 기록 및 소거에 따라서 승압된 구동 전압을 발생하는 구동 전압 발생 회로(9), 및 구동 전압 발생 회로(9)로부터 발생되는 구동 전압에 의해 구동되는 신호선의 전위를 검출함으로써 불량 메모리 셀이 포함되는 블럭을 검출하여 일시 기억하는 불량 블럭 검출 회로(10)를 갖는다. 불량 블럭 검출 회로(10)는 메모리 셀 어레이(1)의 소거 단위에서의 일괄 소거 또는 기록 단위에서의 일괄 기록의 테스트를 행할 때에 그 테스트 제어 시퀀스의 초기에 활성화되고, 제어 회로(7)는 그 테스트 시퀀스에 있어서, 불량 블럭 검출 회로(10)의 검출 출력에 기초하여 불량 메모리 셀로의 구동 전압 공급의 정지를 제어한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 전기적 소거 및 기록 가능한 EEPROM 플래시 메모리에 있어서 칩의 일괄 기록 소거 시험을 행하는 경우에 유효한 테스트 기술에 관한 것이다.
현재, 불휘발성 반도체 기억 장치로서, 전기적으로 기록/소거가 가능한 EEPROM 플래시 메모리가 일반적으로 사용되고 있다. 이 플래시 메모리의 메모리 셀로서는 스택드 게이트 타입의 메모리 셀이 실용화되어 있다. 메모리 셀은 반도체 기판 상에 9 nm 정도의 터널 산화막을 통해 형성된 폴리실리콘 재료로 이루어지는 플로팅 게이트와, 이 플로팅 게이트 상에 게이트간 절연막을 통해 형성된 폴리실리콘 재료로 이루어지는 컨트롤 게이트를 구비하여 구성된다.
EEPROM 플래시 메모리로서는 메모리 셀을 비트선에 대하여 병렬로 여러개 접속한 NOR형, 그 변형인 AND형이나 DINOR형, 또한 복수의 메모리 셀을 직렬로 접속한 기본 유닛을 이용하는 NAND형 등이 개발되어 있다. 그 중에서도, NAND형 플래시 메모리는 고밀도 집적화를 할 수 있기 때문에, 주목받고 있다.
NAND형 플래시 메모리에 있어서, 메모리 셀에 불량이 없는 지 어떤 지를 시험하기 위해서, 모든 메모리 셀에 일괄하여 기록 및 소거를 행하는 시험 방식이 이용된다. 일괄기록 시험은 모든 컨트롤 게이트선에 기록 고전압 VPPW를 공급하고, 셀 어레이 영역의 p형 웰에 접지(Vss) 전압을 공급함으로써, 모든 메모리 셀의 플로팅 게이트에 전자를 주입하여 임계를 높게 설정하는 시험이다. 이 일괄 기록 시험 시에는 로우 어드레스가 다수 선택되도록 로우 어드레스의 프리디코더 회로를 구성하고, 또한 16 NAND의 경우이면, 16개의 글로벌 컨트롤선 전압 공급 회로가 전부 VPPW를 공급하도록 회로를 구성하면 실현할 수 있다.
또한, 일괄 소거 시험은 모든 메모리 셀의 컨트롤 게이트선에 Vss를 공급하고, 셀 어레이의 p형 웰에 소거 고전압 VPPE를 공급함으로써, 모든 메모리 셀의 플로팅 게이트로부터 전자를 인출하여 임계치를 낮게 설정하는 시험이다. 이 때문에 기록과 마찬가지로 일괄 소거 시험 시에는 로우 어드레스가 다수 선택되도록, 로우 어드레스의 프리디코더 회로를 구성하고, 또한 모든 블럭을 선택 상태로 하여 소거 동작을 행하면 실현할 수 있다.
그러나, 상술한 일괄 기록 시험이나 일괄 소거 시험을 행하는 경우, 메모리 셀에 결함이 있으면 승압 회로에서 공급되는 고전압이 누설하여, 승압 회로의 출력 전압이 저하하는 문제를 일으킨다. 도 18(a), (b)는 NAND형 메모리 셀에서의 결함 상태를 단면도와 등가 회로도로 도시하고 있다. 도 18의 ①부터 ⑥은 실제의 제조 과정에서 생길 가능성이 있는 결함이다. ①은 금속 배선인 비트선 BL과 폴리실리콘 재료의 셀렉트 게이트선(SGD)이 먼지 등에 의해 전기적으로 단락된 경우의 불량 모델을 나타내고 있다. ②와 ⑤는 셀렉트 게이트(SG)의 게이트 산화막이 파괴되어, 셀렉트 게이트선(SGD 또는 SGS)과 기판이 전기적으로 단락된 경우의 불량 모델을 나타내고 있고, ③은 비트선(BL)과 폴리실리콘 재료의 컨트롤 게이트선(CG)이 먼지 등에 의해 전기적으로 단락된 경우의 불량 모델을 나타내고 있다. 또한, ④는 메모리 셀의 컨트롤 게이트(CG)와 플로팅 게이트(FG) 사이, 및 플로팅 게이트(FG)와 기판 사이가 얇은 산화막이 파괴되어, 전기적으로 컨트롤 게이트(CG)와 기판이 단락된 경우의 불량 모델을 나타내고 있다. ⑥은 소스측의 셀렉트 게이트선(SGS)과 소스 확산층선이 먼지 등에 의해 전기적으로 단락된 경우의 불량 모델을 나타내고 있다.
이들 중, ④의 컨트롤 게이트(CG)와 기판 사이의 단락은 컨트롤 게이트(CG)와 플로팅 게이트(FG) 사이의 게이트간 절연막(통상, ONO막)에 결함이 있으면 발생한다. 제조 단계에서 불량 메모리 셀의 ONO 막에 결함이 존재하여, 이 메모리 셀의 컨트롤 게이트(CG)와 플로팅 게이트(FG)가 동일 전위로 되어 있는 경우, 기록 시험 시에 이 메모리 셀의 터널 산화막에 산화막의 내압 이상의 기록 고전압이 걸리기 때문에, 이 불량 메모리 셀의 터널 산화막도 곧 파괴된다. 또한, 어떤 메모리 셀의 터널 산화막에 결함이 있기 때문에 플로팅 게이트(FG)와 기판 사이가 단락되어 있는 경우에도, 내압 이상의 고전압이 ONO 막에 걸리기 때문에 ONO 막은 곧 파괴된다.
이러한 불량 메모리 셀이 존재하면, 일괄 기록 시험 시에 컨트롤 게이트선의 승압 전압이 기판에 누설되어 승압 전압이 저하된다. 이 때문에, 불량 메모리 셀이 접속되어 있지 않은 다른 정상적인 컨트롤 게이트선 전압도 소정의 VPPW에서 저하되어 버린다. 또한, 일괄 소거 시험 시에는 p형 웰의 승압 전압이 컨트롤 게이트선에 누설되어 승압 전압 VPPE가 저하되는 문제가 발생한다. 또한, ③과 같이 컨트롤 게이트선과 피트선이 단락되어 있는 경우에도, 일괄 기록 시와 일괄 소거 시에 각각 승압 전압 VPPW와 VPPE가 저하되는 문제를 야기한다.
이 때문에, 종래는 결함 메모리 셀을 용장 셀 어레이에 의해 치환하는 작업을 행한 후에 비로소 일괄 기록 시험과 일괄 소거 시험을 실행할 수 있었다. 도 19는 종래의 NAND형 플래시 메모리 등의 웨이퍼 소트 시험에서부터 어셈블리에 이르기까지의 테스트 작업의 플로우를 도시한 것이다. 우선, 최초에 불량 메모리 셀의 번지를 조사하기 위해서, 페이지 단위의 기록과 블럭 단위의 소거 동작을 행한다. 이 결과에 기초하여 결함이 있는 메모리 셀의 불량 번지를 각각의 메모리 칩의 내부에 기억시킨다. 예를 들면, 폴리실리콘 재료로 형성되는 퓨즈 소자를 레이저로 절단하는 퓨즈 프로그래밍에 의해 불량 어드레스를 기억시키는 수단이 잘 이용된다.
그 후, 초기 불량품을 스크리닝하기 위해서 일괄 기록 시험과 일괄 소거 시험을 소정의 횟수 행하여, 기록/소거 스트레스를 메모리 셀에 가한다. 스트레스 인가 후에 최후의 기록/소거 시험을 실행하여 양품을 선별한다. 메모리 셀의 산화막이 기록/소거 스트레스에 의해 열화되어, 일괄 기록/소거 시험 후에 불량 비트가 증가하는 경우, 이 칩은 불량품으로서 파기된다. 이 때문에, 기록/소거 시험으로 열화가 심하면 양품을 취득할 수 없게 되어 칩 비용이 상승하는 문제가 있다. 또한, 파기하지 않고 수율을 저하시키지 않기 위해, 다시 불량이 된 번지의 퓨즈 소자를 레이저로 절단하는 방법도 있다. 그러나, 이것을 위해서는 2번 퓨즈 소자를레이저로 절단할 필요가 있어, 테스트 시간이 길어져서 테스트 비용이 비싸지는 문제가 있었다.
이상과 같이 종래의 NAND형 플래시 메모리에서는, 일괄 기록 또는 일괄 소거의 시험을 행하기 위해서는 결함 메모리 셀에 기인하는 인가 고전압의 저하를 방지할 필요가 있고, 그것을 위해서는 불량 메모리 셀을 용장 셀에 의해 치환해야만 했다. 이것은 플래시 메모리의 비용 상승을 가져온다.
이와 마찬가지의 문제가 NAND형에 한하지 않고, 다른 형식의 EEPROM에도 있다.
본 발명은 결함 메모리 셀을 용장 셀 어레이에 의해 치환하지 않더라도 일괄 기록과 일괄 소거 시험을 가능하게 한 테스트 기능을 구비한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 관한 불휘발성 반도체 기억 장치는 전기적 재기록 가능한 불휘발성 메모리 셀을 배열하여 이루어지는 메모리 셀 어레이와, 이 메모리 셀 어레이의 메모리 셀 선택을 행하는 디코드 회로와, 상기 메모리 셀 어레이의 판독 데이터를 감지하여 기록 데이터를 래치하는 센스 앰프 회로와, 데이터의 기록 및 소거에 따라서 승압된 구동 전압을 발생하는 구동 전압 발생 회로와, 이 구동 전압 발생 회로에서 발생되는 구동 전압에 의해 구동되는 신호선의 전위를 검출함으로써 상기 메모리 셀 어레이의 불량 메모리 셀이 포함되는 블럭을 검출하여 일시 기억하는 불량 블럭 검출 회로와, 상기 메모리 셀 어레이의 소거 단위에서의 일괄 소거 또는기록 단위에서의 일괄 기록의 테스트를 제어하고, 그 테스트 시에 상기 불량 블럭 검출 회로의 검출 출력에 기초하여 불량 메모리 셀로의 구동 전압 공급의 정지를 제어하는 테스트 제어 회로를 갖는 것을 특징으로 한다.
본 발명에 따르면, 승압된 기록 전압이나 소거 전압에 의해 구동되는 신호선의 전위를 검출하여, 메모리 셀 어레이의 불량 메모리 셀이 포함되는 블럭을 검출해서 일시 기억하는 불량 블럭 검출 회로를 구비하고, 일괄 기록/소거의 테스트에서는 불량 블럭 검출 회로의 검출 출력에 기초하여 불량 메모리 셀로의 구동 전압 공급의 정지 제어를 행한다. 이에 따라, 일괄 기록/소거 테스트에 있어서 구동 전압의 결함 메모리 셀에 기인하는 전위 저하가 방지된다. 따라서, 불량 메모리 셀을 용장 셀에 의해 치환하지 않고, 정상적인 구동 전압에 의한 일괄 기록/소거의 테스트가 가능하게 된다.
도 1은 본 발명의 실시형태 1에 의한 EEPROM의 블럭 구성을 도시한 도면.
도 2는 실시형태 1의 메모리 셀 어레이의 구성을 도시한 도면.
도 3은 실시형태 1의 로우 디코더 내의 글로벌 컨트롤 게이트선 전위 발생 회로의 구성을 도시한 도면.
도 4는 동일하게 로우 디코더 내의 글로벌 컨트롤 게이트선 전위 검출 회로의 구성을 도시한 도면.
도 5는 동일하게 로우 디코더 내의 로우 메인 디코더의 구성을 도시한 도면.
도 6은 동일하게 로우 디코더 내의 로우 서브 디코더의 구성을 도시한 도면.
도 7은 실시형태 1의 EEPROM 동작 시의 각 부의 전위 관계를 나타낸 도면.
도 8은 실시형태 1에 있어서의 일괄 기록/소거의 동작을 설명하는 타이밍도.
도 9는 도 8의 일부를 시간 축을 확대하여 도시한 타이밍도.
도 10은 실시형태 2에 따른 EEPROM의 로우 디코더의 구성을 도시한 도면.
도 11은 실시형태 2의 일괄 기록/소거의 동작을 설명하는 타이밍도.
도 12는 실시형태 3에 따른 EEPROM의 컨트롤 게이트선 전위 검출 회로의 구성을 도시한 도면.
도 13은 실시형태 4에 따른 AND형 EEPROM의 메모리 셀 어레이 구성을 도시한도면.
도 14는 상기 EEPROM 동작 시의 각 부의 전위 관계를 나타낸 도면.
도 15는 실시형태 4의 로우 메인 디코더의 구성을 도시한 도면.
도 16은 실시형태 4의 로우 서브 디코더와 글로벌 컨트롤 게이트선 전위 검출 회로의 구성을 도시한 도면.
도 17은 실시형태 4의 글로벌 컨트롤 게이트선 전위 발생 회로의 구성을 도시한 도면.
도 18은 NAND형 EEPROM 셀의 불량 모드를 도시한 도면.
도 19는 통상의 EEPROM의 웨이퍼 완성에서부터 조립까지의 테스트공정을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
1a : 용장 셀 어레이
2 : 로우 디코더
3 : 센스 앰프 회로
4 : 칼럼 디코더
5 : 칼럼 게이트
6 : 어드레스 버퍼
7 : 제어 회로
8 : 데이터 버퍼
9 : 구동 전압 발생 회로
10 : 불량 블럭 검출 회로
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.
<실시형태 1>
도 1은 본 발명의 실시형태 1에 따른 NAND형 EEPROM 플래시 메모리의 블럭 구성을 도시하고 있다. 도시한 바와 같이, 이 플래시 메모리는 메모리 셀 어레이(1), 이 메모리 셀 어레이(1)의 판독 데이터를 감지하여 기록 데이터를 래치하는 센스 앰프 회로(3), 어드레스 Add를 받아들이는 어드레스 버퍼(6), 받아들인 어드레스를 디코드하는 로우 디코더(2)와 칼럼 디코더(4), 칼럼 디코더(4)의 출력에 의해 제어되어 비트선 데이터를 선택하는 칼럼 게이트(5), 및 데이터 입출력 버퍼(8)를 갖는다.
메모리 셀 어레이(1)에는 불량 메모리 셀을 구제하기 위한 용장 셀 어레이(1a)가 설치된다. 불량 메모리 셀의 용장 셀 어레이(1a)에 의한 치환은 로우 디코더(2) 내에 설치된 불량 어드레스 기억 회로에 의해 행해진다. 즉, 불량 어드레스 기억 회로로서, 예를 들면 퓨즈 회로가 설치되고, 이 퓨즈 회로의 프로그래밍에 의해 불량 어드레스의 용장 셀 어레이(1a)에 의한 치환 제어가 되게 된다.
메모리 셀 어레이(1)의 기록, 소거, 판독의 제어를 행하기 위해서 제어 회로(7)가 설치된다. 또한, 기록, 소거에 이용되는 플러스의 고전압, 중간 전압, 마이너스의 고전압 등을 발생하기 위한 구동 전압 발생 회로(9)가 설치되고, 발생된 구동 전압은 로우 디코더(2)에 보내진다. 또한, 이 실시형태에 있어서는 불량 어드레스로의 스트레스 인가를 방지하면서 일괄 기록/소거를 행하기 위해서, 불량 블럭 검출 회로(10)가 설치된다. 이 불량 블럭 검출 회로(10)는 메모리 셀 어레이(1)에 대한 일괄 기록/소거의 테스트를 행할 때의 테스트 제어 시퀀스의 초기에 활성화된다. 그리고, 불량 블럭 검출 회로(10)의 검출 출력은 제어 회로(7)에 보내지고, 제어 회로(7)로부터 로우 디코더(2)에 대하여 불량 메모리 셀로의 구동 전압의 공급을 정지하기 위한 제어 신호 RN이 보내지게 되어 있다.
메모리 셀 어레이(1)는 도 2에 도시한 바와 같이, 열 방향으로 비트선(BL)이 n개 배열되고, 행 방향으로는 m 비트의 어드레스에 대응한 2m개의 NAND 다발이 배열된다. 각 NAND 다발은 16개의 직렬 접속된 메모리 셀(MC)과 그 양단에 설치된 셀렉트 게이트 트랜지스터(SG1, SG2)로 구성된다. 즉, 각 NAND 다발의 전류 통로의 한 단은 셀렉트 게이트 트랜지스터(SG1)를 통해 비트선(BL)에 접속되고, 다른 단은 마찬가지로 셀렉트 게이트 트랜지스터(SG2)를 통해 공통 소스선에 접속된다.
행 방향으로 배열된 m개의 NAND 셀 유닛에 포함되는 각 컨트롤 게이트 및 2개의 셀렉트 게이트는 컨트롤 게이트선(즉 워드선)(CG1∼CG16) 및 셀렉트 게이트선(SGD, SGS)에 접속된다. 행 방향으로 배열된 m개의 NAND 셀 유닛은 각각이 소거의 최소 단위를 구성하고 있어, 일반적으로 소거 블럭이라고 불리고 있다. 1개의 소거 블럭 내에 포함되는 복수의 컨트롤 게이트선과 셀렉트 게이트선은 대응하는 로우 디코더(2)에 의해 구동된다. 2m개의 로우 디코더(2)에는 m비트의 로우 어드레스 신호, 로우 디코더(2)에 포함되는 승압 회로에 전원을 공급하는 펌프 전원, 글로벌 셀렉트 게이트선(GSGD선 및 GSGS선), 글로벌 컨트롤 게이트선(GCG1∼GCG16), 로우 디코더 제어 신호선(A, /A, B, C, RN), 소거 블럭 검색 신호선(D)가 입력된다.
도 2에서는 m비트의 로우 메인 어드레스에 대응하여, 2m개의 로우 디코더(2)와, 각 로우 디코더에 의해 구동되는 2m개의 소거 블럭이 기재되어 있다. 또한, 각 비트선에는 비트선의 전위를 판독하는 센스 앰프·래치 회로(SL)(3)가 접속된다.
로우 디코더(2)는 로우 어드레스가 입력되어 메모리 셀 어레이(1)의 블럭 선택을 행하는 로우 메인 디코더(22)(도 5)와, 이 로우 메인 디코더(22)에 의해 선택된 블럭의 컨트롤 게이트선 및 선택 게이트선에 구동 전압 발생 회로(9)로부터 발생되는 승압된 구동 전압을 전송 제어하는 로우 서브 디코더(23)(도 6)를 갖는다.
구동 전압 발생 회로(9)는 도 3에 도시한 바와 같은 글로벌 컨트롤 게이트선 전압 발생 회로(GCG 발생 회로)(21)를 갖는다. GCG 회로(21)는 소거용 고전압 VPPE를 발생하는 VPPE 승압 회로(301), 기록용 고전압 VPPW를 발생하는 VPPW 승압 회로(302), 기록 시에 하나의 블럭 내의 비선택 컨트롤 게이트선에 주어지는 중간 전압 VMID를 발생하는 VMID 승압 회로(303)를 갖는다. 이들 승압 회로(301∼302)의 출력은 전압 발생 회로(304)에 있어서 전환 제어 신호나 페이지 어드레스 신호에 의해 선택되어, 글로벌 컨트롤 게이트선(GCG1∼GCG16)에 주어진다. 전원 전압의 전위는 전압 발생 회로(305, 306)에 있어서 전환 제어 신호나 페이지 어드레스 신호에 의해 선택되어, 셀렉트 게이트선(SGD, SGS)의 상위선인 글로벌 셀렉트 게이트선(GSGD, GSGS)에 공급된다.
로우 메인 디코더(22)는 로우 어드레스 신호에 대응하여, 하나의 블럭의 셀렉트 게이트선(SGD, SGS) 및 컨트롤 게이트선(CGi)을 선택하는 부분이다. 판독/기록/소거 시에 선택된 블럭 어드레스에 대응하여, 노드 VG의 전위는 H 레벨이 된다. 이와 반대로, 비선택 블럭 어드레스에 대응하는 노드 VG의 전위는 L 레벨이 된다. 선택된 어드레스의 노드 VG의 전위는 기록 시에는 VPPW+Vth(NMOS 트랜지스터의 임계치)가 되고, 판독과 소거 시에는 (Vcc+Vth)로 되도록 로컬 펌프(502)가 공급 전압을 제어한다. 로컬 펌프(502)의 전원으로서는, 기록 시에는 VPPW가, 판독 및 소거 시에는 Vcc가 공급된다.
도 5에 도시한 바와 같이, 로우 메인 디코더(22)는 로우 어드레스 신호가 입력되는 NAND 게이트(G1)가 입력단 회로를 구성한다. 이 NAND 게이트(G1)의 반전 출력은 NMOS 트랜지스터(QN4 및 QN6)의 게이트, 클럭드 인버터(CI1), NMOS 트랜지스터(QN2)의 게이트에 접속된다. NMOS 트랜지스터(QN4)는 NMOS 트랜지스터(QN5)를 통해 퓨즈 소자 FS에 접속되고, 다른 단은 역병렬 접속된 인버터(I51, I52)를 갖는 래치 회로(501)의 입력부에 접속된다. 이 래치 회로(501)의 출력 노드(La)에는, 게이트가 입력 노드(IN)에 접속된 NMOS 트랜지스터(QN6)를 통하고, 또한 래치 기억 데이터 리셋용의 NMOS 트랜지스터(QN7)를 통해 Vss에 접속되어 있다.
디코드 출력 단자(IN)와 래치 회로(501)의 출력 단자(La)는 신호 A, /A에 의해 상보적으로 구동되는 클럭드 인버터(CI1, CI2)의 입력 단자에 접속된다. 이들 클럭드 인버터(CI1, CI2)의 출력은 공통 접속되고, 그 출력이 로우 서브 디코더(23)에 보내진다. 클럭드 인버터(CI1, CI2)의 출력은 또한 인버터(I53)를 통해 로컬 펌프 회로(502)의 인에이블 신호로 됨과 동시에, 전송 게이트 트랜지스터(QN8)를 통해 노드(VG)에 접속된다. 이 노드(VG)의 전압이 로우 서브 디코더(23)에서의 구동 전압 전송 게이트의 제어 전압이 된다.
로우 메인 디코더(22)의 직렬 접속된 NMOS 트랜지스터(QN1, QN2, QN3)의 부분은 소거 모드의 검증 판독에 있어서, 어드레스를 인크리먼트하여 소거 상태로서 선택되어 있는 것을 검색하기 위한 소거 선택 어드레스 검색 회로(503)를 구성하고 있다. NMOS 트랜지스터(QN3)의 게이트는 래치 회로(501)의 출력 노드(La)에 접속되고, NMOS 트랜지스터(QN2)의 게이트는 디코드 출력 단자(IN)에 접속되어 있다. 데이터 소거 정보를 기억한 블럭에 대응하는 래치 회로(501)도 출력 노드(La)는"H"이고, 제어 회로에 의해 어드레스 인크리먼트되어 그 블럭의 대응하는 어드레스가 입력되면 그 블럭의 출력 노드(IN)도 "H"로 되고, NMOS 트랜지스터(QN2, QN3)가 함께 온이 된다. 이 상태는 신호 C에 의해 제어되는 선택 트랜지스터(QN1)를 온으로 하여 검출할 수 있고, 제어 회로는 단자 D의 변화에 의해 소거 상태로서 선택되어 있는 어드레스를 검색할 수 있다.
로우 서브 디코더(23)는 도 6에 도시한 바와 같이, 글로벌 셀렉트 게이트선(GSGD, GSGS), 및 글로벌 컨트롤 게이트선(GCG1∼GCG16)을 각각 메모리 셀 어레이(1)의 대응하는 셀렉트 게이트선(SGD, SGS) 및 컨트롤 게이트선(CG1∼CG16)에 접속하기 위한 NMOS 전송 게이트 트랜지스터(TG)를 포함한다. 이들 전송 게이트 트랜지스터(TG)는 로우 메인 디코더(22)의 로컬 펌프 회로(502)의 출력 노드(VG)에 의해 제어된다. 또한, 기록 동작 등에 있어서 셀렉트 게이트선(SGD, SGS)에 신호선(SGSP)으로부터 소정의 전위를 공급하기위해서, 로우 메인 디코더(22)에 의해 제어되는 NMOS 트랜지스터(QN61, QN62)가 각각 셀렉트 게이트선(SGD, SGS)에 접속되어 있다.
본 실시형태에 있어서, 로우 메인 디코더(22)에서는 그 래치 회로(501)의 출력 노드(La)와 리셋용 NMOS 트랜지스터(QN7)의 사이에, 디코드 출력 노드(IN)에 의해 제어되는 NMOS 트랜지스터(QN6)가 삽입되어 있다. 그리고, 리셋용 트랜지스터(QN7)의 게이트에는 불량 블럭 검출 회로(10)의 검출 출력에 기초하여 제어 회로(7)로부터 발생되는 제어 신호 RN이 들어간다.
또한, 본 발명에 있어서는, 일괄 기록·소거 테스트 모드 시에, 승압 회로의출력 전위를 저하시키는 것 같은 불량 번지를 자동적으로 검출하여, 그 번지에는 고전압 스트레스가 걸리지 않도록 불량 번지를 기억 회로에 기억함으로써, 용장 회로 사용 전에 행해지는 메모리 셀로의 일괄 기록·소거 시험을 실현한다. 이 목적을 위하여, 불량 블럭 검출 회로(10)가 설치된다. 이 불량 블럭 검출 회로(10)는 이 실시형태의 경우, 도 4에 도시한 바와 같이, GCG 전압 발생 회로(21)와 로우 서브 디코더(23)의 사이에서, 글로벌 컨트롤 게이트선(GCG1∼GCG16)의 전위 변화 검출을 행하는 글로벌 컨트롤 게이트선 전위 검출 회로(41)로서 구성되어 있다.
전위 검출 회로(41)는 한 단이 각각 글로벌 컨트롤 게이트선(GCG1∼GCG16)에 접속되고, 다른 단이 공통으로 감지 노드(NS)에 접속되어, 테스트 신호 Test1에 의해 구동되는 전송 게이트 NMOS 트랜지스터(QN41)를 갖는다. 감지 노드(NS)는 감지용 NMOS 트랜지스터(DTR)의 게이트에 접속되어 있다. 감지용 NMOS 트랜지스터(DTR)의 소스는 접지되고, 드레인은 감지 결과를 보유하는 래치 회로(401)에 접속되어 있다. 감지 노드(NS)에는 테스트 신호 Test2에 의해 구동되어 이 노드(NS)를 리셋하는 리셋용 NMOS 트랜지스터(RTR1)가 접속되어 있다. 래치 회로(401)의 출력 노드(TLa)에도 리셋 신호 Reset에 의해 구동되는 리셋용 NMOS 트랜지스터(RTR2)가 접속되어 있다.
전위 검출 회로(41)는 상세는 후술하지만, 일괄 소거/기록 테스트의 초기에서의 불량 어드레스 검색 동작으로 글로벌 컨트롤 게이트선(GCG1∼GCG16)의 전위를 검출한다. 불량 어드레스에서 감지 노드 NS=H가 되면, 감지용 NMOS 트랜지스터(DTR)가 온이 되어, 래치 회로(401)의 출력 노드(TLa)에 H가 보유된다.이 래치 데이터에 의해, 테스트 제어 회로(42)(도 1의 제어 회로(7)에 포함됨)가 제어된다. 테스트 제어 회로(42)는 어드레스 인크리먼트 제어 신호를 출력함과 동시에, 래치 데이터 TLa=H를 받아, 로우 메인 디코더(22)의 래치 회로(501)에 대하여 리셋 제어 신호 RN을 공급한다. 이에 따라, 일괄 소거 또는 일괄 기록 시, 불량의 컨트롤 게이트선에는 구동 전압이 공급되지 않도록 제어되게 된다.
다음에 이 실시형태에 따른 EEPROM의 동작을 설명한다. 일괄 소거, 일괄 기록의 동작 설명에 앞서서, 우선 통상의 기록 및 소거 동작을 설명한다. 도 7은 기록 및 소거 동작 시의 각 부의 전위 관계이다.
소거 동작 시는, 선택 소거 블럭 내의 모든 컨트롤 게이트선(CG)은 Vss 전위(GND)로 설정된다. 이 때, 메모리 셀을 형성하는 p형 웰에 20v 정도의 소거 전압 VPPE가 공급된다. 이 결과, 메모리 셀의 플로팅 게이트 중의 전자는 p형 웰에 방출되고, 메모리 셀의 임계치는 저하한다. 선택된 블럭 내에 포함되는 모든 메모리 셀의 임계치는 마이너스의 값으로 변화하여, 소거 상태가 된다.
이 소거 동작 시, p형 실리콘 기판은 Vss 전위로 설정되고, p형 웰을 포함하는 n형 웰에는 소거 전압 VPPE가 공급된다. 또한, 고전압 스트레스가 걸리지 않도록, 모든 비트선(BL)과 셀렉트 게이트선(SGD, SGS)은 플로팅 상태로 설정된다. 또한, 비선택 소거 블럭 내의 모든 컨트롤 게이트선(CG)은 플로팅 상태로 설정된다. 이 때문에, p형 웰이 VPPE로 충전될 때에, 비선택 블럭으로서는 채널과 컨트롤 게이트와의 커플링에 의해 컨트롤 게이트선 (CG)의 전위는 거의 VPPE의 전위까지 상승한다. 이 결과, 비선택 블럭 내의 메모리 셀의 터널 산화막에는 큰 전계가생기지 않고, 비선택 블럭내의 메모리 셀의 임계치는 변화하지 않다.
기록 시는, 선택된 블럭 내의 선택된 페이지 번지의 컨트롤 게이트선(CG)에 고전압의 기록 전압 VPPW가 공급된다. 이 때, 동일 블럭의 비선택 컨트롤 게이트선에는 VPPW와 Vss 사이의 중간 전압 VMID가 공급되고, p형 웰, n형 웰 및 기판은 접지된다. 선택 블럭의 드레인측 셀렉트 게이트선(SGD)에는 전원 전압 Vcc이 공급되고, 소스측 셀렉트 게이트선(SGS)은 접지된다. 기록 시에 비트선(BL)에 0 V를 공급함으로써, 선택된 페이지 번지의 메모리 셀의 컨트롤 게이트-채널 사이에 고전압의 전계를 생기게 하여, 메모리 셀의 임계치를 상승시킬 수 있다. 또한, 비트선에 전원 전압 Vcc를 공급함으로써, 선택 블럭의 드레인측 셀렉트 게이트 트랜지스터(SG1)를 차단시키고, 선택된 NAND 유닛 내의 채널 전위를 비선택 컨트롤 게이트선과의 커플링에 의해 상승시킨다. 이 결과, 선택된 페이지 번지의 메모리 셀의 컨트롤 게이트-채널 사이에는 고전계는 생기지 않고, 메모리 셀의 임계치는 변화하지 않는다. 이와 같이 비트선(BL)에 Vss를 공급할 것인지, Vcc를 공급할 것인지 선택함으로써, 선택 페이지 내의 모든 메모리 셀에 일괄하여 원하는 데이터를 기록한다. 또한, 비선택 블럭 내의 모든 컨트롤 게이트선 및 셀렉트 게이트선은 접지된다.
이상의 기록 및 소거 동작에서 로우 디코더(2)의 동작은 다음과 같이 된다. 선택된 블럭의 로우 어드레스 신호는 전부 하이(High)로 되기 때문에, 도 5의 로우 메인 디코드(22)에서는 디코드 출력 IN이 하이 레벨로 된다. 이 때, 클럭드 인버터(CI1)의 클럭 신호 A가 하이 레벨로 설정되기 때문에, 클럭드 인버터(CI1)가인에이블로 되고, 클럭드 인버터(CI2)가 디스에이블로 된다. 이 때문에, 래치 회로(501)의 내용에 상관없이, 디코드 출력 IN의 반전 레벨인 로우(Low) 레벨이 인버터(I53)의 입력 단자에 공급되고, 동시에 로우 서브 디코더(23)의 고내압 트랜지스터(QN61, QN62)의 게이트에 이 레벨이 공급된다.
인버터(I53)의 출력 신호는 하이 레벨로 되기 때문에, NMOS 트랜지스터(QN8)는 차단되고, 로컬 펌프 회로(502)의 출력 VPPW+Vth가 노드(VG)에 주어진다. 이에 따라, 로우 서브 디코더(23)에서는 트랜스퍼 게이트(TG)가 온으로 된다. 글로벌 셀렉트 게이트선(GSGD와 GSGS)에는 각각 Vcc, Vss 전압이 공급되기 때문에, 메모리 셀 어레이의 선택된 블럭의 셀렉트 게이트선(SGD, SGS)에는 각각 트랜스퍼 게이트(TG)를 통해 Vcc, Vss가 공급된다.
또한, 선택된 페이지 어드레스에 대응하는 글로벌 컨트롤선(GCG)에는 기록 전압 VPPW가 공급되고, 그것 이외의 남은 글로벌 컨트롤선(GCG)에는 중간 전압 VMID가 공급된다. 이 결과, 선택 블럭 내의 선택 페이지 어드레스의 컨트롤 게이트선에는 기록 전압 VPPW가, 그것 이외의 페이지 어드레스의 컨트롤 게이트선에는 중간 전압 VMID가 공급된다. 비선택 블럭에서는, 디코드 출력 단자 IN이 로우 레벨로 되기 때문에, 로컬 펌프 회로(502)는 디스에이블로 되고, 인버터(I53)는 로우 레벨을 로우 서브 디코더(23)의 트랜스퍼 게이트(TG)의 게이트에 공급한다. 또한, 로우 서브 디코더(23)에서는, NMOS 트랜지스터(QN61, QN62)가 도통 상태가 되어, 신호선(SGSP)에 공급되는 Vss 레벨이 드레인측과 소스측의 셀렉트 게이트선(SGD, SGS)에 공급된다. 이 결과, 비선택 블럭의 컨트롤 게이트선은 플로팅 상태로 되어, 셀렉트 게이트선이 비선택의 Vss 레벨로 된다. 이에 따라, 비선택 블럭 내의 메모리 셀의 게이트 및 채널부에는 기록 전압이 공급되지 않고, 메모리 셀의 임계치는 변화하지 않는다.
다음에 블럭 소거 시의 로우 디코더(2)의 동작에 관해서 설명한다. 소거 동작은, 우선 소거하고 싶은 하나 이상의 블럭에 관해서, 메인 로우 디코더(22)의 래치 회로(501)에 하이 레벨을 래치시키고, 그 후 선택된 복수 블럭 전부에 포함되는 메모리 셀에 대하여 동시에 소거 동작을 행한다. 소거 후에 블럭 내의 모든 메모리 셀이 정확하게 소거되었는지 어떤지 블럭 단위로 검증 판독을 행하고, 만약 정상적으로 소거되어 있지 않은 블럭이 존재하는 경우에는 재차 그 블럭의 소거를 행한다. 소거 블럭의 래치 회로(501)에 하이 레벨을 래치시키는 경우, NMOS 트랜지스터(QN5)의 게이트 신호 B를 하이 레벨로 한다. 만약 선택된 블럭이 불량이 아닌 경우, 폴리실리콘으로 이루어지는 퓨즈 소자(FS)는 레이저로 절단되어 있지 않고, 선택된 블럭의 디코드 출력 단자 IN이 하이 레벨이 되기 때문에, 래치 회로(501)의 단자 La에 하이 레벨이 래치된다.
복수 블럭을 선택하는 경우, 신호 B를 하이 레벨로 하여 로우 어드레스를 전환함으로써, 복수 선택 블럭의 래치 회로(501)에 하이 레벨을 기억시켜 놓을 수 있다. 선택된 블럭이 불량 블럭이고, 폴리실리콘으로 이루어지는 퓨즈 소자(FS)가 레이저에 의해 절단되어 있는 경우에는, 래치 회로(501)에 하이 레벨은 래치되지 않는다. 이 경우, 통상 용장 블럭이 선택되어, 그곳의 래치 회로에 하이 레벨이 기억된다.
소거하고 싶은 블럭 내의 래치 회로(501) 모두에 하이 레벨을 기억시킨 후, 그 블럭 내에 포함되는 모든 메모리 셀은 일괄하여 소거된다. 이 때, 클럭 신호 /A가 하이 레벨이로 되어, 래치 회로(501)에 기억된 하이 레벨이 클럭드 인버터(CI2)를 통해 로우 레벨로서 출력된다. 이 때, 로컬 펌프 회로(502)로부터 공급되는 하이 레벨은 전원 Vcc 레벨로 설정된다. 클럭드 인버터(CI2)의 출력이 로우 레벨이기 때문에, 로우 서브 디코더(23)에서는 NMOS 트랜지스터(QN61, QN62)는 비도통 상태로 된다. 소거 시에 글로벌 컨트롤선은 전부 Vss 레벨로 되고, 메모리 셀이 형성되는 p형 웰에는 소거 전압 VPPE가 공급된다.
선택 블럭에서는, 이 글로벌 컨트롤선의 Vss 레벨이 그대로 16개의 컨트롤 게이트선에 공급되기 때문에, 메모리 셀의 컨트롤 게이트와 p형 웰 사이에는 고전계가 형성되어, 메모리 셀의 플로팅 게이트 중의 전자는 p형 웰에 방출된다. 이 때, 글로벌 셀렉트 게이트선(GSGD, GSGS)에는 전원 전압 Vcc가 공급되기 때문에, 셀렉트 게이트 트랜지스터는 비도통 상태로 되고, 셀렉트 게이트선(SGD, SGS)는 플로팅 상태가 된다. 선택 블럭의 p형 웰의 전위는 서서히 VPPE까지 상승하기 때문에, 커플링에 의해 셀렉트 게이트선(SGD, SGS)도 거의 VPPE까지 상승한다. 이 때문에, 셀렉트 게이트 트랜지스터에는 고전압의 스트레스는 걸리지 않는다.
또한, 래치 회로(501)에 로우 레벨이 기억되어 있는 블럭에서는, 트랜스퍼 게이트선 전압은 Vss가 되고, 컨트롤 게이트선은 플로팅 상태로 설정된다. 또한, 비선택 블럭의 NMOS 트랜지스터(QN61, QN62)의 게이트 전위는 Vcc로 되지만, 소거 시에 내부 신호선(SGSP)의 전위도 전원 전압 Vcc로 설정되기 때문에, NMOS 트랜지스터(QN61, QN62)는 비도통 상태로 되고, 셀렉트 게이트선(SGD, SGS)은 플로팅 상태로 된다. 이와 같이, 비선택 블럭에서는 셀렉트 게이트선 및 컨트롤 게이트선 모두가 플로팅 상태로 되기 때문에, p형 웰과의 커플링으로 이들의 게이트선은 거의 VPPE까지 상승한다. 이 결과, 비선택 블럭 내의 메모리 셀의 임계치는 변화하지 않는다.
상술한 소거 동작 후에, 소거된 블럭 내의 메모리 셀이 정확하게 소거되었는 지를 체크하기 위해서, 각 선택 소거 블럭 단위에서의 검증 판독이 행해진다. 소거 시간을 단축하기 위해서, 각 블럭의 래치 회로(501)에 하이 레벨이 기억되어 있는지 어떤지 체크하여, 하이 레벨이 기억되어 있는 블럭에만 검증 판독을 행한다. 이 때문에, 모든 래치 회로(501)에 공통으로 접속되는 신호선 D에 하이 레벨을 제공하고, 신호 C를 하이 레벨로 변화하게 한다. 이 상태에서, 제어 회로는 어드레스를 순차 인크리먼트해 간다. 만약 선택된 블럭의 래치 회로(501)에 하이 레벨이 기억되어 있는 경우, 선택 블럭에서는 NMOS 트랜지스터(QN1∼QN3)가 전부 온이 되어, 신호선 D의 레벨은 저하한다. 이 신호선 D의 변화를 받아 칩 상의 제어 회로는 이 선택된 블럭에 대해 검증 판독을 행하도록 제어 신호를 발생한다. 또한, 선택되어 있는 블럭의 래치 회로(501)에 로우 레벨이 기억되어 있는 경우에는, 신호선 D의 레벨은 저하하지 않기 때문에, 이 블럭에 대하여는 검증 판독이 행해지지 않도록 시퀀스가 제어된다.
다음에, 이 실시형태의 EEPROM에서의 일괄 기록/소거 동작에 관해서 설명한다. 우선 일괄 기록/소거 동작을 행하는 제어 시퀀스의 초기에서, 불량 메모리 셀이 포함되는 블럭을 검출하는 동작을 도 4에 도시한 검출 회로(41)에 의해 칩 내부에서 자동적으로 행한다. 동작에 대해서는, 도 8에 도시한 주요 신호의 타이밍도를 사용하여 설명하지만, 이러한 동작을 실현하는 테스트 제어 회로(42)에 대해서는, 통상의 시퀀서 설계 방법으로 용이하게 실현할 수 있기 때문에, 회로의 상세에 대해서는 설명을 생략한다.
도 8은 2번지와 1번지의 블럭 내에 불량 메모리 셀이 존재한 경우의 예에 관해서 설명하고 있고, 도 9는 도 8의 불량 블럭 검출 동작의 시작 부분의 동작을 시간 축을 확대하여 상세히 기재한 주요 신호의 타이밍도이다. 특히, 도 9에서는 2번지의 블럭 내의 컨트롤 게이트선(CG15)에 접속되는 메모리 셀 중의 하나가 불량인 경우를 예로서 기재하고 있다.
우선, 플로팅 상태의 모든 컨트롤선 전위를 0 V로 리셋한다. 이 때문에, 테스트 제어 회로(42)는 모든 로우 어드레스가 선택 상태가 되도록 로우 디코더를 제어하고, 모든 글로벌 컨트롤선(GCG1∼GCG16)이 0 V를 출력하도록 제어한다. 이 때, 신호 A는 하이 상태로 되어 있고, 로우 어드레스가 전체 선택 상태가 되면 모든 로우 메인 디코더(22)의 노드(VG)가 하이 레벨로 되어, 글로벌 컨트롤선(GCG1∼GCG16)의 0 V가 모든 컨트롤 게이트선(CG1∼CG16)에 전달된다.
또한, 신호 B에 짧은 펄스형의 정논리 신호를 제공하는 것에 의해, 로우 메인 디코더(22) 내의 래치 회로(501)의 출력 노드(La)를 전부 하이 레벨로 설정한다. 퓨즈 프로그래밍 전에 행해지는 일괄 기록/소거 시험에서는 로우 메인 디코더(22) 내의 퓨즈 소자(FS)는 아직 레이저로 절단되어 있지 않기 때문에, 로우메인 디코더(22) 내의 모든 래치 회로(501)(1번지∼2m번지)의 출력 노드(La)의 레벨은 하이 상태로 세트된다.
다음에, 테스트 신호 Test1을 하이 레벨로 설정하여, 불량 메모리 셀이 포함되는 블럭을 검출하기 위해서, 메모리 셀이 형성되는 기판 중의 p형 웰과 이것이 포함되는 n형 웰에 고전압의 소거 전압 VPPE를 제공한다. 이 동작은, 통상의 데이터 소거 시에 행해지는 시퀀스와 동일하기 때문에 상세한 설명은 생략한다. 테스트 신호 Test1이 H가 되는 것에 의해, 도 4에 도시한 전위 검출 회로(41)가 활성 상태(즉, 트랜지스터(QN41)가 온 상태)로 된다. 이 때, 모든 글로벌 컨트롤 게이트선(GCG1∼GCG16)과 글로벌 셀렉트 게이트선(GSGD, GSGS)은 플로팅 상태에 놓인다. 도 9에 도시한 바와 같이, 시각 t2에서 메모리 셀의 채널부가 형성되는 p형 웰에 소거 전압 VPPE가 인가되면, 메모리 셀의 채널부와 컨트롤 게이트 사이의 용량 결합에 의해 컨트롤 게이트 전압도 상승한다.
도 9에서는 블럭1의 컨트롤 게이트선(CG1∼CG16)과, 블럭2의 컨트롤 게이트선(CG1∼CG14, CG16)의 전위가 커플링에 의해 거의 VPPE로 되는 상태를 설명하고 있다. 또한, 컨트롤 게이트와 기판 사이가 전기적으로 단락하고 있는 블럭2의 컨트롤 게이트선(CG15)의 전위는 전기적 단락의 결과로서 VPPE로 된다. 글로벌 셀렉트 게이트선(GSGD, GSGS)은 Vcc로 설정되기 때문에, 셀렉트 게이트선(SGD, SGS)은 소거 상태와 마찬가지로 플로팅 상태가 되고, 셀렉트 게이트 트랜지스터의 채널부와 셀렉트 게이트선 사이의 커플링에 의해 셀렉트 게이트선(SGD, SGS)도 거의 VPPE가 된다.
시각 t3에서 리셋 신호 Reset이 소정 시간 정논리가 되면, 도 4에 도시한 검출 회로(41)의 리셋 트랜지스터(RTR2)는 도통 상태로 된다. 이 때문에, 노드(TLa)는 로우 레벨로 리셋된다. 다음에, 시각 t4에서 테스트 제어 회로42는 블럭1을 선택하는 어드레스 신호를 설정하는, 어드레스 인크리먼트 제어 신호를 발생하여, 1블럭째의 로우 어드레스가 선택 상태로 된다. 이 때문에, 1블럭째의 로우 메인 디코더(22) 내의 노드(VG)가 하이 레벨로 되고, 1번지의 로우 서브 디코더(23)의 모든 트랜스퍼 게이트 트랜지스터(TG)가 도통 상태로 된다.
시각 t5까지 글로벌 컨트롤 게이트선(GCG)은 Vss 전위로 접지되어 있기 때문에, 트랜스퍼 게이트 트랜지스터(TG)가 도통 상태로 되는 타이밍에서 메모리 셀의 커플링에 의해 상승한 컨트롤 게이트선(CG)의 전위는 Vss로 저하한다. 또한, 글로벌 셀렉트 게이트선(GSGD, GSGS)은 플로팅 상태에 놓이기 때문에, 셀렉트 게이트선(SGD, SGS)의 전하가 이동하는 만큼 변화한다. 시각 t6에서 모든 로우 디코더는 비선택 상태가 되고, 1블럭째도 비선택 상태로 되돌아간다. 이 때문에, 노드(VG)의 전위도 로우 레벨로 저하한다.
시각 t5로부터 t7의 사이, 테스트 신호 Test2에는 부논리의 펄스가 출력되고, 리셋 트랜지스터(RTR1)가 비도통 상태로 되어, 또한 이 사이 게이트에 테스트 신호 Test1이 입력되는 트랜지스터(QN41)가 도통 상태로 되기 때문에, 글로벌 컨트롤선 전위 검출 회로(41) 내의 감지용 NMOS 트랜지스터(DTR)의 게이트 전위는 글로벌 컨트롤선 전위에 의해서 결정된다. 16개의 글로벌 컨트롤선(GCG1∼GCG16) 중하나라도 하이 레벨로 되어 있으면, 트랜지스터(DTR)가 온한다. 도 9의 예에서는 제1번지 블럭의 컨트롤 게이트선(CG)에는 불량 메모리 셀이 접속되어 있지 않기 때문에, 글로벌 컨트롤 게이트선(GCG1∼GCG16)은 로우 레벨로 되어 있고, 감지용 NMOS 트랜지스터(DTR)는 도통하지 않는다. 이 때문에, 노드(TLa)는 리셋 상태의 로우 레벨을 보존한다.
또한, 테스트 제어 회로(42)는 시각 t5부터 t7까지의 사이 노드(TLa)와 동일 논리 레벨의 신호 RN을, 로우 메인 디코더(22) 내의 래치 회로(501)의 트랜지스터(QN7)의 게이트에 공급한다. 도 9에 도시한 바와 같이, 시각 t5부터 t7의 사이 노드(TLa)의 레벨은 로우 레벨이 되기 때문에, 1번지의 블럭1이 선택 상태로 되는 t4로부터 t6의 사이 트랜지스터(QN7)가 도통 상태에 놓이더라도, 노드(La)는 하이 레벨을 유지한다. 이것으로 1번지의 블럭1에 불량 셀이 존재하는지 어떤 지의 체크 동작은 종료된다.
계속해서, 테스트 제어 회로(42)에 의해 2번지의 블럭2에 관한 체크가 행해진다. 시각 t8에서 재차 리셋 신호 Reset이 소정 시간 정논리가 되어, 노드(TLa)가 로우 레벨로 리셋된다. 또한, 글로벌 컨트롤 게이트선도 플로팅 상태에서 해제되어 Vss로 접지된다. 시각 t9에서 2번째의 로우 어드레스가 선택 상태로 된다. 이 결과, 블럭2의 로우 디코더 내의 노드(VG)가 하이 레벨로 되고, 2번지의 로우 서브 디코더(23) 내의 모든 트랜스퍼 게이트 트랜지스터(TG)가 도통 상태로 된다. 이 때문에, 블럭2의 컨트롤 게이트선(CG1∼CG16)은 Vss 레벨로 저하된다.
이때, 컨트롤 게이트(CG15)는 산화막에 불량이 있어, 기판 중의 p형 웰과 전기적으로 단락되어 있지만, 파괴에 따르는 저항이 높기 때문에 글로벌 컨트롤 게이트선(GCG15)과 동일하게 거의 Vss 전위로 된다. 그 후, 시각 t10으로부터 t12까지의 사이 부논리의 테스트 신호 Test2가 출력되면, 리셋 트랜지스터(RTR1)는 비도통 상태로 되고, 각 글로벌 컨트롤선은 플로팅 상태에 놓인다. 그러나, 2번지 블럭의 컨트롤 게이트선(CG15)에는 불량 메모리 셀이 접속되어 있기 때문에, 페이지 어드레스15의 컨트롤 게이트선(CG15)과 글로벌 컨트롤 게이트선(GCG15)은 서서히 상승하여 VPPE와 동일 전위로 된다.
이 결과, 글로벌 컨트롤선 전위 검출 회로(41)의 트랜지스터(QN41)를 통해 남은 컨트롤 게이트선과 글로벌 컨트롤 게이트선도 거의 VPPE까지 상승한다. 이 때, 감지 트랜지스터(DTR)는 도통 상태로 되기 때문에, 글로벌 컨트롤선 전위 검출 회로(41) 내의 래치 회로(401)의 입력 노드는 로우 레벨로 변화하고, 노드(TLa)에는 하이 레벨이 래치된다. 테스트 제어 회로(42)는 노드(TLa)와 동일 논리 레벨인 하이 레벨의 신호 RN을, 로우 메인 디코더(22) 내의 래치 회로(501)의 트랜지스터(QN7)의 게이트에 공급한다. 이 때문에, 2번지의 블럭2가 선택되어 트랜지스터(QN7)가 도통 상태로 되어 있는 동안에, 2번지의 블럭2 내의 래치 회로(501)의 출력 노드(La)에는 로우 레벨이 세트된다. 이 정보는 그 후에 계속하여 행해지는 일괄 기록/소거 시험까지 보존된다.
시각 t11에서 모든 로우 어드레스가 비선택 상태로 되고, 시각 t12에서 다시 리셋용 트랜지스터(RTR1)에 의해 글로벌 컨트롤선이 Vss 레벨로 접지된다. 이것으로 2번지의 블럭2에 불량 셀이 존재하는지 어떤 지의 체크 동작은 종료하고, 시각t13에서 리셋 신호 Reset에 의해 글로벌 컨트롤선 전위 검출 회로(41)의 래치 회로(401)의 출력 신호가 리셋된다. 이하, 3블럭째 이후의 전체 블럭 체크가 마찬가지로 행해진다. 도 8에서는, 3블럭째 이후에 대해서는 1번지의 페이지 어드레스1(컨트롤 게이트(CG1))에 불량 셀이 접속되어 있던 경우에 관해서 도시하고 있다.
이상과 같이 하여, 최종 블럭 번지 2m까지 체크 동작이 종료한 후, 테스트 신호 Test1은 로우 레벨로 변화하고, 불량 블럭 검출과 래치 기간은 종료한다. 그 후, 일괄 소거 동작이 계속해서 행해진다. 이 때문에, 칩내 제어 회로에서 모드가 자동적으로 전환되고, 신호 A는 로우 레벨로, 또한 신호 /A는 하이 레벨로 변화한다. 이에 따라, 각 로우 서브 디코더(22) 내의 노드(VG)의 레벨은 각각의 래치 회로(501)의 노드(La)의 레벨과 동일 레벨이 된다.
도 8의 예에서는 블럭 어드레스2와 1번지에 대응한 로우 메인 디코더(22)의 래치 회로(501)에는 "0" 데이터(L)가 래치되어 있고, 그 밖의 블럭 어드레스의 로우 메인 디코더(22)의 래치 회로(501)에는 "1" 데이터(H)가 래치되어 있다. 이 때문에, 일괄 소거 동작 시에는 블럭 어드레스2와 1번지에 대응한 로우 서브 디코더(23) 내의 전체 트랜스퍼 게이트 트랜지스터(TG)는 게이트에 VG=L이 제공되어 비도통 상태로 된다. 그것 이외의 블럭 어드레스에 대응한 로우 서브 디코더(23) 내의 전체 트랜스퍼 게이트 트랜지스터(TG)는 VG= H에 의해 도통 상태로 된다. 일괄 소거 동작 시에는 전체 글로벌 컨트롤 게이트선의 전위가 Vss가 되기 때문에, 블럭 어드레스2와 l번지의 전체 컨트롤 게이트는 플로팅 상태가 되고, 그것 이외의 블럭 어드레스의 전체 컨트롤 게이트는 Vss 전위로 된다.
이상과 같이 이 실시형태에 따르면, 컨트롤 게이트와, 메모리 셀이 그 위에 형성되는 p형 웰과의 사이가 단락된 불량 모드의 메모리 셀을 포함하는 블럭의 컨트롤 게이트를, 일괄 소거 시에 플로팅 상태로 할 수 있다. 이 때문에, 소거 전압 VPPE를 출력하는 승압 회로의 전위 강하가 없고, 불량 블럭 이외의 블럭에 포함되는 메모리 셀에 원하는 소거 전압 VPPE를 인가할 수 있다.
또한, 일괄 소거 시에는 신호선 SGSP은 Vcc 레벨로 설정되기 때문에, 불량 메모리 셀의 존재에 상관없이, 전체 블럭의 셀렉트 게이트선은 플로팅 상태에 놓인다. 이 때문에, 셀렉트 게이트선에 접속되는 셀렉트 게이트 트랜지스터의 산화막에 불량이 존재하더라도, 메모리 셀이 그 위에 형성되는 p형 웰의 소거 전압 VPPE가 강하하는 일은 없다.
다음에 계속해서, 일괄 기록 동작이 행해지는 경우에 관해서 설명한다. 일괄 기록 동작 시에는, 메모리 셀이 형성되는 p형 웰에는 접지 전위 Vss가 주어진다. 또한, 신호 A와 /A는 상술한 일괄 소거 시간과 마찬가지로, 각각 로우와 하이 레벨로 설정된다. 이에 따라, 노드(VG)에는 래치 회로(501)의 래치 데이터가 출력된다. 만약 래치 데이터가 “1"인 경우, 노드(VG)는 기록 승압 전위 VPPW에 NMOS 트랜지스터의 임계치 전압 Vth만큼 높은 전위의 하이 레벨이 출력된다. 또한, 래치 데이터가 “0"인 경우, 노드(VG)에는 Vss의 로우 레벨이 출력된다.
일괄 기록 동작 시에는 전체 글로벌 컨트롤 게이트선에는 Vppw의 전위가 승압 회로로부터 공급된다. 이 때문에, 상술한 불량 블럭 검출 동작으로 검출된 불량 메모리 셀을 포함하는 블럭에 포함되는 전체 컨트롤 게이트선은 Vss가 되고, 그것 이외의 블럭에 포함되는 전체 컨트롤 게이트선의 전위는 VPPW가 된다. 이 실시형태에서는, 일괄 기록 시에도 불량 메모리 셀을 통해 승압 회로 전위가 누설되지 않는다. 따라서, 불량 메모리 셀이 존재하지 않은 전체 컨트롤 게이트에 정확하게 원하는 기록 전위 VPPW를 인가한 일괄 기록 테스트를 행하는 것이 가능하게 된다.
<실시형태 2>
도 10은 본 발명의 실시형태 2에 있어서의 로우 메인 디코더(22)와 로우 서브 디코더(23)의 구성을 도시하고 있다. 앞의 실시형태에서는 도 4에 도시한 바와 같이, 글로벌 컨트롤 게이트선 전위 검출 회로(41)가 메모리 셀 어레이의 전체 블럭에 공통으로 설치된다. 이것에 대하여, 이 실시형태에서는 동일 검출 기능이 각 블럭마다의 로우 디코더(23) 내에 분산되어, 전위 검출 회로(101)로서 설치된다. 구체적으로는, 도 4에 있어서 글로벌 컨트롤 게이트선(GCG)에 접속된 NMOS 트랜지스터(QN41)에 대응하는 것으로서, 각 로우 서브 디코더(23)에 16개의 방전용 NMOS 트랜지스터(QN100)가 설치된다. 방전용 NMOS 트랜지스터(QN100)의 게이트는 각각 컨트롤 게이트선(CG1∼CG16)에 접속되고, 드레인은 공통으로 감지 노드(NS)에 접속되며, 소스는 접지되어 있다. 이 방전 트랜지스터(QN100)의 부분이, 도 1에 도시한 불량 블럭 검출 회로(10)에 상당하는 전위 검출 회로(101)를 구성하고 있다.
감지 노드(NS)는 감지용 NMOS 트랜지스터(QN101)를 통해 각 로우 메인 디코더(22)의 래치 회로(501)의 래치 노드(La)에 접속되어 있다. 이 NMOS트랜지스터(QN101)의 게이트에는 제어 신호 EN이 들어간다. 즉, 제어 신호 EN이 H일 때, 방전용 트랜지스터(QN100)의 어느 하나가 온이면, 래치 회로(501)의 데이터가 리셋되도록 되어 있다.
그 밖의 구성은 앞의 실시형태와 마찬가지이고, 대응하는 부분에는 동일 부호를 붙이고 상세한 설명은 생략한다.
이 실시형태에서의 일괄 소거/기록의 동작을 도 11의 타이밍도를 참조하여 설명한다. 앞의 실시형태와 마찬가지로, 일괄 소거/기록 동작을 행하기 전에 칩내 제어 회로는 불량 블럭 검출 동작을 행한다. 우선, 시각 t1에서 모든 로우 메인 디코더가 다중 선택된다. 이에 따라, 모든 로우 디코더의 노드(VG)의 전위는 하이 레벨이 되고, 전체 컨트롤 게이트선(CG1∼CG16)에는 글로벌 컨트롤선(GCG1∼GCG16)의 Vss 전위가 전송된다. 다음에 시각 t2에서 신호선 B의 레벨이 로우에서 하이로 변화하고, 모든 로우 디코더 내의 래치 회로(501)의 출력 노드(La)가 하이 레벨로 세트된다. 시각 t3에서 모든 로우 디코더가 비선택 상태로 되고, 신호선 B의 레벨도 로우로 되돌아간다.
시각 t4에서 메모리 셀이 형성되는 p형 웰의 전위가 승압되고, 재차 모든 로우 디코더가 다중 선택된다. 이 때, 신호선(SGSP)의 전위는 로우에서 하이로 변화한다. 이 때문에, 셀렉트 게이트선(SGD, SGS)은 플로팅 상태에 놓이고, p형 웰과의 커플링에 의해 그 전위는 거의 승압 전위 VPPE로 된다. 또한, 이 때 글로벌 컨트롤선은 전부 Vss 전위로 설정되기 때문에, 모든 컨트롤 게이트선은 Vss 전위로 리셋된다. 시각 t5에서 신호선(EN)의 레벨이 로우에서 하이로 변화하여, 감지 노드(NS)와 래치 노드(La)가 전기적으로 접속된다. 이에 따라, 모든 블럭의 감지 노드(NS)의 레벨은 래치 노드(La)와 동일하게 하이 레벨로 된다.
그 후, 시각 t6에서 모든 로우 디코더가 비선택 상태가 되고, 모든 블럭의 노드(VG)의 레벨은 하이에서 로우로 변화한다. 이 때문에, 로우 서브 디코더(23) 내의 모든 트랜스퍼 게이트 트랜지스터(TG)가 비도통 상태로 되고, 모든 컨트롤 게이트선(CG1∼CG16)은 글로벌 컨트롤 게이트선(GCG1∼GCG16)으로부터 전기적으로 분리되어, 플로팅 상태에 놓인다.
도 11에서는 2번지의 블럭 어드레스의 15페이지째의 컨트롤 게이트선(CG15)에 불량 메모리 셀이 접속되어 있는 경우의 예를 도시하고 있다. 이 어드레스의 컨트롤 게이트선(CG15)은 p형 웰과 전기적으로 단락되기 때문에, p형 웰과 동일 전위가 된다. 다른 컨트롤 게이트선은 플로팅 상태에 놓이기 때문에, Vss 전위에서 변화하지 않는다.
불량 메모리 셀이 접속되는 컨트롤 게이트선(CG15)의 전위가, NMOS 트랜지스터의 임계치 이상이 되면, 그 컨트롤 게이트선(CG15)에 접속된 방전 트랜지스터(QN100)가 도통 상태로 되고, 이에 따라 감지 노드(NS)는 Vss 전위가 된다. 이 결과, 불량 메모리 셀이 접속된 컨트롤 게이트선(CG15)을 구동하는 로우 메인 디코더부의 래치 노드(La)는 하이 레벨에서 로우 레벨로 변화하고, 래치 데이터는 "1" 데이터에서 “0" 데이터로 변화한다.
시각 t8에서 신호선(EN)의 레벨은 하이에서 로우 레벨로 변화하고, 불량 블럭 검출 동작은 종료된다. 이와 같이, 이 실시형태에서는, 로우 어드레스를 인크리먼트하면서 불량 메모리 셀이 접속된 블럭 어드레스 검지하여, 히트한 로우 메인 디코더부의 래치 회로에 데이터를 세트한다고 하는 앞의 실시형태와 달리, 한번에 모든 로우 메인 디코더부의 래치 회로에 데이터를 세트할 수 있다. 따라서, 일괄 소거/기록에 앞서는 불량 블럭 검출 기간이 짧게 끝나는 이점이 있다. 그 후, 계속해서 행해지는 일괄 소거/기록 동작은 상술한 실시형태와 동일하다.
<실시형태 3>
도 12는 실시형태 2를 변형한 실시형태 3의 회로를 메모리 셀 어레이의 한 블럭 i 에 관해서 도시하고 있다. 이 실시형태에서는 앞의 실시형태 2에 있어서의 방전용 NMOS 트랜지스터(QN100)에 대응하는 방전용 NMOS 트랜지스터(QN121)가 블럭 i의 로우 디코더(2)가 배치되는 측과 반대측의 컨트롤 게이트선(CG1∼CG15)의 종단부에 배치되어 있다. 이 방전용 NMOS 트랜지스터(QN121)와 감지용 NMOS 트랜지스터(QN122), 및 감지용 NMOS 트랜지스터(QN122)를 제어하는 로우 어드레스 디코드용 NAND 게이트(G2)를 포함해서, 컨트롤 게이트선 전위 검출 회로(121)가 구성되어 있다.
방전용 NMOS 트랜지스터(QN121)의 게이트는 각각 컨트롤 게이트선(CG1∼CG15)에 접속되고, 소스는 접지되며, 드레인은 공통으로 감지용 NMOS 트랜지스터(QN122)의 한 단에 접속되어 있다. 감지용 NMOS 트랜지스터(QN122)의 다른 단은 감지 노드(NS)를 통해 불량 블럭 판정 회로(122)에 접속되어 있다. 각 블럭마다 설치된 컨트롤 게이트선 전위 검출 회로(121)와 불량 블럭 판정 회로(122)의 부분이 도 1에 있어서의 불량 블럭 검출 회로(10)에 상당한다.
테스트 제어 회로(42)는 어드레스 인크리먼트 제어 신호를 출력하고, 이에 따라 어드레스 카운터(123)가 순차 갱신되는 로우 어드레스를 출력하여, 불량 블럭 검출이 행해진다. 감지 노드(NS)는 미리 H 레벨로 프리셋트된다.
대응 블럭의 어드레스로 되면, NAND 게이트(G2)의 출력이 L이 되어, 감지용 NMOS 트랜지스터(QN122)가 온 구동된다. 이 때, 앞의 실시형태와 마찬가지로 컨트롤 게이트선(CG1∼CG16) 중의 하나가 불량으로 p형 웰의 전위로 쏠려 고전위가 되었다고 하면, 방전용 NMOS 트랜지스터(QN121)가 온하고, 감지용 NMOS 트랜지스터(QN122)를 통해 감지 노드(NS)가 방전된다. 이것을 불량 블럭 검출 회로(122)가 검출하여, 제어 회로(42)를 통해 로우 디코더 내의 래치 회로에 불량 블럭인 것을 나타내는 데이터를 세트한다. 이 로우 디코더(2) 내의 래치 회로의 구성은 도 5에 도시한 실시형태 1과 마찬가지 것으로 하면 좋다.
<실시형태 4>
다음에 본 발명을 AND형 EEPROM에 적용한 실시형태를 설명한다. 도 13은 AND형 EEPROM의 메모리 셀 어레이 구성을 도시하고 있다.
AND형 EEPROM에서는 서브 데이터선(SDL)과 서브 소스선(SSL)의 사이에 복수의 플로팅 게이트형 불휘발성 메모리 셀(MC)이 접속된 AND 유닛을 기본 단위로 하여 구성된다. AND 유닛에는 서브 데이터선(SDL)과 메인 데이터선(DL) 사이에 스위치로서 삽입된 드레인측의 셀렉트 게이트 트랜지스터(SG1)와, 서브 소스선(SSL)과 메인 소스선(MSL)의 사이에 스위치로서 삽입된 소스측의 셀렉트 게이트트랜지스터(SG2)가 포함된다.
도 14는 이 EEPROM의 기록/소거 동작의 각 부의 전위 관계를 나타내고 있다. 기록은 컨트롤 게이트에 플러스의 고전압 VPPW를 인가하여 플로팅 게이트에 전자를 주입함으로써 행해진다. 또한, 소거는 컨트롤 게이트에 마이너스의 고전압 VPPE를 인가하여 플로팅 게이트로부터 전자를 기판에 인출하는 것에 의해 행해진다. 공통의 셀렉트 게이트선(SGD, SGS)에 의해 선택되는 복수의 AND 유닛이 하나의 블럭을 구성한다. NAND형 EEPROM과 다른 것은 블럭 단위가 아니라, 컨트롤 게이트선 단위로 소거 동작이 실행된다는 점과, 소거 시에 게이트에 마이너스 전위를 인가하여 소거 동작을 행한다는 점이다.
그러나, 컨트롤 게이트와 기판 사이가 전기적으로 단락된 메모리 셀이 있는 경우, 일괄 기록의 플러스의 승압 전위 VPPW 및 일괄 소거의 마이너스의 승압 전위 VPPE를 출력할 수 없고, 다른 메모리 셀에 소정 시간에 기록과 소거를 할 수 없게 되는 문제점은 NAND형 EEPROM과 마찬가지로 발생할 수 있다. 만약 특정한 컨트롤 게이트선에 접속된 메모리 셀에 불량이 있는 경우에는, 그 블럭 전체를 칩 내부에 설치된 용장 회로로 치환할 수 있다. 이 때, 로우 방향의 치환은 블럭 단위로 행해진다.
도 15는 이 실시형태에서의 로우 메인 디코더(151)의 회로도이다. 실시예1에 있어서의 도 5의 로우 메인 디코더(22)와 대응하는 부분에는 동일 부호를 붙이고 있다. 이 로우 메인 디코더(151)는 NAND 게이트(G1)를 이용하였다. 로우 메인 어드레스 신호를 디코드하는 입력부와, 불량 블럭 정보를 기억하는 래치 회로(152)와, 입력부의 출력 신호가 래치 회로(152)의 출력 신호의 전압 레벨을 변환하는 레벨 시프터(153)를 갖는다. NAND형 EEPROM의 경우와 마찬가지로, 불량 메모리 셀이 검출된 경우에 래치 데이터를 "0"으로 세트할 목적으로, 래치 회로(152)의 출력 노드(La)와 Vss 사이에 NMOS 트랜지스터(QN6, QN7)가 직렬로 접속되어 있다.
트랜지스터(QN7)의 게이트에 신호 RN이 공급되고, 이 신호는 불량 블럭 검출의 동작 기간 중에 실시형태 1과 마찬가지의 타이밍에서 하이 상태가 된다. 또한, 트랜지스터(QN4)는 게이트에 디코드 출력 신호가 공급되고, 테스트 제어 회로에 의해 선택된 블럭 어드레스에 대응한 로우 메인 디코더 내의 트랜지스터(QN4)만이 도통 상태가 된다. 래치 회로(152)는 2개의 인버터(I51, I52)에 의해 구성되어 있고, 그 출력 신호는 인에이블 신호 /A가 입력된 클럭드 버퍼(CI2)를 통해 레벨 시프터(153)에 전달된다. 이 신호 /A는 불량 블럭 검출 동작의 기간 및 그것에 계속되는 일괄 기록/소거 동작일 때만 하이 레벨로 되어, 래치 회로(152)의 출력을 인에이블로 한다. 그것 이외의 통상의 동작 시에는 이 클럭드 인버터(CI2)는 디스에이블로 되어 있고, 대신에 인에이블 신호 A가 입력된 클럭드 인버터(CI1)가 인에이블로 된다. 이 때문에, 통상 동작 시에는 디코드 출력 신호는 클럭드 인버터(CI1)를 통해 레벨 시프터(153)에 전달된다.
이 실시형태 4에서는, 실시형태 1과 마찬가지로, 일괄 기록/소거 동작 시에 미리 불량 메모리 셀이 접속된 블럭 어드레스 정보를 래치 회로(152)에 기억한다. 이에 따라, 일괄 기록/소거 동작 시에는 불량 블럭 내의 컨트롤 게이트에 플러스 또는 마이너스의 승압 전압을 공급하는 것을 금지하는 것이 가능해진다. 래치 회로(152)의 출력 신호는 레벨 시프터(153)에 의해 출력 레벨을 변환받아, 로우 서브 디코더의 선택 신호 BLKi 및 그 반전 신호 BLKBi로서 출력된다.
도 16에는 로우 서브 디코더(161)의 구성을 도시하고 있다. 이 로우 서브 디코더(161)는 도 6에 도시한 실시형태 1에서의 로우 서브 디코더와 기본적인 구성은 마찬가지다. 소거 시에 고전압 전원 VSW는 0 V, 로우 메인 디코더(151)의 저전압 전원 VBB는 마이너스 전위 VPPE가 된다. 이에 따라, 선택 블럭의 신호 BLKi의 레벨은 고전위의 0 V로 되고, 그 반전 BLKBi는 마이너스 전원 VPPE의 레벨이 된다. 소거 시에 레벨 시프터(153) 및 로우 서브 디코더(161)의 트랜스퍼 게이트(TG)의 NMOS 트랜지스터의 p형 웰은 저전위 VPPE로, PM0S 트랜지스터의 n형 웰 전위는 고전압원의 0 V로 설정된다. 이 결과, 트랜스퍼 게이트 TG가 도통 상태로 되고, 선택 블럭에서는 글로벌 컨트롤선(GCG) 및 글로벌 셀렉트 게이트선(GSGD, GSGS)의 전위가 각각 컨트롤 게이트선(CG)과 셀렉트 게이트선(SGD, SGS)에 전송된다. 비선택 블럭에서는 BLKi와 그 반전 신호 BLKBi의 전위 관계는 반대로 되고, 트랜스퍼 게이트(TG)는 비도통 상태, 따라서 셀렉트 게이트선(SGD, SGS)과 컨트롤 게이트선(CG)의 레벨은 Vss로 된다.
기록 시는 전원 VSW는 플러스의 고전위 VPPW, 전원 VBB는 0 V가 된다. 이에 따라, 선택 블럭의 신호 BLKi의 레벨은 고전위 VPPW로 되고, 그 반전 신호 BLKBi는 최저 전위인 0 V가 된다. 그 결과, 기록 블럭의 컨트롤 게이트선(CG)과 셀렉트 게이트선(SGD, SGS)에는 대응하는 글로벌 컨트롤 게이트선(GCG)과 글로벌 셀렉트 게이트선(GSGD, GSGS)의 전위가 전송된다. 또한, 비선택 블럭에서는 셀렉트 게이트선(SGD, SGS)과 컨트롤 게이트선(CG)은 접지된다.
상술한 글로벌 컨트롤 게이트선(GCG) 및 글로벌 셀렉트 게이트선(GSGD, GSGS)에 공급되는 전압은 도 17에 도시한 회로에 의해 발생된다. 즉, 각 신호선에 대응하여 SGD 논리 회로(171), SGS 논리 회로(172), 셀렉트 게이트 디코드 회로(173)로부터 발생되는 Vcc계의 전압은 각각 레벨 시프터(174)와 레벨 변환 버퍼(175)를 통해서 소거/기록 시에 필요한 전압으로 변환된다.
각 글로벌 컨트롤 게이트선(GCG)에는 실시형태 1에 있어서와 마찬가지 구성의 글로벌 컨트롤 게이트선 전위 검출 회로(162)가 설치된다. 각 글로벌 컨트롤 게이트선(GCG)에 한 단이 접속된 NMOS 트랜지스터(QN41)는 고전압에 견디는 고전압 트랜지스터이고, 다른 단은 공통으로 감지 노드(NS)에 접속된다. 각각의 트랜지스터의 게이트에는 테스트 신호 Test1이 공급된다.
감지 노드(NS)에 게이트가 접속된 감지용 NMOS 트랜지스터(DTR)는 드레인이 저항 R를 통해 전원 Vcc에 접속되고, 소스가 접지되어 있다. 이 감지용 트랜지스터(DTR)의 드레인 출력은 인에이블 신호가 들어가는 클럭드 버퍼(CI16)를 통해 래치 회로 등의 일시 기억 회로(162)에 전송되어 보유된다. 이 일시 기억 회로(162)의 보유 데이터에 기초하여, 테스트 제어 회로(42)에 의해 테스트 동작의 제어를 행하는 것도, 기본적으로 실시형태 1과 마찬가지이다.
이 실시형태에서는 불량 메모리 셀이 선택된 블럭 내에 존재하는 지 어떤지를 컨트롤선(CG)에 마이너스 전압 VPPE를 공급하여 체크한다. 그 방법을 이하에 설명한다. 우선, 글로벌 컨트롤선에 마이너스 전압을 공급하여, 선택된 블럭 내의컨트롤 게이트선을 마이너스 전위로 설정한다. 이 후, 글로벌 컨트롤선으로의 마이너스 전위의 공급을 정지한다. 만약, 결함 메모리 셀이 존재하는 경우에는 글로벌 컨트롤선의 전위는 마이너스의 고전위에서 0 V를 향해서 상승하게 된다. 또한, 결함 메모리 셀이 존재하지 않는 경우에는, 이 마이너스의 고전위가 유지되게 된다. 이 전위 변화를 전위 검출 회로(162)에 의해 검출하고, 결함 메모리 셀이 검출된 블럭 어드레스에서는 일시 기억 회로(162)에 그 블럭이 비선택으로 되는 레벨의 정보를 기억시킨다.
테스트 신호 Test1은 통상의 기록 판독 시와 일괄 기록 동작 시에는 0 V, 소거 및 일괄 소거 동작 시에는 마이너스의 최저 전압 VBB가 된다. 또한, 이 테스트 신호 Test1은 불량 블럭 검출 동작의 개시 이전에는 디스에이블의 VBB로 되어 있고, 실시형태 1과 마찬가지로 일괄 소거/기록 동작의 이전 공정인 불량 블럭 검출 동작 기간에 인에이블(0V)로 된다. 이에 따라, 글로벌 컨트롤선(GCG)의 상술한 전위 변화를 감지용 트랜지스터(DTR)의 게이트에 전송한다. 감지용 트랜지스터의 소스는 VBB이다. 불량 블럭 검출 동작 기간 중에 트랜지스터(QN41)를 통해 판독된 글로벌 컨트롤선(GCG)의 마이너스 전위는 감지용 트랜지스터(DTR)에서 레벨을 변환받아, 다음 단의 클럭드 인버터(CI16)에서 판독된다. 만약 선택된 블럭 어드레스 내에 불량 메모리 셀이 없는 경우, 글로벌 컨트롤선(CG)의 전위는 마이너스의 VPPE 레벨 그대로 되고, 소스에 VBB가 공급된 감지용 트랜지스터(DTR)는 비도통 상태로 된다. 이 때문에, 감지용 트랜지스터(DTR)의 드레인 노드는 전원 전압 Vcc로 된다.
또한, 선택된 블럭 어드레스 내에 불량 메모리 셀이 존재하는 경우, 글로벌 컨트롤선(CG)의 전위는 마이너스의 고전압 VPPE보다 높은 레벨로 되어 감지용 트랜지스터(DTR)는 도통한다. 이 때, 드레인과 전원 단자의 사이에 접속된 저항 R의 값을 충분히 크게 해두면, 감지용 트랜지스터(DTR)의 드레인 노드의 레벨은 거의 VBB까지 저하한다. 이들 하이 또는 로우 레벨을 클럭드 인버터(CI16)가 검출하고, 그 결과를 일시 기억 회로(162)가 기억한다. 이 클럭드 인버터(CI162)는 인에이블 신호 EN에 의해 이 불량 블럭 검출 기간 중에 인에이블로 되지만, 통상 동작 시에는 디스에이블로 설정된다.
실시형태 1의 NAND형 EEPROM의 경우와 마찬가지로, 일시 기억 회로(162)의 결과가 선택된 블럭에 불량 메모리 셀이 존재하는 것을 나타내는 경우에는, 테스트 제어 회로(42)로부터 신호 RN이 출력된다. 이 때문에, 선택되어 있는 블럭 어드레스의 로우 메인 디코더 내의 래치 회로에만 “0" 데이터가 세트된다. 테스트 제어 회로(42)는 최초의 블럭 어드레스로부터 최종 블럭 어드레스까지 자동적으로 블럭 어드레스를 인크리먼트하면서, 상술한 불량 블럭 검출 동작을 행한다. 이와 같이 하여 불량 메모리 셀이 존재하는 블럭에만 "0" 데이터를 기억시키고, 그 후에 일괄 기록하여 소거 동작을 행함으로써, 불량 메모리 셀을 통해 승압 전압이 누설하지 않게 되어, 정상적인 전압을 정상적인 블럭 어드레스의 메모리 셀에 인가할 수 있다.
이상 서술한 바와 같이 본 발명을 이용함으로써, 불량 메모리의 번지를 용장부로 치환하는 일없이 칩 내의 모든 메모리 셀에 기록/소거를 행할 수 있다. 이 때문에, 최초의 웨이퍼 소트 시험 시에 기록/소거 스트레스를 메모리 셀에 인가할 수 있고, 초기 불량의 블럭과 기록/소거 시험 후에 불량으로 된 블럭을 한번에 동시에 용장부로 치환하는 것이 가능해진다. 또한, 기록/소거 스트레스 시험 중에 불량 비트에는 스트레스가 인가되지 않게 되기 때문에, 승압 전압이 강하하지 않게 되어, 기록/소거 스트레스 시험의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 전기적 재기록 가능한 불휘발성 메모리 셀을 배열하여 이루어지는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 디코드 회로와,
    상기 메모리 셀 어레이의 판독 데이터를 감지하여 기록 데이터를 래치하는 센스 앰프 회로와,
    데이터의 기록 및 소거에 따라서 승압된 구동 전압을 발생하는 구동 전압 발생 회로와,
    상기 구동 전압 발생 회로에서 발생되는 구동 전압에 의해 구동되는 신호선의 전위를 검출함으로써, 상기 메모리 셀 어레이의 불량 메모리 셀이 포함되는 블럭을 검출하여 일시 기억하는 불량 블럭 검출 회로와,
    상기 메모리 셀 어레이의 소거 단위에서의 일괄 소거 또는 기록 단위에서의 일괄 기록의 테스트를 제어하고, 그 테스트 시에 상기 불량 블럭 검출 회로의 검출 출력에 기초하여 불량 메모리 셀로의 구동 전압 공급의 정지를 제어하는 테스트 제어 회로
    를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 불량 블럭 검출 회로는 상기 테스트 제어 회로에 의한 일괄 기록 또는 일괄 소거의 테스트 제어 시퀀스의 초기에 활성화되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 테스트 제어 회로는 일괄 기록 또는 일괄 소거의 테스트 제어 시퀀스의 초기에 어드레스 인크리먼트 제어 신호를 발생하고, 상기 불량 블럭 검출 회로의 검출 출력에 기초하여 불량 메모리 셀로의 구동 전압 공급을 정지시키는 제어 데이터를 상기 디코드 회로 내에 기억시키는 제어를 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 디코드 회로는 상기 메모리 셀 어레이의 워드선을 선택 구동하는 로우 디코더와, 비트선을 선택하는 칼럼 디코더를 갖고 있고,
    상기 테스트 제어 회로에서 발생되는 불량 메모리 셀로의 구동 전압 공급의 정지를 제어하는 제어 신호는 상기 로우 디코더 내의 래치 회로에 보유되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 로우 디코더는 상기 메모리 셀 어레이의 블럭을 선택하는 로우 메인 디코더와, 이 로우 메인 디코더의 출력에 의해 제어되어 상기 구동 전압 발생 회로에서 발생되는 구동 전압을 선택된 블럭 내의 워드선에 전송하는 로우 서브 디코더를 갖고 있고,
    상기 불량 블럭 검출 회로는 상기 구동 전압 발생 회로에서 발생되는 구동 전압이 각 블럭마다의 상기 로우 서브 디코더에 분배되기 전의 신호선의 전위 변화를 검출하여 일시 보유하는 전위 검출 회로를 갖고 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제4항에 있어서, 상기 로우 디코더는 상기 메모리 셀 어레이의 블럭을 선택하는 로우 메인 디코더와, 이 로우 메인 디코더의 출력에 의해 제어되어 상기 구동 전압 발생 회로에서 발생되는 구동 전압을 선택된 블럭 내의 워드선에 전송하는 로우 서브 디코더를 갖고 있고,
    상기 불량 블럭 검출 회로는 상기 메모리 셀 어레이의 각 블럭마다 설치된 상기 로우 서브 디코더 내에 설치되어 각 블럭 내의 워드선의 전위 변화를 검출하는 전위 검출 회로를 갖고 있으며,
    상기 전위 검출 회로의 검출 출력은 각 블럭마다 설치된 로우 메인 디코더 내의 래치 회로에 보유되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 불량 블럭 검출 회로는 상기 메모리 셀 어레이의 각 블럭마다 상기 로우 디코더와 반대측에 배치되어 각 블럭의 워드선의 전위 검출을 행하는 전위 검출 회로를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319486A (ja) * 2000-05-12 2001-11-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6724674B2 (en) * 2000-11-08 2004-04-20 International Business Machines Corporation Memory storage device with heating element
JP2002358800A (ja) * 2001-05-28 2002-12-13 Mitsubishi Electric Corp 半導体装置
US6552960B2 (en) * 2001-06-04 2003-04-22 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JP2003030993A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体記憶装置
US6981175B2 (en) * 2001-09-28 2005-12-27 Infineon Technologies Ag Memory and method for employing a checksum for addresses of replaced storage elements
JP2003132693A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6879525B2 (en) * 2001-10-31 2005-04-12 Hewlett-Packard Development Company, L.P. Feedback write method for programmable memory
JP2004103153A (ja) * 2002-09-11 2004-04-02 Seiko Epson Corp 不揮発性半導体記憶装置の電圧発生回路
JP3788966B2 (ja) * 2002-09-25 2006-06-21 株式会社東芝 半導体記憶装置
ITMI20022240A1 (it) * 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
US7046551B2 (en) * 2003-03-25 2006-05-16 Mosel Vitelic, Inc. Nonvolatile memories with asymmetric transistors, nonvolatile memories with high voltage lines extending in the column direction, and nonvolatile memories with decoding circuits sharing a common area
JP2004342282A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2005092969A (ja) 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
JP4235122B2 (ja) * 2004-02-06 2009-03-11 シャープ株式会社 半導体記憶装置及び半導体記憶装置のテスト方法
KR100559714B1 (ko) * 2004-04-19 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법
KR100596436B1 (ko) 2004-07-29 2006-07-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 테스트 방법
KR100634414B1 (ko) * 2004-09-06 2006-10-16 삼성전자주식회사 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법
CN101091223B (zh) * 2004-12-24 2011-06-08 斯班逊有限公司 施加偏压至储存器件的方法与装置
KR100671625B1 (ko) * 2004-12-28 2007-01-19 주식회사 하이닉스반도체 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치
US7221603B2 (en) * 2005-05-12 2007-05-22 Micron Technology, Inc. Defective block handling in a flash memory device
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
US7388797B2 (en) 2005-09-28 2008-06-17 Hynix Semiconductor Inc. Semiconductor memory device
KR100772724B1 (ko) 2005-09-28 2007-11-02 주식회사 하이닉스반도체 반도체 메모리 장치
JP4879571B2 (ja) * 2005-12-09 2012-02-22 凸版印刷株式会社 半導体メモリ
KR100821572B1 (ko) 2005-12-27 2008-04-14 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 리던던시 제어 회로
US7569923B2 (en) 2006-01-11 2009-08-04 Sandisk Il. Ltd. Recyclying faulty multi-die packages
KR100749737B1 (ko) * 2006-01-25 2007-08-16 삼성전자주식회사 노어 플래시 메모리 및 그것의 소거 방법
JP4997882B2 (ja) * 2006-09-05 2012-08-08 ソニー株式会社 不揮発性半導体記憶装置およびその書き込み方法
US7778086B2 (en) 2007-01-25 2010-08-17 Micron Technology, Inc. Erase operation control sequencing apparatus, systems, and methods
JP4939971B2 (ja) * 2007-02-20 2012-05-30 株式会社東芝 不揮発性半導体メモリ
KR100854914B1 (ko) 2007-04-06 2008-08-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 동작 방법
US8351262B2 (en) 2007-04-23 2013-01-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
KR100890017B1 (ko) * 2007-04-23 2009-03-25 삼성전자주식회사 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
US7452776B1 (en) * 2007-04-24 2008-11-18 Promos Technoloies Pte. Ltd. Integrated circuits with substrate protrusions, including (but not limited to) floating gate memories
US7672150B2 (en) * 2007-09-27 2010-03-02 Infineon Technologies Ag Apparatus, embedded memory, address decoder, method of reading out data and method of configuring a memory
KR101202429B1 (ko) * 2007-10-11 2012-11-16 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
CN101533675B (zh) * 2008-03-11 2013-11-06 深圳市朗科科技股份有限公司 闪存介质扫描和管理方法
KR100938045B1 (ko) * 2008-03-14 2010-01-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
JP5554476B2 (ja) * 2008-06-23 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置および半導体記憶装置の試験方法
JP2010086623A (ja) * 2008-10-01 2010-04-15 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP5193815B2 (ja) * 2008-11-12 2013-05-08 株式会社東芝 半導体記憶装置
KR100968467B1 (ko) 2008-12-30 2010-07-07 주식회사 하이닉스반도체 전압 펌프 회로 및 이를 이용한 반도체 메모리 장치
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US8331151B2 (en) * 2009-12-25 2012-12-11 Samsung Electronics Co., Ltd. Semiconductor memory including control unit responsive to erase command to determine selection of redundant memory block
KR20120013190A (ko) * 2010-08-04 2012-02-14 주식회사 하이닉스반도체 테스트 기능을 갖는 반도체 장치 및 이를 이용한 테스트 방법
JP5587141B2 (ja) * 2010-11-05 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9136005B2 (en) * 2010-11-16 2015-09-15 Samsung Electronics Co., Ltd. Erasing methods of three-dimensional nonvolatile memory devices with cell strings and dummy word lines
KR101218606B1 (ko) 2011-02-28 2013-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
US9007860B2 (en) * 2013-02-28 2015-04-14 Micron Technology, Inc. Sub-block disabling in 3D memory
JP2014170598A (ja) 2013-03-01 2014-09-18 Toshiba Corp 半導体記憶装置
KR20150055946A (ko) * 2013-11-14 2015-05-22 삼성전자주식회사 메모리 장치의 복구 방법 및 메모리 장치를 구비하는 시스템의 부팅 방법
CN104658613A (zh) * 2014-12-30 2015-05-27 中国电子科技集团公司第四十七研究所 Eeprom耐久性试验方法及装置
CN104900273A (zh) * 2015-06-20 2015-09-09 武汉新芯集成电路制造有限公司 一种sram关键电压参数的测试分析方法及系统
CN107507639B (zh) * 2017-07-17 2020-06-09 上海华虹宏力半导体制造有限公司 消除sonos器件字线耦合影响读余量的电路和方法
KR102384864B1 (ko) * 2017-11-03 2022-04-08 삼성전자주식회사 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치
CN112992213B (zh) * 2019-12-16 2023-09-22 上海磁宇信息科技有限公司 存储器的列译码器
US11869590B2 (en) * 2021-08-27 2024-01-09 Micron Technology, Inc. Memory devices including gate leakage transistors

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122099A (ja) * 1993-10-29 1995-05-12 Nec Corp 半導体メモリ
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
KR0145225B1 (ko) 1995-04-27 1998-08-17 김광호 블럭 단위로 스트레스 가능한 회로
US5657284A (en) * 1995-09-19 1997-08-12 Micron Technology, Inc. Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices
US5748545A (en) * 1997-04-03 1998-05-05 Aplus Integrated Circuits, Inc. Memory device with on-chip manufacturing and memory cell defect detection capability
US6034891A (en) * 1997-12-01 2000-03-07 Micron Technology, Inc. Multi-state flash memory defect management

Also Published As

Publication number Publication date
CN1163908C (zh) 2004-08-25
TW476152B (en) 2002-02-11
CN1287362A (zh) 2001-03-14
KR20010030299A (ko) 2001-04-16
US6262926B1 (en) 2001-07-17
JP2001084800A (ja) 2001-03-30
JP3859912B2 (ja) 2006-12-20

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