KR100968467B1 - 전압 펌프 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전압 펌프 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 의한 전압 펌프 회로는 펌핑 전압 레벨에 따라 순차적으로 인에이블되는 복수의 펌프를 구비하는 펌핑부 및 모드 판별 신호에 응답하여 복수의 펌프 중 적어도 하나를 디스에이블시키는 펌핑 제어부를 포함한다.
전압 펌프, 하프 덴서티

Description

전압 펌프 회로 및 이를 이용한 반도체 메모리 장치{Circuit for Voltage Pump and Semiconductor Memory Device Using the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 전압 펌프 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
웨이퍼 상에 반도체 메모리 칩을 제조한 후에는 테스트를 통해 해당 칩이 사용 가능한지 확인한다. 이때 공정상의 변수, 이물질 등으로 인하여 메모리 셀 어레이 내에 패일(fail)이 발생한 경우, 패일이 발생한 셀을 다른 셀로 대체하기 위하여 메모리 칩에 리던던시(redundancy) 셀을 추가로 설계한다.
그런데, 셀 어레이 내에 과도한 불량이 발생한 경우에는 리던던시 셀로 대체가 불가능하고, 해당 칩은 폐기 처분하게 된다.
이 경우, 폐기 칩 내의 사용 가능한 메모리 셀 또한 버려지게 되어 자원이 낭비되므로, 최근에는 사용 가능한 메모리 셀을 당초 설계된 용량보다 작은 용량, 예를 들어 하프 덴서티(Half density)로 패키징하여 사용하고 있다.
도 1은 일반적인 메모리 칩의 구성도이다.
메모리 칩의 용량이 예를 들어 2GB인 경우, 메모리 칩은 칩의 중앙부를 기준으로 상측에 1GB의 제 1 메모리 블록(20) 및 하측에 1GB의 제 2 메모리 블록(30)으로 배치된다. 그리고, 제 1 및 제 2 메모리 블록(20, 30) 각각은 제 1 및 제 2 우측 메모리 매트(22, 34, M_R)과, 제 1 및 제 2 좌측 메모리 매트(24, 32, M_L)로 구분된다.
이러한 메모리 칩에서, 예를 들어 제 1 및 제 2 우측 메모리 매트(22, 34)에 과도한 불량 셀이 존재한다고 가정한다. 이러한 경우에도 제 1 및 제 2 좌측 메모리 매트(24, 32)는 사용 가능한 상태이므로, 해당 메모리 칩을 1GB 메모리 칩으로 패키징하여 출하할 수 있다.
한편, 반도체 메모리 칩에는 외부 공급전압보다 높은 전압을 요구하는 동작을 위하여 메모리 칩 내의 회로에 고전압을 공급하는 전압 펌프 회로가 존재한다.
도 2는 일반적인 전압 펌프 회로의 구성도이다.
도시한 것과 같이, 전압 펌프 회로(40)는 펌핑 전압(VPP)의 레벨을 판정하여 펌핑 인에이블 신호(PUMP_EN)를 출력하는 전압 검출부(42), 펌핑 인에이블 신호(PUMP_EN)가 인에이블됨에 따라 발진 신호(OSC)를 출력하는 발진부(44), 발진부(44)의 출력 신호에 따라 구동신호(OSC<1:n>)를 출력하는 순차 발생부(46) 및 순차 발생부(46)에서 출력되는 구동신호(OSC<1:n>)에 따라 순차적으로 구동되어 외부 공급전압(VDD)을 승압시켜 펌핑 전압(VPP)을 출력하는 복수의 펌프를 구비하는 펌핑부(48)를 포함한다.
이와 같이, 펌핑부(48)는 복수의 펌프를 구비하는데, 펌프의 개수는 메모리 칩의 용량에 부합되도록 결정된다. 따라서, 당초에 2GB로 설계된 메모리 칩의 경 우, 예를 들어 12개의 펌프를 구비할 수 있다.
그런데, 2GB로 설계된 메모리 칩을 하프 덴서티로 패키징하여 1GB로 출하하는 경우, 1GB 메모리 칩의 동작에 적합하지 않은 많은 개수의 펌프가 동작하는 현상이 발생하게 된다.
즉, 펌프가 불필요하게 구동되어 메모리 장치의 전류 소모량이 증가하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하프 덴서티 구조의 반도체 메모리 장치에서 펌핑부의 구동 성능을 최적화할 수 있는 전압 펌프 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하프 덴서티 구조의 반도체 메모리 장치에서 펌핑 전압을 생성하는 데 소모되는 전류량을 최소화할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 전압 펌프 회로는 펌핑 전압 레벨에 따라 순차적으로 인에이블되는 복수의 펌프를 구비하는 펌핑부; 및 반도체 메모리 장치의 동작 모드 판별 신호에 응답하여, 상기 복수의 펌프 각각에 대한 구동 여부를 결정하는 펌핑 제어부;를 포함한다.
한편, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 모드 선택 신호에 응답하여 설계된 용량보다 작은 용량으로 동작하는 반도체 메모리 장치로서, 펌핑 전압 레벨에 따라 인에이블되는 펌핑 인에이블 신호에 응답하여 복수 비트의 구동 신호를 생성하는 순차 발생부; 상기 모드 선택 신호와, 상기 복수 비트의 구동 신호 중 적어도 1비트의 구동 신호에 응답하여 펌프 오프 신호를 생성하는 펌핑 제어부; 및 상기 구동 신호 및 상기 펌프 오프 신호에 응답하여 상기 펌핑 전압을 출력하는 펌핑부;를 포함한다.
본 발명에 의하면, 하프 덴서티 구조의 반도체 메모리 칩에서 전압 펌핑에 소모되는 전류량을 최소화할 수 있다.
아울러, 전류 낭비를 줄임에 따라 반도체 메모리 칩의 안정적인 동작을 보장할 수 있음은 물론, 자원을 절약할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 전압 펌프 회로의 구성도이다.
도시한 것과 같이, 본 발명에 의한 전압 펌프 회로(100)는 펌핑 인에이블 신호(PUMP_EN)에 따라 생성되는 발진 신호(OSC)를 순차적으로 인에이블시켜 복수 비트의 구동 신호(OSC<1:n>)를 생성하고, 적어도 1비트의 구동 신호(OSC<1:i-1>)를 펌핑부(150)로 제공하는 순차 발생부(130)와, 순차 발생부(130)의 출력 신호 중 적어도 1비트의 구동 신호(OSC<i:n>)를 입력받아 펌프 오프 신호(OSC_A<i:n>)를 생성하여 펌핑부(150)로 제공하는 펌핑 제어부(140)를 포함한다.
보다 구체적으로, 전압 검출부(110)는 펌핑 전압(VPP)의 레벨을 판정하여 펌핑 인에이블 신호(PUMP_EN)를 출력하고, 발진부(120)는 펌핑 인에이블 신호(PUMP_EN)가 인에이블됨에 따라 발진 신호(OSC)를 출력한다. 아울러, 순차 발생부(130)는 발진부(120)의 출력 신호에 따라 복수 비트의 구동신호(OSC<1:n>)를 출력한다.
펌핑 제어부(140)는 복수 비트의 구동신호(OSC<1:n>) 중 i번째 신호부터 n번째 구동신호(OSC<i:n>)를 입력받고, 제 1 모드 선택 신호(THDLD)와 제 2 모드 선택 신호(THDRD)에 응답하여 펌프 오프 신호(OSC_A<i:n>)를 출력한다.
한편, 순차 발생부(130)에서 출력되는 복수 비트의 구동신호(OSC<1:n>) 중 1번째 신호부터 i-1번째 구동신호(OSC<1:i-1>)와, 펌핑 제어부(140)에서 출력되는 펌프 오프 신호(OSC_A<i:n>)는 펌핑부(150)로 입력된다.
펌핑부(150)는 복수개 즉, n개의 펌프로 이루어져, 외부 공급전원(VDD)을 승압시켜 펌핑 전압(VPP)을 출력하는데, 구동신호(OSC<1:i-1>)가 인에이블됨에 따라 i-1개의 펌프가 순차적으로 구동되어 승압 동작을 수행하는 한편, 펌프 오프 신호(OSC_A<i:n>)에 따라 n-(i-1)개의 펌프는 오프시킨다.
예를 들어, 당초 설계된 용량보다 작은 용량, 예를 들어 2GB로 설계한 반도체 메모리 칩을 1GB의 하프 덴서티 구조로 출하한 경우를 설명하면 다음과 같다.
2GB의 메모리 칩에 구비되는 펌핑부(150)는 예를 들어 12개의 펌프를 구비할 수 있다. 그런데, 이러한 메모리 칩이 1GB로 동작하는 경우에는 8개의 펌프만으로도 승압 동작을 수행할 수 있으므로, 4개의 펌프는 동작시킬 필요가 없게 된다.
따라서, 8개의 펌프는 구동신호(OSC<1:8>)에 의해 순차적으로 구동시키고, 나머지 4개의 펌프는 펌프 오프 신호(OSC_A<9:12>)에 의해 구동되지 않도록 할 수 있다.
도 4는 도 3에 도시한 펌핑 제어부의 상세 구성도이다.
도시한 것과 같이, 펌핑 제어부(140)는 m비트(m=n-(i-1))의 구동 신 호(OSC<i:n>)를 각각 입력받는 인버터(IV11), 제 1 모드 선택 신호(THDLD)와 제 2 모드 선택 신호(THDRD)에 응답하여 모드 판별 신호(MODE_DET)를 출력하는 복수의 모드 판별 수단(142) 및 각 인버터(IV11) 및 각 모드 판별 수단(142)의 출력단에 각각 접속되어, 인버터(IV11)의 출력 신호 및 모드 판별 신호(MODE_DET)에 응답하여 펌프 오프 신호(OSC_A<i:n>)를 생성하여 펌핑부(150)로 제공하는 복수의 구동 제어 수단(144)을 포함한다.
여기에서, 제 1 모드 선택 신호(THDLD)는 메모리 칩의 우측 메모리 매트만을 사용하고자 하는 하프 덴서티 구조에서 논리 하이(High) 레벨로 출력되고, 제 2 모드 선택 신호(THDRD)는 메모리 칩의 좌측 메모리 매트만을 사용하고자 하는 하드 덴서티 구조에서 논리 하이 레벨로 출력된다.
만약, 하프 덴서티 구조가 아니라면, 제 1 및 제 2 모드 선택 신호(THDLD, THDRD)는 모두 로우(low) 레벨이 됨은 물론이다.
본 발명에서는 하프 덴서티 구조에서 구동되는 펌프의 개수를 최적화하기 위하여, 해당 메모리 칩이 하프 덴서티 구조로 동작하는 경우, 우측 메모리 매트 또는 좌측 메모리 매트을 사용하는지에 무관하게 모드 판별 신호(MODE_DET)를 하이 레벨로 출력한다.
또한, 순차 발생부(130)에서 출력되는 구동 신호(OSC<i:n>)는 각각 인버터(IV11)를 통해 로우 레벨로 반전된다.
이에 따라, 구동 제어 수단(144)은 인버터(IV11)의 출력 신호와 모드 판별 신호(MODE_DET)를 입력받아, 순차 발생기(130)에서 구동 신호(OSC<i:n>)가 출력되 어 펌핑 동작이 요구되고, 해당 메모리 칩이 하프 덴서티 모드를 갖는 경우 해당 구동 신호(OSC<i:n>)에 따라 구동되는 펌프를 디스에이블시키기 위한 펌프 오프 신호(OSC_A<i:n>)를 출력한다.
도 5는 도 4에 도시한 모드 판별 수단의 일 예시도이다.
도시한 것과 같이, 모드 판별 수단(142)은 제 1 모드 선택 신호(THDLD)와 제 2 모드 선택 신호(THDRD)를 입력받는 제 1 논리 게이트(NR21) 및 제 1 논리 게이트(NR21)의 출력 신호를 반전시켜 모드 판별 신호(MODE_DET)를 출력하는 인버터(IV21)로 구성할 수 있다.
아울러, 제 1 논리 게이트(NR21)는 노어(NOR) 게이트로 구성하는 것이 바람직하다.
도 6은 도 4에 도시한 구동 제어 수단의 일 예시도이다.
본 발명에 적용되는 구동 제어 수단(144)은 도 6에 도시한 것과 같이, i부터 n사이의 m번째 구동 신호(OSC<m>)와 모드 판별 신호(MODE_DET)를 입력받는 제 2 논리 게이트(NR31)를 포함한다. 여기에서, 제 2 논리 게이트(NR31)는 노어(NOR) 게이트로 구성하는 것이 바람직하다.
이에 더하여, 구동 제어 수단(144)은 제 2 논리 게이트(NR31)의 출력단에 직렬 연결되어 m번째 펌프에 대한 펌프 오프 신호(OSC_A<m>)를 출력하는 짝수개의 인버터(IV31, IV32)를 더 포함할 수 있다.
따라서, 구동 제어 수단(144)은 구동 신호(OSC<m>)의 반전신호가 로우 레벨인 경우 즉, 구동 신호(OSC<m>)가 인에이블되어 전압 펌프 회로가 펌핑 동작을 수 행할 때, 모드 판별 신호(MODE_DET)가 하이 레벨이면 즉, 해당 반도체 칩이 하프 덴서티 모드로 동작하면 해당 m번째 펌프를 구동하지 않기 위한 펌프 오프 신호(OSC<m>)를 인에이블시킨다.
이에 따라, 하프 덴서티 구조에 최적화된 개수의 펌프만을 동작시켜 승압 전압을 생성하므로 불필요한 전류 소모를 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
하프 덴서티 구조의 반도체 메모리 장치는 당초 설계된 반도체 메모리 장치의 용량에 비교할 때 펌핑 전압을 생성하기 위한 펌프의 개수가 불필요하게 많이 존재한다.
그리고, 이러한 반도체 메모리 장치에서 펌핑 전압을 생성하는 경우 과도한 펌프가 구동되어 전류가 낭비되게 된다.
따라서, 본 발명에서와 같은 펌핑 제어부를 이용하여 복수의 펌프 중 하프 덴서티 구조에 적합한 개수의 펌프만을 구동하여 펌핑 전압을 생성하게 되면, 불필 요한 전류 소모를 방지하여 반도체 메모리 장치를 보다 효율적으로 동작시킬 수 있다.
도 1은 일반적인 메모리 칩의 구성도,
도 2는 일반적인 전압 펌프 회로의 구성도,
도 3은 본 발명의 일 실시예에 의한 전압 펌프 회로의 구성도,
도 4는 도 3에 도시한 펌핑 제어부의 상세 구성도,
도 5는 도 4에 도시한 모드 판별 수단의 일 예시도,
도 6은 도 4에 도시한 구동 제어 수단의 일 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 전압 펌프 회로 110 : 전압 검출부
120 : 발진부 130 : 순차 발생부
140 : 펌핑 제어부 150 : 펌핑부
142 : 모드 판별 수단 144 : 구동 제어 수단

Claims (13)

  1. 복수의 펌프를 구비하는 펌핑부; 및
    모드 선택 신호에 응답하여, 상기 복수의 펌프 각각에 대한 구동 여부를 결정하는 펌핑 제어부;
    를 포함하는 전압 펌프 회로.
  2. 제 1 항에 있어서,
    펌핑 인에이블 신호에 응답하여 생성되는 발진 신호를 순차적으로 인에이블시켜 복수 비트의 구동 신호를 생성하고, 적어도 1비트의 상기 구동 신호를 상기 펌핑부로 제공하는 순차 발생부를 더 포함하고,
    상기 펌핑 제어부는, 상기 펌핑부로 제공한 상기 구동 신호 외의 적어도 1비트의 상기 구동 신호와 상기 모드 선택 신호에 응답하여, 펌프 오프 신호를 생성하는 것을 특징으로 하는 전압 펌프 회로.
  3. 제 2 항에 있어서,
    상기 펌핑 제어부는, 제 1 메모리 매트를 사용하기 위한 제 1 모드 선택 신호 및, 제 2 메모리 매트를 사용하기 위한 제 2 모드 선택 신호에 응답하여 모드 판별 신호를 출력하는 것을 특징으로 하는 전압 펌프 회로.
  4. 제 3 항에 있어서,
    상기 펌핑 제어부는, 상기 적어도 1비트의 구동 신호를 각각 입력받는 복수의 제 1 인버터;
    상기 제 1 모드 선택 신호 및 상기 제 2 모드 선택 신호에 응답하여 상기 모드 판별 신호를 출력하는 복수의 모드 판별 수단; 및
    상기 각 인버터 출력 신호 및 상기 각 모드 판별 수단의 출력 신호에 각각 응답하여, 상기 펌프 오프 신호를 출력하는 복수의 구동 제어 수단;
    을 포함하는 전압 펌프 회로.
  5. 제 4 항에 있어서,
    상기 모드 판별 수단은, 상기 제 1 모드 선택 신호 및 상기 제 2 모드 선택 신호를 입력받는 제 1 논리 게이트; 및
    상기 제 1 논리 게이트의 출력 신호를 반전시켜 상기 모드 판별 신호를 출력하는 제 2 인버터;
    를 포함하는 전압 펌프 회로.
  6. 제 4 항에 있어서,
    상기 구동 제어 수단은, 상기 복수의 제 1 인버터 각각의 출력 신호와, 상기 모드 판별 신호를 각각 입력받는 제 2 논리 게이트를 포함하는 전압 펌프 회로.
  7. 제 2 항에 있어서,
    펌핑 전압의 레벨을 판정하여 상기 펌핑 인에이블 신호를 출력하는 전압 검출부; 및
    상기 펌핑 인에이블 신호에 응답하여 발진 신호를 출력하는 발진부;를 더 포함하고,
    상기 펌핑부는, 상기 순차 발생부에서 출력되는 구동 신호 및 상기 펌핑 제어부에서 출력되는 펌프 오프 신호에 따라 구동되는 복수의 펌프를 구비하는 것을 특징으로 하는 전압 펌프 회로.
  8. 모드 선택 신호에 응답하여 설계된 용량보다 작은 용량으로 동작하는 반도체 메모리 장치로서,
    펌핑 전압 레벨에 따라 인에이블되는 펌핑 인에이블 신호에 응답하여 복수 비트의 구동 신호를 생성하는 순차 발생부;
    상기 모드 선택 신호와, 상기 복수 비트의 구동 신호 중 적어도 1비트의 구동 신호에 응답하여 펌프 오프 신호를 생성하는 펌핑 제어부; 및
    상기 구동 신호 및 상기 펌프 오프 신호에 응답하여 상기 펌핑 전압을 출력하는 펌핑부;
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 펌핑 제어부는, 상기 반도체 메모리 장치의 제 1 메모리 매트를 사용하 기 위한 제 1 모드 선택 신호 및, 상기 반도체 메모리 장치의 제 2 메모리 매트를 사용하기 위한 제 2 모드 선택 신호에 응답하여 모드 판별 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 펌핑 제어부는, 상기 적어도 1비트의 구동 신호를 각각 입력받는 복수의 제 1 인버터;
    상기 제 1 모드 선택 신호 및 상기 제 2 모드 선택 신호에 응답하여 상기 모드 판별 신호를 출력하는 복수의 모드 판별 수단; 및
    상기 각 인버터 출력 신호 및 상기 각 모드 판별 수단의 출력 신호에 각각 응답하여, 상기 펌프 오프 신호를 출력하는 복수의 구동 제어 수단;
    을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 모드 판별 수단은, 상기 제 1 모드 선택 신호 및 상기 제 2 모드 선택 신호를 입력받는 제 1 논리 게이트; 및
    상기 제 1 논리 게이트의 출력 신호를 반전시켜 상기 모드 판별 신호를 출력하는 제 2 인버터;
    를 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 구동 제어 수단은, 상기 복수의 제 1 인버터 각각의 출력 신호와, 상기 모드 판별 신호를 각각 입력받는 제 2 논리 게이트를 포함하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    펌핑 전압의 레벨을 판정하여 상기 펌핑 인에이블 신호를 출력하는 전압 검출부; 및
    상기 펌핑 인에이블 신호에 응답하여 발진 신호를 출력하는 발진부;를 더 포함하고,
    상기 펌핑부는, 상기 순차 발생부에서 출력되는 구동 신호 및 상기 펌핑 제어부에서 출력되는 펌프 오프 신호에 따라 구동되는 복수의 펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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